KR20080063882A - 반도체 소자 제조방법 - Google Patents
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Abstract
본 발명은 감광막패턴 형성시 게이트패턴 사이의 좁은 간격으로 인해 스컴이 잔류하고, 스컴을 제거하기 위해 오버 디스컴을 진행하면 스토리지노드콘택 노드부의 감광막패턴이 손실되어 셀할로 이온주입시 배리어 역할을 하지 못하는 것을 방지하기 위한 반도체 소자 제조방법을 제공하기 위한 것으로, 비트라인콘택 노드부와 스토리지노드콘택 노드부를 갖는 기판 상에 적어도 비트라인콘택 노드부가 포함된 영역을 오픈시키는 감광막패턴을 형성하는 단계, 상기 오픈된 기판에 셀할로 이온주입을 실시하는 단계, 상기 감광막패턴을 제거하는 단계, 상기 기판을 선택적으로 일부 식각하여 리세스패턴을 형성하는 단계, 상기 리세스패턴을 포함하는 결과물의 전면에 게이트절연막을 형성하는 단계, 상기 게이트절연막 상에 상기 리세스패턴에 일부 매립되고 나머지는 기판 상부로 돌출되는 게이트패턴을 형성하는 단계를 포함한다.
셀할로 이온주입, 감광막패턴, 스컴, 리세스패턴
Description
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자 제조방법을 설명하기 위한 공정 단면도,
도 2a 내지 도 2e는 본 발명의 바람직한 실시예에 따른 반도체 소자 제조방법을 설명하기 위한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
201 : 기판
202 : 소자분리막
203 : 감광막패턴
204 : 셀할로이온주입영역
205 : 리세스패턴
206 : 게이트절연막
207 : 폴리실리콘전극
208 : 금속 또는 금속실리사이드전극
209 : 게이트하드마스크
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 셀할로 이온주입 방법에 관한 것이다.
최근에 반도체소자가 고집적화됨에 따라 채널길이가 감소하게 되고, 이로 인해 문턱전압이 감소하는 문제가 있다. 이를 개선하는 방법으로 비트라인콘택노드(BLC Node) 부분에만 비대칭이온주입(Asymmetry Implant), 예컨대 셀할로 이온주입(Cell HALO Implant)을 실시하여 문턱전압(Vt)을 상향시키면서 리프레시(Refresh) 특성도 열화시키지 않는 기술이 제안되었다.
한편, 반도체 기판을 선택적으로 일부 식각하여 리세스패턴을 형성함으로써 채널길이를 증가시켜서 리프레시 특성을 좋게하는 기술이 제안되었다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자 제조방법을 설명하기 위한 공정 단면도이다.
도 1a에 도시된 바와 같이, 반도체 기판(101)에 소자분리막(102)을 형성하고, 소자분리막(12)이 형성된 반도체 기판(101)을 선택적으로 일부 식각하여 리세스패턴(103)을 형성한다.
이어서, 리세스패턴(103)에 일부 매립되고 나머지는 반도체 기판(101) 상부로 돌출되는 게이트패턴을 형성한다. 여기서, 게이트패턴은 폴리실리콘전극(104), 텅스텐전극(105) 및 게이트하드마스크질화막(106)의 적층구조로 형성된다.
도 1b에 도시된 바와 같이, 게이트패턴이 형성된 반도체 기판(101) 상에 감광막패턴(107)을 형성한다. 여기서, 감광막패턴(107)은 셀할로 이온주입 배리어역할을 하기 위한 것으로, 감광막을 코팅하고 노광 및 현상으로 비트라인콘택 노드부(BLC)가 오픈되도록 Ｗ1의 폭으로 패터닝하여 형성한다.
위와 같이, 종래 기술은 셀할로 이온주입을 실시하기 위해 게이트패턴을 모두 형성한 후 감광막패턴을 형성하여 셀할로 이온주입 마스크를 형성한다.
그러나, 반도체 소자의 고집적화에 따라 게이트패턴의 사이즈 뿐 아니라 게이트패턴 사이의 공간도 급격히 좁아지게 되고, 이로 인해 감광막 노광시 노광이 균일하게 전달되지 못해 노광 후 현상공정에서 모두 제거되지 못하고 디스컴공정을 진행하여도 스컴(Scum, 107A)이 잔류하는 문제점이 있다.
이러한 스컴(107a)은 후속 셀할로 이온주입시 비트라인콘택노드부(BLC)에 이온주입이 되는 것을 방해하여 펀치쓰루(Punchthrough) 및 저항에 취약해지는 문제점이 있다.
또한, 잔류하는 스컴(107a)를 제거하기 위해 도 1c에 도시된 바와 같이, 스컴(107a)을 제거하기 위해 오버 디스컴(Over Descum)을 더 진행하면 스토리지노드콘택 노드부(SNC)의 감광막패턴(107B)이 손실되어 셀할로 이온주입시 배리어(Barrier)역할을 하지 못하게 되고, 이로인해 스토리지노드콘택 노드부(SNC)에 불필요한 보론이 주입되어 스토리지노드콘택 노드부(SNC)에 저항이 증가하는 문제점이 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 감광막패턴 형성시 게이트패턴 사이의 좁은 간격으로 인해 스컴이 잔류하고, 스컴을 제거하기 위해 오버 디스컴을 진행하면 스토리지노드콘택 노드부의 감광막패턴이 손실되어 셀할로 이온주입시 배리어 역할을 하지 못하는 것을 방지하기 위한 반도체 소자 제조방법을 제공하는데 그 목적이 있다.
본 발명에 의한 반도체 소자 제조방법은 비트라인콘택 노드부와 스토리지노드콘택 노드부를 갖는 기판 상에 적어도 비트라인콘택 노드부가 포함된 영역을 오픈시키는 감광막패턴을 형성하는 단계, 상기 오픈된 기판에 셀할로 이온주입을 실시하는 단계, 상기 감광막패턴을 제거하는 단계, 상기 기판을 선택적으로 일부 식각하여 리세스패턴을 형성하는 단계, 상기 리세스패턴을 포함하는 결과물의 전면에 게이트절연막을 형성하는 단계, 상기 게이트절연막 상에 상기 리세스패턴에 일부 매립되고 나머지는 기판 상부로 돌출되는 게이트패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
특히, 상기 감광막패턴은 비트라인콘택 노드부와 동시에 리세스패턴 예정지역을 오픈시키도록 형성하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2e는 본 발명의 바람직한 실시예에 따른 반도체 소자 제조방법을 제공하기 위한 공정 단면도이다.
도 2a에 도시된 바와 같이, 비트라인콘택 노드부(BLC)와 스토리지노드콘택 노드부(SNC)를 갖는 기판(201)에 소자분리막(202)을 형성한다. 여기서, 기판(201)은 DRAM공정이 진행되는 반도체 기판일 수 있다. 또한, 소자분리막(202)은 기판(201)에 활성영역을 정의하기 위한 것으로, STI(Shallow Trench Isolation) 공정을 통해 형성한다. 즉, 기판(201)에 트렌치를 형성하고 절연막을 매립한 후 평탄화 공정을 실시하여 소자분리막(202)을 형성할 수 있다.
이어서, 감광막패턴(203)을 형성한다. 여기서, 감광막패턴(203)은 후속 셀할로 이온주입시 배리어 역할을 하기 위한 것으로, 리세스패턴 형성지역과 비트라인콘택 노드부(BLC)를 동시에 오픈시키는 Ｗ2의 폭으로 형성한다. 이를 위해, 기판(201) 상에 감광막을 코팅하고 노광 및 현상으로 패터닝하여 형성한다. 이때, 감광막패턴(203)은 리세스패턴 형성지역과 비트라인콘택 노드부(BLC)를 동시에 오픈시키되 양쪽으로 리세스패턴 형성지역을 벗어나지 않도록 형성한다. 이는, 스토리지노드콘택 노드부(SNC)에 불필요한 이온주입이 실시되지 않도록 하기 위함이다.
특히, 감광막패턴(203)은 종래기술의 도 1b에서 게이트패턴 사이의 비트라인콘택 노드부(BLC)만 오픈되도록 Ｗ1의 폭으로 형성된데 반하여, 리세스패턴 형성지 역과 비트라인콘택 노드부를 동시에 오픈시키는 Ｗ2의 폭으로 형성함으로써 패터닝이 용이해지고, 오픈영역이 증가하여 스컴없이 감광막패턴(203)의 형성이 가능하다.
도 2b에 도시된 바와 같이, 오픈된 기판(201)에 셀할로 이온주입을 실시한다. 여기서, 셀할로 이온주입은 문턱전압(Vt)을 상향시키면서 리프레시(Refresh) 특성을 확보하기 위한 것으로, 보론(Boron)을 주입할 수 있다.
특히, 셀할로 이온주입은 비트라인콘택 노드부(BLC) 외에 리세스패턴 형성지역에도 실시되어 셀할로 이온주입영역(204)이 형성되는데, 셀할로 이온주입영역(204)은 후속 리세스패턴 형성으로 두 셀(Cell)로 나뉘게 된다.
도 2c에 도시된 바와 같이, 감광막패턴(203)을 제거한다. 여기서, 감광막패턴(203)은 건식식각으로 제거하되 산소스트립으로 제거할 수 있다.
도 2d에 도시된 바와 같이, 기판(201)에 리세스패턴(205)을 형성한다. 여기서, 리세스패턴(205)은 채널길이를 증가시켜 리프레시 특성을 확보하기 위한 것으로, 셀할로 이온주입영역(204)에 형성되어 두 셀(Cell)로 분리하는 역할을 한다.
리세스패턴(205)은 기판(201) 상에 리세스패턴 형성지역을 오픈시키는 마스크패턴을 형성하고, 마스크패턴을 식각마스크로 기판(201)을 선택적으로 식각한 후 마스크패턴을 제거하여 형성할 수 있다.
리세스패턴(205)의 형성으로, 셀할로 이온주입영역(204A)은 리세스패턴(205) 사이의 비트라인콘택 노드부(BLC)에만 존재하게 된다.
도 2e에 도시된 바와 같이, 리세스패턴(205)을 포함하는 결과물의 전면에 게이트절연막(206)을 형성한다. 여기서, 게이트절연막(206)은 산화막으로 형성할 수 있다.
이어서, 게이트절연막(206) 상에 리세스패턴(205)에 일부 매립되고 나머지는 기판(201) 상부로 돌출되는 게이트패턴을 형성한다.
여기서, 게이트패턴은 폴리실리콘전극(207), 금속 또는 금속실리사이드전극(208) 및 게이트하드마스크(209)의 적층구조로 형성되고, 게이트패턴을 형성하기 전에 리세스패턴(205)을 포함하는 기판(201) 전면에 게이트절연막을 형성할 수 있다. 또한, 게이트하드마스크(209)는 질화막으로 형성할 수 있다.
게이트패턴은 리세스패턴(205)을 모두 매립할때까지 기판(201) 상에 폴리실리콘을 형성하고, 폴리실리콘 상에 금속 또는 금속실리사이드를 형성하고, 금속 또는 금속실리사이드 상에 게이트하드마스크를 형성한 후 게이트하드마스크 상에 게이트패턴 영역을 정의하는 마스크패턴을 형성하고, 마스크패턴으로 패터닝하여 형성할 수 있다.
이어서, 게이트재산화(Gate Light Oxidation) 및 NM1 이온주입(N-type Minor1, LDD의 소스/드레인에 저농도 도핑을 실시하는 공정)을 실시한다.
본 발명은 리세스패턴(205) 및 게이트패턴 형성 후에 셀할로 이온주입을 실시하지 않고, 리세스패턴(205)을 형성하기 전에 리세스패턴 형성지역 및 비트라인콘택 노드부(BLC)를 동시에 오픈시키는 감광막패턴을 형성하여 셀할로 이온주입을 실시함으로써 게이트패턴 사이의 좁은 간격에 의해 비트라인콘택 노드부(BLC)에 감광막 스컴(Scum)이 잔류하는 것을 방지할 수 있는 장점이 있다.
또한, 스컴이 잔류하지 않기 때문에 오버 디스컴공정을 실시할 필요가 없고, 오버 디스컴공정으로 스토리지노드콘택 노드부(SNC)에 감광막패턴이 손실되어 불필요한 보론 침투 등의 문제를 해결하기 위한 마진(Margin)을 확보할 수 있는 장점이 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 리세스패턴 및 게이트패턴 형성전에 리세스패턴 형성지역 및 비트라인콘택 노드부를 동시에 오픈시키는 감광막패턴을 형성하고 셀할로 이온주입을 실시함으로써 감광막패턴의 스컴이 잔류하는 문제와 스컴으로 인해 발생하는 오버 디스컴 또는 이온주입 불량의 문제를 방지하여 소자의 신뢰성을 확보할 수 있는 효과가 있다.
Claims (6)
- 비트라인콘택 노드부와 스토리지노드콘택 노드부를 갖는 기판 상에 적어도 비트라인콘택 노드부가 포함된 영역을 오픈시키는 감광막패턴을 형성하는 단계;상기 오픈된 기판에 셀할로 이온주입을 실시하는 단계;상기 감광막패턴을 제거하는 단계;상기 기판을 선택적으로 일부 식각하여 리세스패턴을 형성하는 단계;상기 리세스패턴을 포함하는 결과물의 전면에 게이트절연막을 형성하는 단계; 및상기 게이트절연막 상에 상기 리세스패턴에 일부 매립되고 나머지는 기판 상부로 돌출되는 게이트패턴을 형성하는 단계를 포함하는 반도체 소자 제조방법.
- 제1항에 있어서,상기 감광막패턴은,상기 비트라인콘택 노드부와 동시에 리세스패턴 예정지역을 오픈시키도록 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
- 제1항에 있어서,상기 리세스패턴을 형성하는 단계는,상기 기판 상에 리세스패턴 형성지역이 오픈된 마스크패턴을 형성하는 단계;상기 오픈된 기판을 선택적으로 식각하여 리세스패턴을 형성하는 단계; 및상기 마스크패턴을 제거하는 단계를 포함하는 것을 특징로 하는 반도체 소자 제조방법.
- 제1항에 있어서,상기 게이트패턴을 형성하는 단게는,상기 리세스패턴을 모두 매립하도록 상기 기판 상에 폴리실리콘을 형성하는 단계;상기 폴리실리콘 상에 금속 또는 금속실리사이드를 형성하는 단계;상기 금속 또는 금속실리사이드 상에 게이트하드마스크를 형성하는 단계; 및상기 게이트하드마스크, 금속 또는 금속실리사이드 및 폴리실리콘을 패터닝하여 게이트패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
- 제1항에 있어서,상기 리세스패턴은 상기 기판의 셀할로 이온주입 영역에 형성되는 것을 특징으로 하는 반도체 소자 제조방법.
- 제1항에 있어서,상기 셀할로 이온주입은 상기 기판에 보론을 주입하는 것을 특징으로 하는 반도체 소자 제조방법.
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Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020001263A (ko) * | 2000-06-27 | 2002-01-09 | 윤종용 | 채널 이온 주입용 마스크 패턴을 이용한 반도체 메모리소자의 제조 방법 |
| KR20060058469A (ko) * | 2004-11-25 | 2006-05-30 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| KR20060076526A (ko) * | 2004-12-29 | 2006-07-04 | 주식회사 하이닉스반도체 | 리세스게이트를 구비한 반도체소자의 제조 방법 |
| KR20060128283A (ko) * | 2005-06-10 | 2006-12-14 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
-
2007
- 2007-01-03 KR KR1020070000404A patent/KR20080063882A/ko not_active Application Discontinuation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020001263A (ko) * | 2000-06-27 | 2002-01-09 | 윤종용 | 채널 이온 주입용 마스크 패턴을 이용한 반도체 메모리소자의 제조 방법 |
| KR20060058469A (ko) * | 2004-11-25 | 2006-05-30 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| KR20060076526A (ko) * | 2004-12-29 | 2006-07-04 | 주식회사 하이닉스반도체 | 리세스게이트를 구비한 반도체소자의 제조 방법 |
| KR20060128283A (ko) * | 2005-06-10 | 2006-12-14 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
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