KR20070025576A - 셀-할로 이온주입을 이용한 리세스 게이트 셀의 제조방법 - Google Patents
셀-할로 이온주입을 이용한 리세스 게이트 셀의 제조방법 Download PDFInfo
- Publication number
- KR20070025576A KR20070025576A KR1020050081883A KR20050081883A KR20070025576A KR 20070025576 A KR20070025576 A KR 20070025576A KR 1020050081883 A KR1020050081883 A KR 1020050081883A KR 20050081883 A KR20050081883 A KR 20050081883A KR 20070025576 A KR20070025576 A KR 20070025576A
- Authority
- KR
- South Korea
- Prior art keywords
- cell
- gate
- ion implantation
- gate conductive
- mask
- Prior art date
Links
- 125000001475 halogen functional group Chemical group 0.000 title claims abstract description 31
- 238000004519 manufacturing process Methods 0.000 title abstract description 12
- 238000002513 implantation Methods 0.000 title 1
- 238000005468 ion implantation Methods 0.000 claims abstract description 40
- 239000004065 semiconductor Substances 0.000 claims abstract description 25
- 239000000758 substrate Substances 0.000 claims abstract description 23
- 238000000034 method Methods 0.000 claims abstract description 15
- 238000005530 etching Methods 0.000 claims abstract description 7
- 229910052751 metal Inorganic materials 0.000 claims description 7
- 239000002184 metal Substances 0.000 claims description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 7
- 229920005591 polysilicon Polymers 0.000 claims description 7
- 229910021332 silicide Inorganic materials 0.000 claims description 7
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 7
- 238000003860 storage Methods 0.000 claims description 7
- 238000000059 patterning Methods 0.000 claims description 3
- 238000000151 deposition Methods 0.000 claims description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 16
- 238000002955 isolation Methods 0.000 description 7
- 150000002500 ions Chemical class 0.000 description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 3
- 229910021342 tungsten silicide Inorganic materials 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000004380 ashing Methods 0.000 description 1
- -1 boron (B) ions Chemical class 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
- H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
- H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
- H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Ceramic Engineering (AREA)
- High Energy & Nuclear Physics (AREA)
- Health & Medical Sciences (AREA)
- Toxicology (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명에 따른 셀-할로(C-halo) 이온주입을 이용한 리세스 게이트 셀 제조방법은, 반도체기판의 일부를 제거하여 반도체기판의 비트라인컨택영역 및 스토리지노드컨택영역을 한정하는 리세스영역을 형성하는 단계와, 리세스영역을 갖는 반도체기판 전면에 게이트절연막 및 게이트도전막을 순차적으로 형성하는 단계와, 게이트도전막 위에 비트라인컨택영역에 대응하는 게이트도전막 표면을 노출시키는 개구부를 갖는 마스크막패턴을 형성하는 단계와, 마스크막패턴을 식각마스크로 한 식각으로 게이트도전막의 노출부분을 제거하여 비트라인컨택영역의 표면을 노출시키는 단계와, 마스크막패턴을 이온주입 마스크막으로 하여 노출된 비트라인컨택영역에 셀-할로 이온주입을 수행하는 단계와, 마스크막패턴을 제거하는 단계와, 마스크막패턴의 제거에 의해 노출되는 게이트도전막 위에 금속실리사이드막 및 하드마스크막을 순차적으로 적층하는 단계와, 그리고 하드마스크막, 금속실리사이드막 및 게이트도전막을 패터닝하여 게이트스택을 형성하는 단계를 포함한다.
리세스 채널, 리세스 게이트 셀, 셀-할로(C-halo), 포토레지스트 찌꺼기(scum)
Description
도 1 및 도 2는 셀-할로 이온주입을 이용한 리세스 게이트 셀의 제조방법을 설명하기 위하여 나타내 보인 단면도들이다.
도 3 내지 도 6은 본 발명에 따른 셀-할로 이온주입을 이용한 리세스 게이트 셀의 제조방법을 설명하기 위하여 나타내 보인 단면도들이다.
본 발명은 반도체 메모리소자의 제조방법에 관한 것으로서, 특히 셀-할로 이온주입을 이용한 리세스 게이트 셀의 제조방법에 관한 것이다.
최근 반도체소자의 집적도가 증가하면서 소자를 구성하는 트랜지스터의 채널길이도 급격하게 짧아지고 있다. 채널길이가 짧아짐에 따라 숏채널효과(short channel effect)에 의한 여러 가지 문제점들이 대두되고 있으며, 이에 따라 소자의 집적도를 증가시키지 않고 유효채널길이를 증대시키는 기술들이 제안되고 있는데, 일 예로서 리세스 채널(recess cell)을 갖는 리세스 게이트 셀 구조가 있다.
한편 디램(DRAM)소자와 같은 반도체 메모리소자의 동작특성을 향상시키기 위 하여 셀-할로(cell-halo) 이온주입도 도입되어 널리 사용되고 있다. 셀-할로 이온주입은, 기판의 스토리지노드 컨택영역은 덮고, 비트라인컨택영역만을 노출시킨 후에 보론(B)과 같은 반대도전형의 불순물이온을 주입시키는 방법으로서, 소자의 리프레시(refresh) 특성을 향상시키고, 그 외 소자의 각종 동작특성들을 향상시키는 효과를 나타내는 것으로 잘 알려져 있다.
도 1 및 도 2는 종래의 셀-할로 이온주입을 이용한 리세스 게이트 셀의 제조방법을 설명하기 위하여 나타내 보인 단면도들이다.
먼저 도 1을 참조하면, 반도체기판(100)에 트랜치 소자분리막(110)을 형성하여 활성영역(120)을 한정한다. 활성영역(120)은 트랜지스터와 같은 소자들이 형성될 영역이다. 다음에 반도체기판(100)의 일부를 제거하여 리세스영역을 형성한다. 상기 리세스영역이 만들어짐으로써, 반도체기판(100)의 활성영역(120)을 구성하는 채널영역(121), 비트라인컨택영역(122) 및 스토리지노드컨택영역(123)이 한정된다. 다음에 리세스영역의 반도체기판(100) 위에 게이트절연막(130)을 형성하고, 그 위에 리세스영역을 매립하면서 반도체기판(100) 표면위로 돌출되도록 폴리실리콘막패턴(141), 텅스텐실리사이드막패턴(142) 및 질화막패턴(143)이 순차적으로 적층되는 게이트스택(140)을 형성한다.
다음에 도 2를 참조하면, 전면에 포토레지스트막패턴(150)을 형성한다. 이 포토레지스트막패턴(150)은 게이트스택(140)의 적어도 일부를 덮으며, 또한 반도체기판(100)의 스토리지노드컨택영역(123)을 덮는다. 그리고 반도체기판(100)의 비트라인컨택영역(122)을 노출시키는 개구부(151)를 갖는다. 다음에 도면에서 화살표로 나타낸 바와 같이, 포토레지스트막패턴(150) 및 일부 게이트스택(140)을 이온주입 마스크막으로 한 셀-할로 이온주입을 수행하여, 반도체기판(100)의 비트라인컨택영역(122) 내에 불순물이온, 예컨대 보론(B) 이온을 주입시킨다. 셀-할로 이온주입을 수행한 후에는, 포토레지스트막패턴(150)을 제거하고, 통상의 소스/드레인 영역 형성을 위한 이온주입을 수행한다.
그런데 이와 같은 종래의 셀-할로 이온주입을 이용한 리세스 게이트 셀 제조방법에 있어서, 셀-할로 이온주입은 게이트스택(140)이 형성된 후에 수행된다. 이에 따라 셀-할로 이온주입을 위한 포토레지스트막패턴(150)도 게이트스택(140)이 형성된 후에 만들어지며, 그 결과 포토레지스트막패턴(150)의 높이가 매우 높아야 한다. 이와 같이 포토레지스트막패턴(150)의 높이가 높아짐에 따라, 포토레지스트막패턴(150) 형성을 위한 노광 및 현상 후에, 반도체기판(100)의 비트라인컨택영역(122) 표면에는 완전히 제거되지 않고 남은 포토레지스트 찌꺼기(scum)(152)가 남아서, 셀-할로 이온주입이 원활하게 이루어지지 못하고 있으며, 이를 억제하기 위하여 포토레지스트 찌꺼기(152) 제거를 위한 별도의 세정공정이 요구되는 등 공정단계가 복잡해진다는 문제가 발생한다.
본 발명이 이루고자 하는 기술적 과제는, 포토레지스트 찌꺼기에 의해 셀-할로 이온주입이 원활하게 이루어지는 것이 억제되도록 할 수 있는 셀-할로 이온주입을 이용한 리세스 게이트 셀의 제조방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 셀-할로 이온주입을 이용한 리세스 게이트 셀 제조방법은, 반도체기판의 일부를 제거하여 반도체기판의 비트라인컨택영역 및 스토리지노드컨택영역을 한정하는 리세스영역을 형성하는 단계; 상기 리세스영역을 갖는 반도체기판 전면에 게이트절연막 및 게이트도전막을 순차적으로 형성하는 단계; 상기 게이트도전막 위에 상기 비트라인컨택영역에 대응하는 게이트도전막 표면을 노출시키는 개구부를 갖는 마스크막패턴을 형성하는 단계; 상기 마스크막패턴을 식각마스크로 한 1차 식각으로 상기 게이트도전막의 노출부분을 제거하여 상기 비트라인컨택영역의 표면을 노출시키는 단계; 상기 마스크막패턴을 이온주입 마스크막으로 하여 노출된 비트라인컨택영역에 셀-할로 이온주입을 수행하는 단계; 상기 마스크막패턴을 제거하는 단계; 상기 마스크막패턴의 제거에 의해 노출되는 게이트도전막 위에 금속실리사이드막 및 하드마스크막을 순차적으로 적층하는 단계; 및 상기 하드마스크막, 금속실리사이드막 및 게이트도전막을 패터닝하여 게이트스택을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 게이트도전막은 폴리실리콘막으로 형성할 수 있다.
이 경우, 상기 폴리실리콘막은 10-2000Å의 두께를 갖도록 형성하는 것이 바람직하다.
이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.
도 3 내지 도 6은 본 발명에 따른 셀-할로 이온주입을 이용한 리세스 게이트 셀의 제조방법을 설명하기 위하여 나타내 보인 단면도들이다.
먼저 도 3을 참조하면, 반도체기판(300)에 소자분리막(310)을 형성하여 활성영역(320)을 한정한다. 활성영역(320)은 트랜지스터와 같은 소자들이 형성될 영역이다. 소자분리막(310)은 트랜치 형태의 소자분리막이지만, 경우에 따라서는 다른 형태의 소자분리막, 예컨대 로코스(LOCOS) 소자분리막일 수도 있다. 다음에 반도체기판(300)의 상부 일부를 제거하여 리세스영역(301)을 형성한다. 이 리세스영역(301)에 의해 반도체기판(300)의 활성영역(320)을 구성하는 채널영역(321), 비트라인컨택영역(322) 및 스토리지노드컨택영역(323)이 한정된다. 비록 도면에 나타내지는 않았지만, 리세스영역(301)을 형성하기 전 또는 형성한 후에 필드스탑(field stop)을 위한 이온주입 및 채널 문턱전압 조절을 위한 이온주입을 수행할 수 있다.
다음에 리세스영역(301)을 갖는 반도체기판(300) 전면에 게이트절연막(330)을 형성한다. 게이트절연막(330)은 산화막으로 형성할 수 있다. 그리고 게이트절연막(330) 위에 게이트도전막(341')을 형성한다. 게이트도전막(341')은 폴리실리콘막으로 형성하며, 대략 10-2000Å의 두께로 형성한다. 게이트도전막(341')에 의해 리세스영역(301)은 매립된다.
다음에 도 4를 참조하면, 게이트도전막(341') 위에 셀-할로 이온주입을 위한 마스크막패턴(350)을 형성한다. 이 마스크막패턴(350)은 포토레지스트막을 사용하여 형성한다. 구체적으로 전면에 포토레지스트막을 스핀코팅(spin coating) 등의 방법을 사용하여 형성한다. 그리고 셀-할로 이온주입용 포토마스크(미도시)를 이용 한 노광공정과, 통상의 현상액을 이용한 현상공정을 수행하여 포토레지스트막패턴을 형성한다. 상기 마스크막패턴(350)은 게이트스택이 완전히 완성되기 전, 즉 게이트도전막패턴, 금속실리사이드막패턴 및 하드마스크막패턴이 순차적으로 적층되는 구조체가 만들어지기 전에 형성함으로써, 포토레지스트막의 두께가 종래의 경우에서와 같이 두꺼울 필요가 없으며, 이에 따라 마스크막패턴(350) 형성을 위한 노광 및 현상공정을 수행하는 과정에서 포토레지스트 잔류물의 발생이 억제된다. 이와 같이 만들어진 마스크막패턴(350)은, 반도체기판(300)의 비트라인컨택영역(322)에 대응되는 게이트도전막(341')의 일부를 노출시키는 개구부(351)를 갖는다.
다음에 도 5를 참조하면, 상기 마스크막패턴(350)을 식각마스크로 한 식각공정을 수행하여 게이트도전막(도 4의 341')의 노출부분을 제거한다. 그러면 반도체기판(300)의 비트라인컨택영역(322) 표면을 노출시키는 게이트도전막패턴(341")이 형성된다. 다음에 도면에서 화살표로 나타낸 바와 같이, 상기 마스크막패턴(350)을 이온주입 마스크막으로 한 셀-할로 이온주입을 수행한다. 셀-할로 이온주입은 p형 불순물이온, 즉 보론(B) 이온을 주입함으로써 수행될 수 있다. 상기 셀-할로 이온주입에 의해 반도체기판(300)의 비트라인컨택영역(322)이 형성될 부분에는 셀-할로 이온주입영역(352)이 만들어진다.
다음에 도 6을 참조하면, 셀-할로 이온주입영역(352)을 형성한 후에는, 상기 마스크막패턴(도 4의 350)을 통상의 방법, 예컨대 애싱(ashing) 등을 통해 제거한다. 그리고 게이트도전막패턴(도 5의 341")이 형성된 결과물 전면에 금속실리사이드막 및 하드마스크막을 순차적으로 형성한다. 금속실리사이드막은 텅스텐실리사이 드막으로 형성하고, 하드마스크막은 질화막으로 형성한다. 다음에 게이트스택 형성을 위한 통상의 패터닝을 수행하여 게이트도전막패턴(341), 텅스텐실리사이드막패턴(342) 및 질화막패턴(343)이 순차적으로 적층되는 게이트스택(340)을 형성한다.
다음에 통상의 소스/드레인 영역 형성을 위한 이온주입을 수행하여, 비트라인컨택영역(322)에 드레인영역(미도시)을 형성하고, 스토리지노드컨택영역(323)에 소스영역(미도시)을 형성한다.
지금까지 설명한 바와 같이, 본 발명에 따른 셀-할로 이온주입을 이용한 리세스 게이트 셀의 제조방법에 의하면, 셀-할로 이온주입을 게이트스택 완성전, 즉 게이트도전막, 예컨대 폴리실리콘막만을 형성한 후에 수행하므로, 셀-할로 이온주입을 위한 마스크막패턴의 높이가 상대적으로 낮아도 된다. 따라서 마스크막패턴 형성을 위한 노광 및 현상공정시 잔류물의 발생을 억제할 수 있으며, 종래의 잔류물에 의해 셀-할로 이온주입이 원활하게 수행되지 못했던 문제가 발생하지 않는다. 이 외에도 상기 마스크막패턴을 이용하여 비트라인컨택영역 상부의 게이트도전막을 제거함으로써, 자기정렬된 이온주입(self aligned implant)이 이루어진다는 이점도 제공된다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.
Claims (3)
- 반도체기판의 일부를 제거하여 반도체기판의 비트라인컨택영역 및 스토리지노드컨택영역을 한정하는 리세스영역을 형성하는 단계;상기 리세스영역을 갖는 반도체기판 전면에 게이트절연막 및 게이트도전막을 순차적으로 형성하는 단계;상기 게이트도전막 위에 상기 비트라인컨택영역에 대응하는 게이트도전막 표면을 노출시키는 개구부를 갖는 마스크막패턴을 형성하는 단계;상기 마스크막패턴을 식각마스크로 한 식각으로 상기 게이트도전막의 노출부분을 제거하여 상기 비트라인컨택영역의 표면을 노출시키는 단계;상기 마스크막패턴을 이온주입 마스크막으로 하여 노출된 비트라인컨택영역에 셀-할로 이온주입을 수행하는 단계;상기 마스크막패턴을 제거하는 단계;상기 마스크막패턴의 제거에 의해 노출되는 게이트도전막 위에 금속실리사이드막 및 하드마스크막을 순차적으로 적층하는 단계; 및상기 하드마스크막, 금속실리사이드막 및 게이트도전막을 패터닝하여 게이트스택을 형성하는 단계를 포함하는 것을 특징으로 하는 리세스 게이트 셀의 제조방법.
- 제1항에 있어서,상기 게이트도전막은 폴리실리콘막으로 형성하는 것을 특징으로 하는 리세스 게이트 셀의 제조방법.
- 제2항에 있어서,상기 폴리실리콘막은 10-2000Å의 두께를 갖도록 형성하는 것을 특징으로 하는 리세스 게이트 셀의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050081883A KR20070025576A (ko) | 2005-09-02 | 2005-09-02 | 셀-할로 이온주입을 이용한 리세스 게이트 셀의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050081883A KR20070025576A (ko) | 2005-09-02 | 2005-09-02 | 셀-할로 이온주입을 이용한 리세스 게이트 셀의 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20070025576A true KR20070025576A (ko) | 2007-03-08 |
Family
ID=38099831
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050081883A KR20070025576A (ko) | 2005-09-02 | 2005-09-02 | 셀-할로 이온주입을 이용한 리세스 게이트 셀의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20070025576A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100811424B1 (ko) * | 2005-11-18 | 2008-03-07 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
-
2005
- 2005-09-02 KR KR1020050081883A patent/KR20070025576A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100811424B1 (ko) * | 2005-11-18 | 2008-03-07 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2006339621A (ja) | 半導体素子の製造方法 | |
| US7396775B2 (en) | Method for manufacturing semiconductor device | |
| US8956950B2 (en) | Method of manufacturing semiconductor devices | |
| US6913979B2 (en) | Method of manufacturing a metal oxide semiconductor transistor | |
| KR20080004215A (ko) | 반도체 소자의 형성 방법 | |
| KR20070025576A (ko) | 셀-할로 이온주입을 이용한 리세스 게이트 셀의 제조방법 | |
| KR100714285B1 (ko) | 반도체 장치 및 그 제조방법 | |
| US20050287743A1 (en) | Method of manufacturing semiconductor device having recess channel structure | |
| KR20070025573A (ko) | 셀-할로 이온주입을 이용한 스텝게이트 비대칭 리세스 셀의제조방법 | |
| KR100567074B1 (ko) | 반도체 소자의 제조방법 | |
| KR100806143B1 (ko) | 반도체 소자 제조방법 | |
| US7517755B2 (en) | Method for fabricating semiconductor device | |
| JP2009004480A (ja) | 半導体装置の製造方法 | |
| US7393750B2 (en) | Method for manufacturing a semiconductor device | |
| KR100636684B1 (ko) | 셀 트랜지스터의 게이트구조 및 이를 갖는 반도체메모리소자의 제조방법 | |
| KR100995329B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100702129B1 (ko) | 셀 할로 이온주입용 마스크막패턴 및 이를 이용한 셀 할로이온주입방법 | |
| KR100762237B1 (ko) | 셀-할로 이온주입을 이용한 스텝게이트를 갖는반도체소자의 제조방법 | |
| KR101022672B1 (ko) | 트렌치형 소자분리를 갖는 반도체소자 및 그의 제조 방법 | |
| KR20010096345A (ko) | 반도체 소자 제조방법 | |
| US20060166442A1 (en) | Method for manufacturing semiconductor device | |
| KR101060716B1 (ko) | 반도체 소자의 형성 방법 | |
| KR20070105730A (ko) | 반도체 소자의 제조 방법 | |
| KR100869842B1 (ko) | 디램 메모리 셀의 제조방법 | |
| KR20060076683A (ko) | 반도체 소자의 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |