KR20070105730A - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 C-할로 이온 공정시 마스크 공정은 생략하면서 C-할로 이온 주입을 실시하여 소자의 리프레시 특성을 개선하는데 적합한 반도체 소자의 제조 방법을 제공하기 위한 것으로, 이를 위한 본 발명의 반도체 소자의 제조 방법은 제1표면과 상기 제1표면보다 낮은 제2표면을 가지는 활성 영역을 포함하는 반도체 기판을 제공하는 단계; 상기 반도체 기판의 전면에 게이트 절연막, 게이트 전도막 및 게이트 하드마스크를 차례로 형성하는 단계; 상기 제1표면이 드러날 때까지 1차 게이트 패터닝을 진행하는 단계; 상기 1차 게이트 패터닝 후 상기 제2표면 상에 잔류하는 게이트 전도막을 베리어로 할로 이온 주입을 실시하여 상기 제1표면 내에 이온주입영역을 형성하는 단계; 및 상기 제2표면이 드러날 때까지 잔류하는 상기 게이트 전도막 및 상기 게이트 절연막을 차례로 패터닝하는 2차 게이트 패터닝을 진행하는 단계를 포함하며, 이에 따라 본 발명은 셀 할로 마스크 공정 없이, 셀 할로 이온 주입 공정을 진행하여 공정을 단순화할 수 있으며, 셀 할로 마스크 공정을 생략하므로서, 포토레지스트 스컴에 의한 수율 저하를 방지할 수 있고, 공정 제조 단가를 절감할 수 있는 효과가 있다.
STAR 게이트, C-할로 이온 주입, 포토레지스트 스컴, 리프레시
Description
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도.
도 2a 내지 도 2f는 본 발명의 일실시예에 따른 반도체 소자의 제조 방법을 도시한 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 소자분리막
23 : 스텝 프로파일을 가지는 활성 영역 24a : 게이트 절연막
25a : 게이트 폴리실리콘막 26a : 게이트 텅스텐막
27a : 게이트 하드마스크 28 : 포토레지스트 패턴
29 : C-할로 이온 주입 영역
본 발명은 반도체 제조 기술에 관한 것으로, 스텝 게이트 비대칭 리세스(Step Gate Asymmetry Recess; 이하 'STAR' 라고 약칭함) 게이트를 포함한 반도체 소자의 제조 방법에 관한 것이다.
최근, 반도체 소자의 집적도가 증가하면서 소자를 구성하는 트랜지스터의 채널 길이도 급격하게 짧아지고 있다. 채널 길이가 짧아짐에 따라 단채널효과(Short Channel Effect)에 의한 여러 가지 문제점들이 대두되고 있으며, 이에 따라 소자의 집적도를 증가시키지 않고 유효채널길이를 증대시키는 기술들이 제안되고 있는데, 일 예로 STAR 게이트 구조가 있다.
여기서, STAR 게이트는 리프레시(Refresh)를 향상시키기 위해서 게이트 채널 길이를 증가시키는 방법으로, 게이트 아래의 활성 영역이 스텝을 갖도록 한 반도체 장치를 말한다.
위와 같은 STAR 구조를 채택한, DRAM(Dynamic Random Access Memory)과 같은 메모리 소자의 피치(Pitch)가 작아짐으로써, 리프레시 타임이 짧아지는 문제가 있다. 이에, 리프레시 타임을 증가시키고, 반도체 소자 제조시 셀 트랜지스터 접합(Junction) 형성시 전기적 특성 향상을 위해 스토리지노드콘택(Storage Node Contact; SNC)은 이온 주입을 하지 않고, 비트라인콘택(Bit Line Contact; BLC)만 선택적으로 이온 주입 공정하는 C-할로 이온 주입이 필요하다.
C-할로 공정에서, C-할로 마스크 공정은 액티브 영역 전체에 블랭킷(Blanket)으로 채널 문턱 전압 이온 주입 후, 셀 영역은 추가로 비트라인콘택 영역만 보론 이온 주입을 선택적으로 실시하여 비트라인콘택 영역과 스토리지노드콘 택 영역의 전계(Electric field)를 다르게 형성하여 궁극적으로 소자의 리프레시 특성을 개선하기 위함이다.
도 1a 및 도 1b는 종래 기술에 따른 STAR 게이트 구조를 갖는 반도체 소자의 제조 방법을 도시한 단면도이다.
도 1a에 도시된 바와 같이, 반도체 기판(11)의 소정 영역에 소자분리막(12)을 형성한다. 그리고나서, 반도체 기판(11)을 선택적으로 식각하여 액티브 영역(13)의 일정 영역인 제1표면(A)과 제1표면(A)보다 낮은 제2표면(B)을 가지는 즉, 스텝 프로파일을 갖는 반도체 기판(11)을 형성한다.
다음으로, 반도체 기판(11)의 전면에 게이트 절연막(14)과 게이트 전극(15)이 차례로 적층된 게이트 패턴(G)을 형성한다.
이어서, 게이트 패턴(G)을 포함하는 반도체 기판(11)의 전면에 비트라인콘택이 연결될 BLC 영역은 오픈시키고, 스토리지노드콘택이 연결될 SNC 영역을 덮는 이온주입마스크(16)를 형성한다. 이 때, 이온주입마스크(16)를 셀(Cell) 지역에서 할로(HALO) 이온 주입을 진행하기 위한 "Chalo mask"라고 일컫는다.
계속해서, 이온주입마스크(16)를 마스크로 하여 할로 이온 주입을 진행하여 비트라인콘택이 연결될 BLC 영역에 불순물을 도핑시킨다.
도시하지 않았지만, 이온 주입 공정을 마치고 스트립(Strip) 공정을 진행하여 이온주입마스크(16)를 제거한다.
위와 같이, 종래 기술은 DRAM 셀의 데이터 유지 특성을 향상시키기 위해 캐 패시터의 스토리지노드에 연결되는 SNC 영역에는 C-할로 이온 주입을 적용하지 않고, 비트라인콘택이 연결될 BLC 영역에만 C-할로 이온 주입을 적용하고 있다.
그러나, SNC 영역에는 이온주입마스크를 잔류시켜 C-할로 이온 주입을 차단하는데, BLC 영역의 이온주입마스크(포토레지스트) 스트립 공정시 노광에너지가 게이트 패턴 간의 깊은 골의 바닥까지 충분히 도달하지 못하여 포토레지스트 잔유물(도 1b의 '16a')이 완전히 제거되지 않아 C-할로 이온 주입을 방해하여 원하는 농도의 이온 주입이 이루어지지 않아 트랜지스터의 특성이 저하되는 문제가 발생한다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, C-할로 이온 공정시 마스크 공정은 생략하면서 C-할로 이온 주입을 실시하여 소자의 리프레시 특성을 개선하는데 적합한 반도체 소자 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 특징적인 본 발명의 반도체 소자의 제조 방법은 제1표면과 상기 제1표면보다 낮은 제2표면을 가지는 활성 영역을 포함하는 반도체 기판을 제공하는 단계, 상기 반도체 기판의 전면에 게이트 절연막, 게이트 전도막 및 게이트 하드마스크를 차례로 형성하는 단계, 상기 제1표면이 드러날 때까지 1차 게이트 패터닝을 진행하는 단계, 상기 1차 게이트 패터닝 후 상기 제2표면 상에 잔류하는 게이트 전도막을 베리어로 할로 이온 주입을 실시하여 상기 제1표면 내에 이온주입영역을 형성하는 단계, 및 상기 제2표면이 드러날 때까지 잔류하는 상기 게이트 전도막 및 상기 게이트 절연막을 차례로 패터닝하는 2차 게이트 패터닝을 진행하는 단계를 포함한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2f는 본 발명의 일실시예에 따른 STAR 게이트 구조를 갖는 반도체 소자의 제조 방법을 도시한 단면도이다.
도 2a에 도시된 바와 같이, 반도체 기판(21)의 소정 영역에 STI(Shallow Trench Isolation) 공정을 실시하여 소자분리막(22)을 형성한다. 소자분리막(22)을 형성함에 따라 반도체 기판(21)은 필드 영역과 액티브 영역으로 정의(Define)된다.
계속해서, 반도체 기판(21)의 소정 영역 상에 스텝 프로파일을 가지는 활성 영역을 형성하기 위한 스텝마스크 패턴(Step Mask Pattern, 도시하지 않음)을 형성한다. 스텝마스크 패턴을 사용하여 반도체 기판(21)을 선택적으로 식각하여 제1표면(A)과 제1표면(A)보다 낮은 제2표면(B) 그리고 제1표면(A)과 제2표면(B)을 연결하는 제3표면(C)으로 이루어진 스텝 구조를 갖는 활성 영역(23)을 형성한다. 이 때, 제1표면(A)과 제2표면(B)은 소정의 높이(H)를 가진다.
이 때, 높이(H)는 415∼600Å을 가지도록 하는데, 이는 후속 C-할로 이온 주입 공정시 이온 주입 베리어를 위한 최소 두께이며, 415Å의 두께 이하가 되면 C-할로 이온 주입시 스토리지노드콘택쪽으로 C-할로 이온이 침투하게 되어, 소자의 리프레시 특성을 저하시키는 결과를 가져온다. 따라서, 스텝 프로파일을 갖는 활성 영역(23)과 제1표면(A)의 높이는 최소 415Å 두께를 확보하는 것이 바람직하다.
스텝마스크 패턴을 제거한 후, 반도체 기판(21)의 전면에 게이트 절연막(24)을 형성한다. 그리고나서, 게이트 절연막(24) 상에 게이트 전도막으로 폴리실리콘막(25)을 증착한다.
도 2b에 도시된 바와 같이, 제1표면(A)과 제2표면(B) 간의 단차로 인해 반도체 기판(21) 상부에 형성된 폴리실리콘막(25)의 단차가 발생하는데, 이를 제거하기 위해 화학적·기계적 연마(Chemical Mechanical Polishing)를 실시하여 폴리실리콘막(25)의 표면 단차를 없애준다.
상기와 같은 공정을 진행하므로서, 반도체 기판(21)의 단차에 의한 폴리실리콘막(25)의 단차를 제거하여 후속 게이트 식각시 버티컬한 프로파일을 갖는 게이트 패턴을 구현할 수 있다.
도 2c에 도시된 바와 같이, 평탄화된 폴리실리콘막(25) 상에 텅스텐막(26), 게이트 하드마스크용 질화막(27)을 차례로 증착한다. 이어서, 하드마스크용 질화막(27)의 소정 영역 상에 하드마스크용 질화막(27)을 패터닝하는데 식각 베리어로 사용될 포토레지스트 패턴(28)을 형성한다.
도 2d에 도시된 바와 같이, 포토레지스트 패턴(28)을 사용하여 게이트 패터 닝(Gate patterning)을 실시한다. 이 때, 게이트 패터닝은 스텝 프로파일을 갖는 활성 영역의 제1표면(A)에서 식각 정지되는 타겟으로 종말점 식각(End of point; EOP)으로 진행한다. 이하, 폴리실리콘막(25)을 게이트 폴리실리콘막(25a), 텅스텐막(26)을 게이트 텅스텐막(26a), 게이트 하드마스크용 질화막(27)을 게이트 하드마스크(27a)로 약칭한다.
비트라인콘택(Bit line contact; BLC)이 연결될 스텝 프로파일을 갖는 활성 영역(23)의 제1표면(A)은 오픈되면서, 스토리지노드콘택(Storage node contact; SNC)이 형성될 영역 제2표면(B)은 그 상부에 게이트 폴리실리콘막(25a)으로 덮여 있다. 이 때, 게이트 폴리실리콘막(25a)은 C-할로 이온 주입시 이온주입베리어(Implant barrier)로 작용한다.
따라서, 종래에 스토리지노드콘택이 연결될 영역에 이온주입마스크를 형성하여 이온 주입을 방지하는 것을 일정 두께의 게이트 폴리실리콘막(25a)을 잔류시키므로서, C- 할로 이온주입마스크 공정을 생략할 수 있다. 이 때, 잔류하는 게이트 폴리실리콘막(25a)은 최소 415Å 이상의 두께를 가져야 제1표면(A) 내부에만 C-할로 이온 주입이 진행되고 제2표면(B) 내부로 C-할로 이온 주입을 방지할 수 있다.
또한, 이온주입마스크 공정을 생략하여, 포토레지스트 스컴과 같은 공정 잔유물의 발생을 방지할 수 있으므로, C-할로 이온 주입시 원하는 농도의 이온 주입을 진행할 수 있다.
도 2e에 도시된 바와 같이, 반도체 기판(21)의 전면에 C-할로 이온 주입을 실시한다. C-할로 이온으로는 예컨대 보론을 주입하며, C-할로 이온 주입 후 비트 라인콘택(BLC)이 연결될 제1표면(A) 하부에 C-할로 이온 주입 영역(29)이 형성된다. 그리고나서, 소스/드레인 형성을 위한 N형 불순물을 주입한다. C-할로 이온 및 N형 불순물 주입 공정을 진행한 후, 포토레지스트 패턴(28)은 스트립한다.
도 2f에 도시된 바와 같이, 게이트 하드마스크(27a)를 사용하여 제2표면(B)이 오픈될 때까지 스토리지노드콘택(SNC)이 연결될 부분에 잔류하는 게이트 폴리실리콘막(25a) 및 게이트 절연막(24a)을 차례로 식각하여, STAR 게이트 패턴(SG)을 형성한다.
상술한 바와 같이, 통상적인 C-할로 이온 주입 공정에서 스토리지노드콘택이 연결될 접합 영역을 이온주입마스크로 막아놓는데, 본 발명은 이온주입마스크를 사용하지 않고, 게이트 폴리실리콘막 식각시 스텝 프로파일을 가지는 활성 영역의 제1표면이 드러나는 타겟으로 먼저 식각한 후, C-할로 이온 주입 공정을 실시하여 비트라인콘택이 연결될 접합 영역을 형성한다.
그리고나서, 제2표면이 드러날 때까지 잔류하는 게이트 폴리실리콘막 및 게이트 절연막을 식각하여 스토리지노드콘택(SNC)이 연결될 접합 영역을 형성하므로, 이온주입마스크 공정을 생략할 수 있으며, 이온 주입 마스크 공정에 따른 포토레지스트 스컴을 방지할 수 있으므로 보다 용이한 이온 주입 효과를 얻을 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 셀 할로 마스크 공정 없이, 셀 할로 이온 주입 공정을 진행하여 공정을 단순화할 수 있으며, 셀 할로 마스크 공정을 생략하므로서, 포토레지스트 스컴에 의한 수율 저하를 방지할 수 있고, 공정 제조 단가를 절감할 수 있는 효과가 있다.
또한, 본 발명은 게이트 폴리실리콘막 증착 후, 기판의 단차에 의한 폴리실리콘막 단차를 제거하여 후속 게이트 식각시 버티컬한 프로파일을 갖는 게이트 패턴을 구현할 수 있다.
Claims (7)
- 제1표면과 상기 제1표면보다 낮은 제2표면을 가지는 활성 영역을 포함하는 반도체 기판을 제공하는 단계;상기 반도체 기판의 전면에 게이트 절연막, 게이트 전도막 및 게이트 하드마스크를 차례로 형성하는 단계;상기 제1표면이 드러날 때까지 1차 게이트 패터닝을 진행하는 단계;상기 1차 게이트 패터닝 후 상기 제2표면 상에 잔류하는 게이트 전도막을 베리어로 할로 이온 주입을 실시하여 상기 제1표면 내에 이온주입영역을 형성하는 단계; 및상기 제2표면이 드러날 때까지 잔류하는 상기 게이트 전도막 및 상기 게이트 절연막을 차례로 패터닝하는 2차 게이트 패터닝을 진행하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제1항에 있어서,상기 1차 게이트 패터닝시,상기 제2표면 상부에 잔류하는 상기 게이트 전도막의 두께는 적어도 415Å 이상으로 형성하는 반도체 소자의 제조 방법.
- 제2항에 있어서,상기 1차 게이트 패터닝은,상기 제1표면에서 식각 정지되는 종말점 식각으로 실시하는 반도체 소자의 제조 방법.
- 제1항에 있어서,상기 제1표면과 상기 제2표면은 415∼600Å의 높이 차이를 가지는 반도체 소자의 제조 방법.
- 제4항에 있어서,상기 제1표면에는, 비트라인콘택이 연결되고, 상기 제2표면에는 스토리지노드콘택이 연결되는 반도체 소자의 제조 방법.
- 제1항에 있어서,상기 게이트 전도막은,폴리실리콘막 및 텅스텐막의 순서로 적층된 구조로 형성하는 사용하는 반도 체 소자의 제조 방법.
- 제1항에 있어서,상기 할로 이온 주입은 보론을 사용하는 반도체 소자의 제조 방법.
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060038276A KR20070105730A (ko) | 2006-04-27 | 2006-04-27 | 반도체 소자의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20070105730A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9312188B2 (en) | 2013-06-13 | 2016-04-12 | Samsung Electronics Co., Ltd. | Method for fabricating semiconductor device |
-
2006
- 2006-04-27 KR KR1020060038276A patent/KR20070105730A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9312188B2 (en) | 2013-06-13 | 2016-04-12 | Samsung Electronics Co., Ltd. | Method for fabricating semiconductor device |
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