KR970053925A - 플래쉬 메모리 셀의 제조 방법 - Google Patents

플래쉬 메모리 셀의 제조 방법 Download PDF

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Abstract

본 발명은 플래쉬 메모리 셀의 제조 방법에 관한 것으로, 게이트 전극과 비트 라인간의 전기적인 접촉 및 메모리 셀의 크기 증가를 방지하기 위하여 게이트 전극을 형성한 후 상기 게이트 전극의 측벽에 절연막 스페이서를 형성하므로써 콘택홀 형성을 위한 식각 공정을 용이하게 실시할 수 있도록 하여 메모리 셀의 크기를 감소시킬 수 있고, 상기 게이트 전극과 비트 라인간의 전기적 접촉을 완전히 방지하여 소자의 전기적 특성이 향상될 수 있도록 한 플래쉬 메모리 셀의 제조 방법에 관한 것이다.
* 선택도 : 제3F도

Description

플래쉬 메모리 셀의 제조 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3A 내지 제3F도는 본 발명에 따른 플래쉬 메모리 셀의 제조 방법을 설명하기 위한 소자의 단면도.

Claims (4)

  1. 플래쉬 메모리 셀의 제조 방법에 있어서, 필드 산화막이 형성된 실리콘 기판상에 터널 산화막, 플로팅 게이트, 유전체막, 콘트롤 게이트, 산화막 및 질화막이 적층된 구조의 게이트 전극을 형성한 후 노출된 상기 실리콘 기판에 불순물 이온을 주입하여 소오스 및 드레인 영역을 형성하는 제1단계와; 상기 제1단계로부터 전체 상부면에 하부 산화막, 질화막 및 상부 산화막이 순차적으로 증착된 ONO막을 형성한 후 상기 게이트 전극의 측벽에는 ONO 스페이서가 형성되며, 상기 드레인 영역의 실리콘기판상에는 제2단계와, 상기 제2단계로부터 전체 상부면에 절연막을 형성한 후 상기 게이트 전극의 표면인 상기 질화막이 일부 노출되며 상기 ONO 스페이서상에는 절연막 스페이서가 형성되고 상기 드레인 영역의 실리콘 기판이 노출되도록 상기 절연막을 식각하여 콘택홀을 형성하는 제3단계와; 상기 제3단계로부터 상기 콘택홀이 매립되도록 전체 상부면에 금속을 증착하여 비트 라인을 형성하는 단계로 이루어지는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
  2. 제1항에 있어서, 상기 드레인 영역의 이온 주입 깊이는 상기 소오스 영역의 이온 주입 깊이보다 깊게 형성된 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
  3. 제1항에 있어서, 상기 제2단계로부터 상기 드레인 영역의 실리콘 기판에 플러그 이온 주입을 실시하는 단계를 포함하는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
  4. 제1항에 있어서, 상기 절연막은 BPSG 및 TEOS가 순차적으로 증착되어 형성된 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100312979B1 (ko) * 1998-06-29 2002-01-17 박종섭 반도체소자제조방법
KR100323382B1 (ko) * 1999-12-29 2002-02-19 박종섭 플래쉬 메모리 소자의 제조방법
KR100348222B1 (ko) * 1999-12-28 2002-08-09 주식회사 하이닉스반도체 반도체소자의 콘택 형성방법
KR100356471B1 (ko) * 1999-12-29 2002-10-18 주식회사 하이닉스반도체 플래쉬 이이피롬 셀의 제조 방법

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