KR20040074389A - 플래시 메모리 소자의 제조 방법 - Google Patents

Abstract

본 발명은 자기정렬 콘택공정을 이용하는 노아 플래시 메모리 소자의 제조에서 스택 게이트 측벽에 스페이서 질화막을 형성한 후, 자기정렬 콘택공정을 위한 SAC 질화막을 형성하기 전에 산화 공정을 통해 스페이서 질화막과 SAC 질화막 사이에 산화막을 형성하므로, 콘택홀에 배리어 금속층을 이온화된 금속 물리적 기상 증착(IMP)법으로 형성할 때 발생되는 금속 이온이 산화막 내에 갇히게 되어 플로팅 게이트와 콘택 금속층 사이에 전하의 이동 현상이 방지되어 소자의 신뢰성을 향상시킬 수 있는 노아 플래시 메모리 소자의 제조 방법에 관한 것이다.

Description

플래시 메모리 소자의 제조 방법{Method of manufacturing flash memory device}

본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 특히 노아(NOR) 플래시 메모리 소자에서 플로팅 게이트와 콘택 금속층간에 전하의 이동(charge moving) 현상을 방지할 수 있는 플래시 메모리 소자의 제조 방법에 관한 것이다.

노아 플래시 메모리 분야에서 집적도가 높아짐에 따라 셀 사이즈도 계속적으로 축소(shrink)되어가고 있다. 이에 따라 셀의 드레인 콘택을 정의(define)하는데, 자기정렬 콘택(self-aligned contact; SAC)공정을 적용하고 있다.

자기정렬 콘택공정을 이용하는 종래 노아 플래시 메모리 소자의 제조 방법을 도 1을 참조하여 설명하면, 소자 분리막 형성, 웰 형성 및 채널 형성 공정이 완료된 반도체 기판(11) 상에 터널 산화막(12), 플로팅 게이트(13), 유전체막(14), 컨트롤 게이트(15) 및 하드 마스크층(16)이 적층된 게이트 구조를 형성한다. 셀 소오스/드레인 이온주입 공정 및 소오스/드레인 어닐을 포함한 사이드웰 산화공정(sidewall oxidation including source/drain anneal)을 실시하여 접합부(17)를 형성한다. 적층 게이트 구조 및 접합부(17)를 포함한 전체 구조상에 HTO막(18)을 형성한다. HTO막(18) 상에 질화물 증착 및 식각 공정으로 적층 게이트구조의 측벽에 스페이서 질화막(spacer nitride film; 19)을 형성한다. 자기정렬 콘택공정을 위해 스페이서 질화막(19)이 형성된 전체 구조상에 SAC 질화막(20)을 형성하고, SAC 질화막(20) 상에 표면이 평탄한 층간 절연막(21)을 형성하고, 자기정렬 콘택 식각 공정으로 접합부(17)가 노출되는 콘택홀(22)을 형성하고, 콘택홀(22) 내에 배리어 금속층(23) 및 콘택 금속층(24)을 형성한다.

자기정렬 콘택공정을 통해 콘택홀(22)에 배리어 금속층(23) 및 콘택 금속층(24)을 형성함에 있어, 콘택 금속층(24)의 매립 특성 및 금속 이온의 외부 확산을 방지하기 위해 배리어 금속층(23)을 먼저 형성하고 있다. 콘택홀(22)의 사이즈가 클 경우에는 배리어 금속층(23)을 화학적 기상 증착(CVD)법으로 형성해도 문제가 되지 않았다. 그런데, 최근 소자의 집적도가 높아짐에 따라 콘택홀(22)의 사이즈도 작아지고 있으며, 예를 들어 0.18 ㎛급 이하의 소자에서는 화학적 기상 증착법으로 배리어 금속층(23)을 증착할 경우 콘택홀(22) 내부에 균일하게 증착되지 않았고, 이로 인하여 텅스텐과 같은 콘택 금속층(24)을 증착하는 과정에서 블로잉-업(blowing-up)현상으로 인한 콘택 보이드(contact void)가 발생될 뿐만 아니라, 콘택 금속층(24)의 금속 이온이 접합부(17)에 침투하여 손상(attack)을 입히는 현상이 발생하다.

이러한 문제를 해결하기 위하여, 이온화된 금속 물리적 기상 증착(Ionized Metal PVD; IMP)법을 적용하여 배리어 금속층(23)을 형성하고 있다. 그런데, IMP 방식으로 배리어 금속층(23)을 증착하는 동안에 금속 이온들이 스페이서 질화막(19) 및 SAC 질화막(20)으로 침투하게 되고, 침투된 금속 이온들이 전하 경로(charge path)를 위한 공간을 형성시키게 된다. 도 2에 도시된 바와 같이, 게이트 스트레스 후의 Vg-Id 측정 결과를 보면, 이러한 전하 경로의 영향으로 콘택 금속층과 플로팅 게이트 간에 게이트 스트레스시 전하 이동(charge moving) 현상이 벌어지는 것을 알 수 있다. 이는 소오스/드레인 접합부를 플로팅(floating)으로 놓고 측정했을 때, 자기정렬 콘택공정 마진 부족에 의한 자기정렬 콘택을 통한 누설 경로(leakage path)가 존재하지 않으며, 콘택이 게이트로부터 공간(space)을 확보했을 시에 이러한 현상이 일어나지 않는 것으로 확인된다. 즉, 전하를 저장하는 플로팅 게이트를 이용하는 노아 플래시 메모리 소자에서, 셀의 독출(read)시에는 스페이서 질화막(19)과 SAC 질화막(20)에 침투된 금속 이온이 트랩 사이트(trap site)를 발생시키며, 이 트랩 사이트에 의해 플로팅 게이트와 콘택 금속층 사이에 전하 이동 현상이 발생하게 되고, 이는 셀의 문턱전압(Vt)이 독출시 계속적으로 변화하는 현상이 일어나게 하여, 결국 노아 플래시 메모리 제품의 리텐션(retention)측면에 있어서 데이타의 치명적인 오류를 유발시키는 문제가 있다.

따라서, 본 발명은 노아 플래시 메모리 소자에서 플로팅 게이트와 콘택 금속층간에 전하의 이동(charge moving) 현상을 방지하여, 소자의 신뢰성 및 성능을 향상시키고, 소자의 고집적화를 실현할 수 있는 플래시 메모리 소자의 제조 방법을 제공함에 그 목적이 있다.

도 1은 종래의 노아 플래시 메모리 소자를 설명하기 위한 소자의 단면도.

도 2는 종래 노아 플래시 메모리 소자에서 게이트 스트레스에 따른 셀의 문턱전압 변화를 나타낸 그래프.

도 3a 내지 도 3c는 본 발명의 실시예에 따른 노아 플래시 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도.

<도면의 주요 부분에 대한 부호의 설명>

11, 31: 반도체 기판 12, 32: 터널 산화막

13, 33: 플로팅 게이트 14, 34: 유전체막

15, 35: 컨트롤 게이트 16, 36: 하드 마스크층

17, 37: 접합부 18, 38: HTO막

19, 39: 스페이서 질화막 20, 40: SAC 질화막

21, 41: 층간 절연막 22, 42: 콘택홀

23, 43: 배리어 금속층 24, 44: 콘택 금속층

340: 전하 블로킹층

이러한 목적을 달성하기 위한 본 발명의 실시예에 따른 노아 플래시 메모리 소자의 제조 방법은 반도체 기판에 터널 산화막, 플로팅 게이트, 유전체막, 컨트롤 게이트 및 하드 마스크층이 적층된 게이트 구조 및 소오스/드레인 접합부를 형성하는 단계; 상기 적층 게이트 구조의 측벽에 스페이서 질화막을 형성하는 단계; 상기 스페이서 질화막을 포함한 전제 구조 상에 전하 블로킹층을 형성하는 단계; 상기 전하 블로킹층이 형성된 전체 구조상에 SAC 질화막을 형성하는 단계; 상기 SAC 질화막 상에 표면이 평탄한 층간 절연막을 형성한 후, 자기정렬 콘택 식각 공정으로 상기 접합부가 노출되는 콘택홀을 형성하는 단계; 및 상기 콘택홀 내에 배리어 금속층 및 콘택 금속층을 형성하는 단계를 포함하여 이루어진다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세하게 설명한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.

도 3a 내지 도 3c는 본 발명의 실시예에 따른 자기정렬 콘택공정을 이용하는 노아 플래시 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.

도 3a를 참조하면, 소자 분리막 형성, 웰 형성 및 채널 형성 공정이 완료된반도체 기판(31) 상에 터널 산화막(32), 플로팅 게이트(33), 유전체막(34), 컨트롤 게이트(35) 및 하드 마스크층(36)이 적층된 게이트 구조를 형성한다. 셀 소오스/드레인 이온주입 공정 및 소오스/드레인 어닐을 포함한 사이드웰 산화공정(sidewall oxidation including source/drain anneal)을 실시하여 접합부(37)를 형성한다. 적층 게이트 구조 및 접합부(37)를 포함한 전체 구조상에 HTO막(38)을 형성한다. HTO막(38) 상에 질화물 증착 및 식각 공정으로 적층 게이트 구조의 측벽에 스페이서 질화막(spacer nitride film; 39)을 형성한다.

도 3b를 참조하면, 스페이서 질화막(39)을 포함한 전제 구조 상에 전하 블로킹층(charge blocking layer; 340)을 형성한다.

도 3c를 참조하면, 자기정렬 콘택공정을 위해 전하 블로킹층(340)이 형성된 전체 구조상에 SAC 질화막(40)을 형성하고, SAC 질화막(40) 상에 표면이 평탄한 층간 절연막(41)을 형성하고, 자기정렬 콘택 식각 공정으로 접합부(37)가 노출되는 콘택홀(42)을 형성하고, 콘택홀(42) 내에 배리어 금속층(43) 및 콘택 금속층(44)을 형성한다.

상술한 본 발명의 공정에서, 배리어 금속층(43)은 이온화된 금속 물리적 기상 증착(Ionized Metal PVD; IMP)법을 적용하여 형성하며, IMP 방식으로 배리어 금속층(43)을 증착하는 동안에 금속 이온들이 스페이서 질화막(39) 및 SAC 질화막(40)으로 침투하는 것을 방지하기 위하여, 전하 블로킹층(340)을 형성한다.

전하 블로킹층(340)은 산화공정으로 형성하는데, 터널 산화막(32)이 전하 블로킹층(340) 형성을 위한 산화공정 동안 열화되는 것을 방지하기 위해 터널 산화막형성 온도보다 낮은 온도에서 산화공정을 실시한다. 한편, 전하 블로킹층(340)은 증착되는 층의 두께가 스페이서 질화막(39)의 두께와 SAC 질화막(40)의 두께를 더한 값의 20 내지 40%수준, 바람직하게는 25 내지 35%수준이 되도록하여 질화막의 스트레스에 견딜 수 있도록 한다. 예를 들어, 스페이서 질화막(39)을 약 500Å의 두께로 형성하고, SAC 질화막(40)을 약 200Å의 두께로 형성한다면, 전하 블로킹층(340)은 140 내지 280Å의 두께, 바람직하게는 175 내지 245Å의 두께로 형성한다.

상술한 바와 같이, 본 발명은 스택 게이트 측벽에 스페이서 질화막을 형성한 후, 자기정렬 콘택공정을 위한 SAC 질화막을 형성하기 전에 산화 공정을 통해 스페이서 질화막과 SAC 질화막 사이에 전하 블로킹층을 형성하므로, 이온화된 금속 물리적 기상 증착(IMP)법으로 배리어 금속층을 형성할 때 발생되는 금속 이온이 전하 블로킹층인 산화막 내에 갇히게 되어 플로팅 게이트와 콘택 금속층 사이에 전하의 이동 현상이 방지되어 문턱전압(Vt)의 변화 현상으로 인한 데이타의 오류를 방지할 수 있어, 소자의 성능 및 신뢰성을 향상시킬 뿐만 아니라 소자의 고집적화를 실현시킬 수 있다.

Claims (5)

1. 반도체 기판에 터널 산화막, 플로팅 게이트, 유전체막, 컨트롤 게이트 및 하드 마스크층이 적층된 게이트 구조 및 소오스/드레인 접합부를 형성하는 단계;

   상기 적층 게이트 구조의 측벽에 스페이서 질화막을 형성하는 단계;

   상기 스페이서 질화막을 포함한 전제 구조 상에 전하 블로킹층을 형성하는 단계;

   상기 전하 블로킹층이 형성된 전체 구조상에 SAC 질화막을 형성하는 단계;

   상기 SAC 질화막 상에 표면이 평탄한 층간 절연막을 형성한 후, 자기정렬 콘택 식각 공정으로 상기 접합부가 노출되는 콘택홀을 형성하는 단계; 및

   상기 콘택홀 내에 배리어 금속층 및 콘택 금속층을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 노아 플래시 메모리 소자의 제조 방법.
2. 제 1 항에 있어서,

   상기 배리어 금속층은 이온화된 금속 물리적 기상 증착법을 적용하여 형성하는 것을 특징으로 하는 노아 플래시 메모리 소자의 제조 방법.
3. 제 1 항에 있어서,

   상기 전하 블로킹층은 터널 산화막 형성 온도보다 낮은 온도에서 산화공정으로 형성하는 것을 특징으로 하는 노아 플래시 메모리 소자의 제조 방법.
4. 제 1 항에 있어서,

   상기 전하 블로킹층은 질화막의 스트레스에 견딜수 있는 두께로 형성하는 것을 특징으로 하는 노아 플래시 메모리 소자의 제조 방법.
5. 제 1 항에 있어서,

   상기 전하 블로킹층은 상기 스페이서 질화막의 두께와 상기 SAC 질화막의 두께를 더한 값의 20 내지 40%수준의 두께로 형성하는 것을 특징으로 하는 노아 플래시 메모리 소자의 제조 방법.