CN117677179A - 半导体结构及其形成方法 - Google Patents
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Abstract
本公开涉及一种半导体结构及其形成方法所述半导体结构的形成方法包括如下步骤：形成衬底、以及位于所述衬底上方且沿第一方向间隔排布的多个有源区，其中，所述第一方向与所述衬底的顶面平行；自所述衬底的侧面对所述有源区下方的所述衬底进行改性处理，形成沿所述第一方向延伸、且与沿所述第一方向间隔排布的多个所述有源区电连接的位线。本公开能够形成厚度较厚的位线，从而能够有效降低位线的电阻，并提高所述半导体结构的电性能。
Description
技术领域
本公开涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
动态随机存储器(Dynamic Random Access Memory，DRAM)是计算机等电子设备中常用的半导体装置，其由多个存储单元构成，每个存储单元通常包括晶体管和电容器。所述晶体管的栅极与字线电连接、源极与位线电连接、漏极与电容器电连接，字线上的字线电压能够控制晶体管的开启和关闭，从而通过位线能够读取存储在电容器中的数据信息，或者将数据信息写入到电容器中。
DRAM等半导体结构中多采用埋入式位线结构，然而，在形成埋入式位线结构的过程中，所述位线结构在水平方向的形成速率大于垂直方向的形成速率，从而导致形成的埋入式位线结构的厚度较薄，厚度较薄的埋入式位线结构具有较大的电阻，从而降低了DRAM等半导体结构的电性能。
因此，如何降低埋入式位线的电阻，从而改善半导体结构的电性能，是当前亟待解决的技术问题。
发明内容
本公开一些实施例提供的半导体结构及其形成，用于降低埋入式位线的电阻，从而改善半导体结构的电性能。
根据一些实施例，本公开提供了一种半导体结构的形成方法，包括如下步骤：
形成衬底、以及位于所述衬底上方且沿第一方向间隔排布的多个有源区，其中，所述第一方向与所述衬底的顶面平行；
自所述衬底的侧面对所述有源区下方的所述衬底进行改性处理，形成沿所述第一方向延伸、且与沿所述第一方向间隔排布的多个所述有源区电连接的位线。
在一些实施例中，形成衬底、以及位于所述衬底上方且沿第一方向间隔排布的多个有源区的具体步骤包括：
提供初始衬底；
刻蚀所述初始衬底，形成沿第一方向间隔排布的多个第一沟槽，相邻所述第一沟槽之间残留的所述初始衬底作为所述有源区，所述第一沟槽和所述有源区下方残留的所述初始衬底作为所述衬底。
在一些实施例中，形成沿第一方向间隔排布的多个第一沟槽的具体步骤包括：
刻蚀所述初始衬底，形成沿第二方向间隔排布的多个第二沟槽，相邻所述第二沟槽之间残留的所述初始衬底作为半导体层，所述第二沟槽和所述半导体层下方残留的所述初始衬底作为所述衬底，其中，所述第二方向与所述衬底的顶面平行，且所述第一方向与所述第二方向相交；
于所述第二沟槽内形成隔离层；
刻蚀所述半导体层和所述隔离层，形成沿所述第一方向间隔排布的多个所述第一沟槽，相邻所述第一沟槽之间残留的所述半导体层作为所述有源区。
在一些实施例中，自所述衬底的侧面对所述有源区下方的所述衬底进行改性处理之前，还包括如下步骤：
形成覆盖所述半导体层内的所述第一沟槽侧壁的第一保护层。
在一些实施例中，自所述衬底的侧面对所述有源区下方的所述衬底进行改性处理的具体步骤包括：
沿第二方向对所述有源区下方的所述衬底进行改性处理。
在一些实施例中，沿第二方向对所述有源区下方的所述衬底进行改性处理的具体步骤包括：
自所述衬底沿所述第二方向的相对两侧面同时对所述有源区下方的所述衬底进行改性处理。
在一些实施例中，在沿第三方向上，所述第二沟槽的深度大于所述第一沟槽的深度，其中，所述第三方向与所述衬底的顶面垂直；自所述衬底的侧面对所述有源区下方的所述衬底进行改性处理的具体步骤包括：
沿所述第一沟槽刻蚀所述第一沟槽下方的所述隔离层，于所述隔离层内形成位于所述第一沟槽下方的刻蚀槽；
沿所述刻蚀槽对所述有源区下方的所述衬底进行改性处理。
在一些实施例中，沿所述第一沟槽刻蚀所述第一沟槽下方的所述隔离层之前，还包括如下步骤：
形成覆盖所述隔离层内的所述第一沟槽侧壁的第二保护层。
在一些实施例中，于所述隔离层内形成位于所述第一沟槽下方的刻蚀槽的具体步骤包括：
沿所述第一沟槽对所述第一沟槽下方的所述隔离层进行各项异性刻蚀，使得所述隔离层沿所述第一方向的刻蚀速率大于沿所述第三方向的刻蚀速率，于所述隔离层内形成沿所述第一方向延伸、且连续连通沿所述第一方向间隔排布的多个所述第一沟槽的所述刻蚀槽。
在一些实施例中，于所述隔离层内形成位于所述第一沟槽下方的刻蚀槽的具体步骤包括：
采用选择性刻蚀工艺沿所述第一沟槽对所述第一沟槽下方的所述隔离层进行刻蚀，于所述隔离层内形成沿所述第一方向延伸、且连续连通沿所述第一方向间隔排布的多个所述第一沟槽的所述刻蚀槽。
在一些实施例中，于所述隔离层内形成位于所述第一沟槽下方的刻蚀槽的具体步骤包括：
采用湿法刻蚀工艺沿所述第一沟槽对所述第一沟槽下方的所述隔离层进行刻蚀，于所述隔离层内形成沿所述第一方向延伸、且连续连通沿所述第一方向间隔排布的多个所述第一沟槽的所述刻蚀槽。
在一些实施例中，所述改性处理为形成金属硅化处理或者掺杂离子注入处理。
在一些实施例中，沿所述刻蚀槽对所述有源区下方的所述衬底进行改性处理：
沿所述刻蚀槽沉积金属材料于所述有源区下方的所述衬底侧面；
对所述衬底进行退火处理，形成所述位线。
在一些实施例中，所述金属材料为Ti、Co、Mo、Ni或Sn的一种或多种。
在一些实施例中，对所述有源区下方的所述衬底进行退火处理的具体步骤包括：
在第一温度下对所述衬底进行第一次退火处理，形成初始位线；
去除没有参与反应的所述金属材料；
在第二温度下对所述初始位线进行第二次退火处理，形成所述位线，其中，所述第二温度高于所述第一温度。
在一些实施例中，形成所述位线之后，还包括如下步骤：
形成填充满所述隔离层中的所述第一沟槽的介质层，所述介质层下方保留的所述刻蚀槽作为相邻所述位线之间的空气隙。
在一些实施例中，形成所述位线之后，还包括如下步骤：
形成填充满所述隔离层中的所述第一沟槽和所述刻蚀槽的介质层。
根据另一些实施例，本公开还提供了一种半导体结构，包括：
衬底；
位线，位于所述衬底上，且沿第一方向延伸，其中，所述第一方向与所述衬底的顶面平行；
多个有源区，位于所述位线上方，且多个所述有源区沿第一方向间隔排布，所述位线连续与沿所述第一方向间隔排布的多个所述有源区电连接，在所述第一方向上，所述位线的厚度均匀分布。
在一些实施例中，多条所述位线沿第二方向间隔排布，其中，所述第二方向与所述衬底的顶面平行，所述第一方向与所述第二方向相交；所述半导体结构还包括：
隔离层，位于沿所述第二方向间隔排布的所述位线之间，且在沿第三方向上，所述隔离层的底面位于所述位线的底面之下，其中，所述第三方向与所述衬底的顶面垂直。
在一些实施例中，还包括：
空气隙，位于所述隔离层内，且沿所述第一方向延伸，所述空气隙与所述位线对准排布。
在一些实施例中，在沿所述第三方向上，所述空气隙的顶面与所述位线的顶面平齐、且所述空气隙的底面与所述位线的底面平齐；
在沿所述第一方向上，所述空气隙的长度与所述位线的长度相等。
在一些实施例中，还包括：
介质层，位于所述隔离层内，且沿所述第一方向延伸，所述介质层与所述位线对准排布。
在一些实施例中，在沿所述第三方向上，所述介质层的顶面与所述位线的顶面平齐、且所述介质层的底面与所述位线的底面平齐；
在沿所述第一方向上，所述介质层的长度与所述位线的长度相等。
在一些实施例中，所述位线的材料为金属硅化物材料或者包括掺杂离子的硅材料。
在一些实施例中，所述位线的厚度为5nm～50nm。
本公开一些实施例提供的半导体结构及其形成方法，通过自衬底的侧面对有源区下方的衬底进行改性处理来形成位线，能够使得形成的位线的厚度分布均匀，且能够形成厚度较厚的位线，从而能够有效降低位线的电阻，且使得位线在其延伸方向上厚度分布均匀，以提高所述半导体结构的电性能。本公开另一些实施例自有源区沿第二方向的相对两侧同时对所述有源区下方的所述衬底进行改性处理，不仅能提高所述位线的形成效率，而且还能进一步提高所述位线厚度分布的均匀性，从而进一步改善所述半导体结构的电性能。
附图说明
附图1是本公开具体实施方式中半导体结构的形成方法流程图；
附图2是本公开具体实施方式形成的半导体结构的俯视结构示意图；
附图3-附图6是本公开具体实施方式在形成半导体结构的过程中主要的工艺截面示意图。
具体实施方式
下面结合附图对本公开提供的半导体结构及其形成方法的具体实施方式做详细说明。
本具体实施方式提供了半导体结构的形成方法，附图1是本公开具体实施方式中半导体结构的形成方法流程图，附图2是本公开具体实施方式形成的半导体结构的俯视结构示意图，附图3-附图6是本公开具体实施方式在形成半导体结构的过程中主要的工艺截面示意图。其中，图3-图6是图2中的a-a位置、b-b位置、c-c位置和d-d位置这四个位置在半导体结构形成过程中的主要工艺截面示意图，以清楚的说明所述半导体结构的形成工艺。如图1-图6所示，所述半导体结构的形成方法，包括如下步骤：
步骤S11，形成衬底22、以及位于所述衬底22上方且沿第一方向D1间隔排布的多个有源区20，其中，所述第一方向D1与所述衬底22的顶面平行；
步骤S12，自所述衬底22的侧面对所述有源区20下方的所述衬底22进行改性处理，形成沿所述第一方向D1延伸、且与沿所述第一方向D1间隔排布的多个所述有源区20电连接的位线21，如图2和图6所示。
在一些实施例中，形成衬底22、以及位于所述衬底22上方且沿第一方向D1间隔排布的多个有源区20的具体步骤包括：
提供初始衬底；
刻蚀所述初始衬底，形成沿第一方向D1间隔排布的多个第一沟槽31，相邻所述第一沟槽31之间残留的所述初始衬底作为所述有源区20，所述第一沟槽31和所述有源区20下方残留的所述初始衬底作为所述衬底22。
本具体实施方式形成的半导体结构可以是但不限于DRAM，以下以所述半导体结构为DRAM为例进行说明。举例来说，所述初始衬底可以是但不限于硅衬底，本具体实施方式以所述初始衬底为硅衬底为例进行说明。在其他实施例中，所述初始衬底还可以为氮化镓、砷化镓、碳化镓、碳化硅或SOI等半导体衬底。
在一些实施例中，形成沿第一方向D1间隔排布的多个第一沟槽31的具体步骤包括：
刻蚀所述初始衬底，形成沿第二方向D2间隔排布的多个第二沟槽，相邻所述第二沟槽之间残留的所述初始衬底作为半导体层，所述第二沟槽和所述半导体层下方残留的所述初始衬底作为所述衬底22，其中，所述第二方向D2与所述衬底22的顶面平行，且所述第一方向D1与所述第二方向D2相交；
于所述第二沟槽内形成隔离层24；
刻蚀所述半导体层和所述隔离层24，形成沿所述第一方向D1间隔排布的多个所述第一沟槽31，相邻所述第一沟槽31之间残留的所述半导体层作为所述有源区20，如图2和图3所示。
具体来说，可以采用光刻工艺先沿所述第一方向D1刻蚀所述初始衬底，形成多个沿所述第一方向D1延伸、且未沿第三方向贯穿所述初始衬底的所述第二沟槽，且多个所述第二沟槽沿所述第二方向D2间隔排布。在形成所述第二沟槽之后，相邻所述第二沟槽之间残留的所述初始衬底作为半导体层，所述第二沟槽和所述半导体层下方残留的所述初始衬底作为所述衬底22。其中，所述第三方向D3与所述衬底22的顶面垂直。本具体实施方式中所述的衬底22的顶面是指所述衬底22朝向所述有源区20的表面。本具体实施方式中所述的相交可以是垂直相交(即正交)，也可以是水平相交。接着，可以采用化学气相沉积工艺、物理气相沉积工艺或者原子层沉积工艺沉积氧化物材料(例如二氧化硅)等绝缘介质材料于所述第二沟槽内，形成填充满所述第二沟槽的所述隔离层24。之后，形成图案化的掩膜层于所述初始衬底上方，例如图案化的掩膜层位于所述半导体层和所述隔离层24上方，且所述掩膜层24中具有暴露部分所述半导体层和部分所述隔离层24的刻蚀窗口。然后，沿所述掩膜层24中的所述刻蚀窗口向下刻蚀所述半导体层和所述隔离层24，形成沿所述第一方向D1间隔排布的多个所述第一沟槽31，所述第一沟槽31沿所述第二方向D2延伸，相邻所述第一沟槽31之间残留的所述半导体层作为所述有源区20，如图2和图3所示。在沿所述第三方向D3上，所述第一沟槽31的深度小于所述隔离层24的深度，即所述第一沟槽31的顶面位于所述隔离层24的顶面的上方。其中，所述第一沟槽31与所述隔离层24沿所述第三方向D3的深度差异的具体数值，本领域技术人员可以根据实际需要进行设置，例如根据后续需要形成的所述位线21的厚度确定。在一示例中，所述掩膜层24的材料为氮化物材料(例如氮化硅)。
在一些实施例中，自所述衬底22的侧面对所述有源区20下方的所述衬底22进行改性处理之前，还包括如下步骤：
形成覆盖所述半导体层内的所述第一沟槽31侧壁的第一保护层40，如图4所示。
具体来说，可以先沉积氮化物材料(例如氮化硅)于所述半导体层内的所述第一沟槽31的整个内壁(包括所述半导体层内的所述第一沟槽31的侧壁和底壁)，形成所述第一保护层40。之后，回刻蚀所述半导体层内的所述第一沟槽31底壁上的所述第一半导体层40，暴露所述第一沟槽31下方的所述衬底22。覆盖于所述第一沟槽31侧壁的所述第一保护层40用于保护所述有源区20的侧壁，避免后续形成所述位线21的工艺对所述有源区20造成损伤，从而进一步确保所述半导体结构的电性能。本具体实施方式是以所述第一保护层40的材料为氮化物材料(例如氮化硅)为例进行说明。在其他具体实施方式中，所述第一保护层40的材料也可以为其他绝缘介质材料，只要确保所述第一保护层40与所述衬底22之间具有较高的刻蚀选择比即可。在一示例中，所述第一保护层40与所述衬底22之间的刻蚀选择比大于3。
在一些实施例中，自所述衬底22的侧面对所述有源区20下方的所述衬底22进行改性处理的具体步骤包括：
沿第二方向D2对所述有源区20下方的所述衬底22进行改性处理。
具体来说，按照预先的版图设计，预形成的所述位线21沿所述第一方向D1延伸，所述第二方向D2对所述有源区20下方的所述衬底22进行改性处理，可以在提高所述位线21形成效率的同时，进一步提高所述位线21沿所述第二方向D2的厚度均匀性。
为了进一步提高所述位线21的形成效率，在一些实施例中，沿第二方向D2对所述有源区20下方的所述衬底22进行改性处理的具体步骤包括：
自所述衬底22沿所述第二方向D2的相对两侧面同时对所述有源区20下方的所述衬底22进行改性处理。
在一些实施例中，在沿第三方向D3上，所述第二沟槽的深度大于所述第一沟槽31的深度，其中，所述第三方向D3与所述衬底22的顶面垂直；自所述衬底22的侧面对所述有源区20下方的所述衬底22进行改性处理的具体步骤包括：
沿所述第一沟槽31刻蚀所述第一沟槽31下方的所述隔离层24，于所述隔离层24内形成位于所述第一沟槽31下方的刻蚀槽50，如图5所示；
沿所述刻蚀槽50对所述有源区20下方的所述衬底22进行改性处理。
在一些实施例中，沿所述第一沟槽31刻蚀所述第一沟槽31下方的所述隔离层24之前，还包括如下步骤：
形成覆盖所述隔离层24内的所述第一沟槽31侧壁的第二保护层41，如图4所示。
具体来说，为了进一步简化所述半导体结构的形成工艺，可以在形成覆盖所述半导体层内的所述第一沟槽31的侧壁的所述第一保护层40的同时，形成覆盖所述隔离层24内的所述第一沟槽31侧壁的所述第二保护层41。举例来说，可以沉积氮化物材料(例如氮化硅)于所有的所述第一沟槽31的整个内壁(包括所述第一沟槽31的侧壁和底壁)。之后，回刻蚀掉位于所述第一沟槽31底壁上的所述氮化物材料，残留于所述半导体层内的所述第一沟槽31侧壁的所述氮化物材料作为所述第一保护层40，残留于所述隔离层24内的所述第一沟槽31侧壁的所述氮化物材料作为所述第二保护层41。所述第二保护层41保护所述第一沟槽31的侧壁，避免后续形成所述刻蚀槽50的工序对所述第一沟槽31的侧壁造成损伤。
在一些实施例中，于所述隔离层24内形成位于所述第一沟槽31下方的刻蚀槽50的具体步骤包括：
沿所述第一沟槽31对所述第一沟槽31下方的所述隔离层24进行各项异性刻蚀，使得所述隔离层24沿所述第一方向D1的刻蚀速率大于沿所述第三方向D3的刻蚀速率，于所述隔离层24内形成沿所述第一方向D1延伸、且连续连通沿所述第一方向D1间隔排布的多个所述第一沟槽31的所述刻蚀槽50。
具体来说，可以通过选用合适的刻蚀剂或者调整刻蚀参数(例如刻蚀温度、刻蚀压力、等离子体浓度等)，使得所述隔离层24沿所述第一方向D1的刻蚀速率大于沿所述第三方向D3的刻蚀速率，从而使得形成的所述刻蚀槽50即能连续连通沿所述第一方向D1间隔排布的多个所述第一沟槽31、也不会沿所述第三方向D3贯穿所述隔离层24，以避免对所述隔离层24下方的所述衬底22造成损伤。本领域技术人员可以根据实际需要控制所述刻蚀槽50沿所述第三方向的深度，例如通过控制刻蚀时间、刻蚀剂用量等刻蚀参数，从而可以灵活调整后续形成的所述位线21沿所述第三方向D3的厚度。
在另一些实施例中，于所述隔离层24内形成位于所述第一沟槽31下方的刻蚀槽50的具体步骤包括：
采用选择性刻蚀工艺沿所述第一沟槽31对所述第一沟槽31下方的所述隔离层24进行刻蚀，于所述隔离层24内形成沿所述第一方向D1延伸、且连续连通沿所述第一方向D1间隔排布的多个所述第一沟槽31的所述刻蚀槽50。
具体来说，为了可以采用选择性刻蚀工艺沿所述第一沟槽31对所述第一沟槽31下方的所述隔离层24进行刻蚀，使得所述第一沟槽31下方的所述隔离层24沿所述第一方向D1的刻蚀量大于所述隔离层24沿所述第三方向D3的刻蚀量，从而使得形成的所述刻蚀槽50即能连续连通沿所述第一方向D1间隔排布的多个所述第一沟槽31、也不会沿所述第三方向D3贯穿所述隔离层24，以避免对所述隔离层24下方的所述衬底22造成损伤。
在另一些实施例中，于所述隔离层24内形成位于所述第一沟槽31下方的刻蚀槽50的具体步骤包括：
采用湿法刻蚀工艺沿所述第一沟槽31对所述第一沟槽31下方的所述隔离层24进行刻蚀，于所述隔离层24内形成沿所述第一方向D1延伸、且连续连通沿所述第一方向D1间隔排布的多个所述第一沟槽31的所述刻蚀槽50。
具体来说，在形成覆盖所述隔离层24内的所述第一沟槽31侧壁的所述第二保护层41之后，可以采用湿法刻蚀工艺沿所述第一沟槽31对所述第一沟槽31下方的所述隔离层24进行刻蚀，以简化所述刻蚀槽50的形成工艺。通过调整湿法刻蚀过程中的刻蚀参数，例如刻蚀剂的种类、刻蚀温度等，使得形成的所述刻蚀槽50即能连续连通沿所述第一方向D1间隔排布的多个所述第一沟槽31、也不会沿所述第三方向D3贯穿所述隔离层24，以避免对所述隔离层24下方的所述衬底22造成损伤。
在一示例中，所述刻蚀槽50沿所述第一方向D1的长度大于或者等于所述半导体层沿所述第一方向D1的长度相等，从而确保通过所述刻蚀槽50形成的所述位线21能够与沿所述第一方向D1间隔排布的多个所述有源区20电连接。所述刻蚀槽50沿所述第二方向D2的宽度可以小于或者等于所述隔离层24沿所述第二方向D2的宽度，以在避免对所述有源区20造成损伤的同时，增大所述改性处理的工艺窗口。
所述改性处理是对所述有源区20下方的部分所述衬底22进行改性，从而使得改性后的部分所述衬底22的导电性增强，以形成与沿所述第一方向D1间隔排布的多个所述有源区20电连接的所述位线21。在一些实施例中，所述改性处理为形成金属硅化处理或者掺杂离子注入处理。
在一些实施例中，沿所述刻蚀槽50对所述有源区20下方的所述衬底22进行改性处理：
沿所述刻蚀槽50沉积金属材料于所述有源区20下方的所述衬底22侧面；
对所述衬底22进行退火处理，形成所述位线21。
在一些实施例中，所述金属材料为Ti、Co、Mo、Ni或Sn的一种或多种。举例来说，当所述金属材料为Ti时，可以采用化学气相沉积工艺沉积；当所述金属材料为Co时，可以采用原子层沉积工艺沉积。
在一些实施例中，对所述有源区20下方的所述衬底22进行退火处理的具体步骤包括：
在第一温度下对所述衬底22进行第一次退火处理，形成初始位线；
去除没有参与反应的所述金属材料；
在第二温度下对所述初始位线进行第二次退火处理，形成所述位线21，其中，所述第二温度高于所述第一温度。
以下以所述改性处理为形成金属硅化物处理、所述退火处理为快速热退火(RapidThermal Processing，RTP)为例进行说明。举例来说，所述刻蚀槽50暴露所述有源区20下方的所述衬底22沿所述第二方向D2的相对两侧壁。在形成所述刻蚀槽50之后，可以采用化学气相沉积工艺、沿所述刻蚀槽50沉积金属Ti于所述有源区20下方的所述衬底22沿所述第二方向D2的相对两侧壁上。或者，采用原子层沉积工艺、沿所述刻蚀槽50沉积金属Co于所述有源区20下方的所述衬底22沿所述第二方向D2的相对两侧壁上。之后，在较低的所述第一温度下对所述衬底22进行第一次退火处理，使得所述金属材料与所述衬底22中的硅材料反应，形成高阻的金属硅化物材料，并以高阻的金属硅化物材料作为所述初始位线。接着，刻蚀去除没有参与反应的所述金属材料，在较高的所述第二温度下对所述初始位线进行第二次退火处理，形成低阻的所述位线21。在一示例中，所述第一温度为500℃-700℃，所述第二温度为850℃-100℃。
本具体实施方式是以进行低温和高温两次退火处理为例进行说明。在其他具体实施方式中，也可以仅进行一次退火处理，以简化所述半导体结构的形成工艺。
在一些实施例中，形成所述位线21之后，还包括如下步骤：
形成填充满所述隔离层24中的所述第一沟槽31的介质层，所述介质层下方保留的所述刻蚀槽50作为相邻所述位线21之间的空气隙。
具体来说，所述介质层仅填充所述隔离层24中的所述第一沟槽31，所述刻蚀槽作为相邻所述位线21之间的所述空气隙，从而能够利用空气的低介电常数进一步增强相邻所述位线21之间的电性隔离效果。在一实施例中，所述介质层的材料可以为氧化物材料(例如二氧化硅)。
为了进一步简化所述半导体结构的形成工艺，在一些实施例中，形成所述位线21之后，还包括如下步骤：
形成填充满所述隔离层24中的所述第一沟槽31和所述刻蚀槽50的介质层。
在一实施例中，在形成所述位线21之后，还可以在所述有源区20中定义沟道区、以及沿所述第三方向D3分布于所述沟道区相对两侧的源极区和漏极区，且所述源极区与所述位线21接触电连接。之后，沿所述第一沟槽21沉积TiN或者金属钨等导电材料，形成覆盖所述沟道区的字线30。如图2所示，所述字线30沿所述第二方向D2延伸，且连续覆盖沿所述第二方向D2间隔排布的多个所述有源区20中的所述沟道区，且多条所述字线30沿所述第一方向D1间隔排布。接着，还可以在所述漏极区的上方形成与所述漏极区电连接的电容器。
本具体实施方式还提供了一种半导体结构，本具体实施方式提供的所述半导体结构可以采用如图1-图6所示的半导体结构的形成方法形成。本具体实施方式提供的半导体结构的示意图可以参见图2和图6。如图1-图6所示，所述半导体结构，包括：
衬底22；
位线21，位于所述衬底22上，且沿第一方向D1延伸，其中，所述第一方向D1与所述衬底22的顶面平行；
多个有源区20，位于所述位线21上方，且多个所述有源区20沿第一方向D1间隔排布，所述位线21连续与沿所述第一方向D1间隔排布的多个所述有源区20电连接，在所述第一方向D1上，所述位线21的厚度均匀分布。
本具体实施方式形成的半导体结构可以是但不限于DRAM，以下以所述半导体结构为DRAM为例进行说明。举例来说，所述衬底22可以是但不限于硅衬底，本具体实施方式以所述衬底22为硅衬底为例进行说明。在其他实施例中，所述衬底22还可以为氮化镓、砷化镓、碳化镓、碳化硅或SOI等半导体衬底。所述衬底22的顶面是指所述衬底22朝向所述有源区20的表面。
本具体实施方式中所述位线21的厚度是指所述位线21沿第三方向D3的厚度。其中，所述第三方向D3与所述衬底22的顶面垂直。本具体实施方式通过使得所述位线21在其延伸方向上的厚度分布均匀，一方面，可以使得电信号沿所述位线21稳定传输，从而确保与所述位线21电连接的多个所述有源区获得的所述电信号的均匀性；另一方面，还能够降低所述位线21的电阻，从而改善所述半导体结构的电性能。
在一些实施例中，多条所述位线21沿第二方向D2间隔排布，其中，所述第二方向D2与所述衬底22的顶面平行，所述第一方向D1与所述第二方向D2相交；所述半导体结构还包括：
隔离层24，位于沿所述第二方向D2间隔排布的所述位线21之间，且在沿第三方向D3上，所述隔离层24的底面位于所述位线21的底面之下，其中，所述第三方向D3与所述衬底22的顶面垂直。
具体来说，多个所述有源区20在所述衬底22上方沿所述第一方向D1和所述第二方向D2呈二维阵列排布，形成有源阵列结构。所述隔离层24沿所述第一方向D1延伸，且多个所述隔离层24沿所述第二方向D2间隔排布。所述隔离层24位于沿所述第二方向D2间隔排布的所述位线21之间、以及沿所述第二方向D2间隔排布的两列所述有源区20之间，用于电性隔离沿所述第二方向D2相邻的所述位线21、以及沿所述第二方向D2相邻的所述有源区20。在沿第三方向D3上，所述隔离层24的深度设置的较深，是为了形成厚度较厚且厚度分布均匀的所述位线21，即能够通过自所述衬底22的侧面对所述有源区20下方的所述衬底22进行改性处理来形成厚度均匀分布的所述位线21。在一示例中，所述隔离层24的材料为氧化物材料(例如二氧化硅)。
在一些实施例中，所述半导体结构还包括：
空气隙，位于所述隔离层24内，且沿所述第一方向D1延伸，所述空气隙与所述位线21对准排布。
在一些实施例中，在沿所述第三方向D3上，所述空气隙的顶面与所述位线21的顶面平齐、且所述空气隙的底面与所述位线21的底面平齐；
在沿所述第一方向D1上，所述空气隙的长度与所述位线21的长度相等。
具体来说，在沿所述第二方向D2上，所述空气隙与所述位线21交替排布。所述空气隙的设置，一方面，能够利用空气的低介电常数进一步增强相邻所述位线21之间的电性隔离效果；另一方面，所述空气隙所在的位置还用于从侧面对所述有源区20下方的硅材料进行改性处理，从而形成所述位线21。
在一些实施例中，所述半导体结构还包括：
介质层，位于所述隔离层24内，且沿所述第一方向D1延伸，所述介质层与所述位线21对准排布。
在一些实施例中，在沿所述第三方向D3上，所述介质层的顶面与所述位线21的顶面平齐、且所述介质层的底面与所述位线21的底面平齐；
在沿所述第一方向D1上，所述介质层的长度与所述位线21的长度相等。
在一些实施例中，所述位线21的材料为金属硅化物材料或者包括掺杂离子的硅材料。在一示例中，所述位线21的材料为钛硅化合物或者钴硅化合物。
为了进一步降低所述位线21的电阻，在一些实施例中，所述位线21的厚度为5nm～50nm。
本具体实施方式一些实施例提供的半导体结构及其形成方法，通过自衬底的侧面对有源区下方的衬底进行改性处理来形成位线，能够使得形成的位线的厚度分布均匀，且能够形成厚度较厚的位线，从而能够有效降低位线的电阻，且使得位线在其延伸方向上厚度分布均匀，以提高所述半导体结构的电性能。本具体实施方式另一些实施例自有源区沿第二方向的相对两侧同时对所述有源区下方的所述衬底进行改性处理，不仅能提高所述位线的形成效率，而且还能进一步提高所述位线厚度分布的均匀性，从而进一步改善所述半导体结构的电性能。
以上所述仅是本公开的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本公开原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本公开的保护范围。
Claims (25)
1.一种半导体结构的形成方法，其特征在于，包括如下步骤：
形成衬底、以及位于所述衬底上方且沿第一方向间隔排布的多个有源区，其中，所述第一方向与所述衬底的顶面平行；
自所述衬底的侧面对所述有源区下方的所述衬底进行改性处理，形成沿所述第一方向延伸、且与沿所述第一方向间隔排布的多个所述有源区电连接的位线。
2.根据权利要求1所述的半导体结构的形成方法，其特征在于，形成衬底、以及位于所述衬底上方且沿第一方向间隔排布的多个有源区的具体步骤包括：
提供初始衬底；
刻蚀所述初始衬底，形成沿第一方向间隔排布的多个第一沟槽，相邻所述第一沟槽之间残留的所述初始衬底作为所述有源区，所述第一沟槽和所述有源区下方残留的所述初始衬底作为所述衬底。
3.根据权利要求2所述的半导体结构的形成方法，其特征在于，形成沿第一方向间隔排布的多个第一沟槽的具体步骤包括：
刻蚀所述初始衬底，形成沿第二方向间隔排布的多个第二沟槽，相邻所述第二沟槽之间残留的所述初始衬底作为半导体层，所述第二沟槽和所述半导体层下方残留的所述初始衬底作为所述衬底，其中，所述第二方向与所述衬底的顶面平行，且所述第一方向与所述第二方向相交；
于所述第二沟槽内形成隔离层；
刻蚀所述半导体层和所述隔离层，形成沿所述第一方向间隔排布的多个所述第一沟槽，相邻所述第一沟槽之间残留的所述半导体层作为所述有源区。
4.根据权利要求3所述的半导体结构的形成方法，其特征在于，自所述衬底的侧面对所述有源区下方的所述衬底进行改性处理之前，还包括如下步骤：
形成覆盖所述半导体层内的所述第一沟槽侧壁的第一保护层。
5.根据权利要求3所述的半导体结构的形成方法，其特征在于，自所述衬底的侧面对所述有源区下方的所述衬底进行改性处理的具体步骤包括：
沿第二方向对所述有源区下方的所述衬底进行改性处理。
6.根据权利要求5所述的半导体结构的形成方法，其特征在于，沿第二方向对所述有源区下方的所述衬底进行改性处理的具体步骤包括：
自所述衬底沿所述第二方向的相对两侧面同时对所述有源区下方的所述衬底进行改性处理。
7.根据权利要求5所述的半导体结构的形成方法，其特征在于，在沿第三方向上，所述第二沟槽的深度大于所述第一沟槽的深度，其中，所述第三方向与所述衬底的顶面垂直；自所述衬底的侧面对所述有源区下方的所述衬底进行改性处理的具体步骤包括：
沿所述第一沟槽刻蚀所述第一沟槽下方的所述隔离层，于所述隔离层内形成位于所述第一沟槽下方的刻蚀槽；
沿所述刻蚀槽对所述有源区下方的所述衬底进行改性处理。
8.根据权利要求7所述的半导体结构的形成方法，其特征在于，沿所述第一沟槽刻蚀所述第一沟槽下方的所述隔离层之前，还包括如下步骤：
形成覆盖所述隔离层内的所述第一沟槽侧壁的第二保护层。
9.根据权利要求7所述的半导体结构的形成方法，其特征在于，于所述隔离层内形成位于所述第一沟槽下方的刻蚀槽的具体步骤包括：
沿所述第一沟槽对所述第一沟槽下方的所述隔离层进行各项异性刻蚀，使得所述隔离层沿所述第一方向的刻蚀速率大于沿所述第三方向的刻蚀速率，于所述隔离层内形成沿所述第一方向延伸、且连续连通沿所述第一方向间隔排布的多个所述第一沟槽的所述刻蚀槽。
10.根据权利要求7所述的半导体结构的形成方法，其特征在于，于所述隔离层内形成位于所述第一沟槽下方的刻蚀槽的具体步骤包括：
采用选择性刻蚀工艺沿所述第一沟槽对所述第一沟槽下方的所述隔离层进行刻蚀，于所述隔离层内形成沿所述第一方向延伸、且连续连通沿所述第一方向间隔排布的多个所述第一沟槽的所述刻蚀槽。
11.根据权利要求7所述的半导体结构的形成方法，其特征在于，于所述隔离层内形成位于所述第一沟槽下方的刻蚀槽的具体步骤包括：
采用湿法刻蚀工艺沿所述第一沟槽对所述第一沟槽下方的所述隔离层进行刻蚀，于所述隔离层内形成沿所述第一方向延伸、且连续连通沿所述第一方向间隔排布的多个所述第一沟槽的所述刻蚀槽。
12.根据权利要求7所述的半导体结构的形成方法，其特征在于，所述改性处理为形成金属硅化处理或者掺杂离子注入处理。
13.根据权利要求12所述的半导体结构的形成方法，其特征在于，沿所述刻蚀槽对所述有源区下方的所述衬底进行改性处理：
沿所述刻蚀槽沉积金属材料于所述有源区下方的所述衬底侧面；
对所述衬底进行退火处理，形成所述位线。
14.根据权利要求13所述的半导体结构的形成方法，其特征在于，所述金属材料为Ti、Co、Mo、Ni或Sn的一种或多种。
15.根据权利要求14所述的半导体结构的形成方法，其特征在于，对所述有源区下方的所述衬底进行退火处理的具体步骤包括：
在第一温度下对所述衬底进行第一次退火处理，形成初始位线；
去除没有参与反应的所述金属材料；
在第二温度下对所述初始位线进行第二次退火处理，形成所述位线，其中，所述第二温度高于所述第一温度。
16.根据权利要求13所述的半导体结构的形成方法，其特征在于，形成所述位线之后，还包括如下步骤：
形成填充满所述隔离层中的所述第一沟槽的介质层，所述介质层下方保留的所述刻蚀槽作为相邻所述位线之间的空气隙。
17.根据权利要求13所述的半导体结构的形成方法，其特征在于，形成所述位线之后，还包括如下步骤：
形成填充满所述隔离层中的所述第一沟槽和所述刻蚀槽的介质层。
18.一种半导体结构，其特征在于，包括：
衬底；
位线，位于所述衬底上，且沿第一方向延伸，其中，所述第一方向与所述衬底的顶面平行；
多个有源区，位于所述位线上方，且多个所述有源区沿第一方向间隔排布，所述位线连续与沿所述第一方向间隔排布的多个所述有源区电连接，在所述第一方向上，所述位线的厚度均匀分布。
19.根据权利要求18所述的半导体结构，其特征在于，多条所述位线沿第二方向间隔排布，其中，所述第二方向与所述衬底的顶面平行，所述第一方向与所述第二方向相交；所述半导体结构还包括：
隔离层，位于沿所述第二方向间隔排布的所述位线之间，且在沿第三方向上，所述隔离层的底面位于所述位线的底面之下，其中，所述第三方向与所述衬底的顶面垂直。
20.根据权利要求19所述的半导体结构，其特征在于，还包括：
空气隙，位于所述隔离层内，且沿所述第一方向延伸，所述空气隙与所述位线对准排布。
21.根据权利要求20所述的半导体结构，其特征在于，在沿所述第三方向上，所述空气隙的顶面与所述位线的顶面平齐、且所述空气隙的底面与所述位线的底面平齐；
在沿所述第一方向上，所述空气隙的长度与所述位线的长度相等。
22.根据权利要求19所述的半导体结构，其特征在于，还包括：
介质层，位于所述隔离层内，且沿所述第一方向延伸，所述介质层与所述位线对准排布。
23.根据权利要求22所述的半导体结构，其特征在于，在沿所述第三方向上，所述介质层的顶面与所述位线的顶面平齐、且所述介质层的底面与所述位线的底面平齐；
在沿所述第一方向上，所述介质层的长度与所述位线的长度相等。
24.根据权利要求18所述的半导体结构，其特征在于，所述位线的材料为金属硅化物材料或者包括掺杂离子的硅材料。
25.根据权利要求18所述半导体结构，其特征在于，所述位线的厚度为5nm～50nm。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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