CN116133375A - 存储器件及其形成方法 - Google Patents
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Abstract
一种存储器件及其形成方法，所述存储器件，包括：半导体衬底，半导体衬底中具有若干有源区，通过沿第一方向延伸的若干第一沟槽以及沿第二方向延伸的若干第二沟槽分隔开；位于所述第一沟槽底部的半导体衬底中的沿第一方向延伸的第三沟槽；位于第三沟槽两侧的半导体衬底中的位线掺杂区；位于第一沟槽和第二沟槽侧壁表面的栅介质层；填充满所述第三沟槽的第一介质层；位于第二沟槽中以及第一介质层上的第一沟槽中的金属栅极，且所述第二沟槽中的金属栅极沿第二方向断开；位于所述有源区的顶部表面的源区；位于所述半导体衬底表面上与源区连接的电容器。本发明的存储器件的存储密度得到提升。
Description
技术领域
本申请涉及存储器领域，尤其涉及一种存储器件及其形成方法。
背景技术
动态随机存取存储器(Dynamic Random Access Memory，DRAM)是计算机中常用的半导体存储器件，由许多重复的存储单元组成。每个存储单元通常包括电容器和晶体管，晶体管的栅极与字线相连、漏区与位线相连、源极与电容器相连，字线上的电压信号能够控制晶体管的打开或关闭，进而通过位线读取存储在电容器中的数据信息，或者通过位线将数据信息写入到电容器中进行存储。
为了提高存储结构的集成度，现有动态随机存取存储器(DRAM)中的晶体管通常采用沟槽型的晶体管结构。但是现有的沟槽型的晶体管结构线宽已经微缩到极限，不能进一步提升DRAM的存储容量，因而怎样进一步提升DRAM的存储容量和存储密度是本领域技术人员亟待解决的问题。
发明内容
鉴于此，本申请提供了一种新型的存储器件及其形成方法，能进一步提升存储器件的存储容量和存储密度。
为此，本申请一些实施例提供了一种存储器件的形成方法，包括：
提供半导体衬底，所述半导体衬底中形成有若干有源区，所述若干有源区之间通过沿第一方向延伸的若干第一沟槽以及沿第二方向延伸的若干第二沟槽分隔开，所述第一沟槽与相应的第二沟槽连通；在所述第一沟槽底部的半导体衬底中形成沿第一方向延伸的第三沟槽，所述第三沟槽的宽度小于所述第一沟槽底部的宽度；通过离子注入工艺，在所述第三沟槽两侧以及第一沟槽底部的半导体衬底中形成位线掺杂区；在所述第一沟槽和第二沟槽的侧壁表面和底部表面形成栅介质层；形成填充满所述第三沟槽的第一介质层；在所述第二沟槽中以及第一介质层上的第一沟槽中形成金属栅极，所述金属栅极的顶部表面低于所述有源区的顶部表面；在所述金属栅极上的第一沟槽和第二沟槽中填充第二介质层；刻蚀所述第二沟槽中的部分金属栅极，将所述第二沟槽中的金属栅极沿第二方向断开；在所述有源区的顶部表面形成源区；在所述半导体衬底表面上形成与源区连接的电容器。
在一些实施例中，所述若干有源区呈行列排布。
在一些实施例中，所述若干有源区的形成过程包括：在所述半导体上形成沿第一方向延伸且相互平行的若干第一掩膜图形，相邻第一掩膜图形之间具有第一开口；在所述第一掩膜图形上形成沿第二方向延伸且相互平行的若干第二掩膜图形，相邻第二掩膜图形之间具有第二开口；以所述第二掩膜图形为掩膜，沿所述第二开口刻蚀所述第一掩膜图形，将所述第一掩膜图形沿第二方向断开，形成若干分立的块状掩膜图形；以所述块状掩膜图形为掩膜，刻蚀所述半导体衬底，在所述半导体衬底中形成与第一开口对应的第一沟槽以及与第二开口对应的第二沟槽，所述第一沟槽和第二沟槽之间剩余的半导体衬底为若干有源区。
在一些实施例中，所述第一掩膜图形和第二掩膜图形通过自对准双重图形工艺形成。
在一些实施例中，所述第一掩膜图形的形成过程包括：在所述半导体衬底上形成第一硬掩膜层；在所述第一硬掩膜层上形成沿第一方向延伸且相互之间平行排布的若干第一条状结构；在所述第一条状结构的侧壁和顶部表面以及第一条状结构之间的第一硬掩膜层上形成第一牺牲侧墙层；在所述第一条状结构之间填充第一填充层；去除所述第一条状结构侧壁表面的第一牺牲侧墙层，在第一条状结构和第一填充层之间形成第三开口；沿第三开口刻蚀所述第一硬掩膜层，在所述第一硬掩膜层中形成第一开口，剩余的第一硬掩膜层作为第一掩膜图形。
在一些实施例中，所述第二掩膜图形的形成过程包括：在所述半导体衬底和第一掩膜图形上形成第二硬掩膜层；在所述第二硬掩膜层上形成沿第二方向平行排布的若干第二条状结构；在所述第二条状结构的侧壁和顶部表面以及第二条状结构之间的第二硬掩膜层表面形成第二牺牲侧墙层；在所述第二条状结构之间填充第二填充层；去除所述第二条状结构侧壁表面的第二牺牲侧墙层，在第二条状结构和第二填充层之间形成第四开口；沿第四开口刻蚀所述第二硬掩膜层，在所述第二硬掩膜层中形成第二开口，剩余的第二硬掩膜层作为第二掩膜图形。
在一些实施例中，所述第三沟槽的宽度为所述第一沟槽底部宽度的3/4-1/4。
在一些实施例中，所述第三沟槽的形成过程包括：在所述第一沟槽中形成第三掩膜层，所说第三掩膜层中具有沿第一方向延伸且暴露出第一沟道底部的部分半导体衬底表面的第六开口；沿所述第六开口刻蚀所述半导体衬底，形成第三沟槽。
在一些实施例中，所述通过离子注入工艺，在所述第三沟槽两侧以及第一沟槽底部的半导体衬底中形成位线掺杂区的过程包括：在所述第三沟槽中以及有源区顶部表面上形成第四掩膜层，所述第四掩膜层中具有沿第一方向延伸且暴露出第三沟槽两侧的半导体衬底的第七开口；沿所述第七开口对第七开口底部的半导体衬底进行第一离子注入，在所述第三沟槽两侧以及第一沟槽底部的半导体衬底中形成位线掺杂区。
在一些实施例中，所述第一离子注入注入的杂质离子为N型杂质离子或P型杂质离子，所说第一离子注入的能量为20kev-100kev，剂量为1E13-1E22atom/cm2，角度为0-20度。
在一些实施例中，所述源区通过第二离子注入形成，所述源区中注入的杂质离子的类型与位线掺杂区中注入的杂质离子类型相同。
在一些实施例中，在所述半导体衬底表面上形成与源区连接的电容器的过程包括：在所述有源区和第二介质层上形成第三介质层；在所述第三介质层中形成暴露出所述源区表面的通孔；在所述通孔中形成接触插塞；在所述第三介质层上形成第四介质层；在所述第四介质层中形成暴露出所述接触插塞的电容孔；在所述电容孔中形成电容器。
在一些实施例中，对所述半导体衬底进行阱区掺杂，所述阱区掺杂的杂质离子的类型与源区和位线掺杂区中掺杂的杂质离子的类型相反。
本发明另一些实施例中还提供了一种存储器件，包括：
半导体衬底，所述半导体衬底中具有若干有源区，所述若干有源区之间通过沿第一方向延伸的若干第一沟槽以及沿第二方向延伸的若干第二沟槽分隔开，所述第一沟槽与相应的第二沟槽连通；位于所述第一沟槽底部的半导体衬底中的沿第一方向延伸的第三沟槽，所述第三沟槽的宽度小于所述第一沟槽底部的宽度；位于所述第三沟槽两侧以及第一沟槽底部的半导体衬底中的位线掺杂区；位于所述第一沟槽和第二沟槽侧壁表面的栅介质层；填充满所述第三沟槽的第一介质层；位于所述第二沟槽中以及第一介质层上的第一沟槽中的金属栅极，所述金属栅极的顶部表面低于所述有源区的顶部表面，且所述第二沟槽中的金属栅极沿第二方向断开；位于所述金属栅极上的第一沟槽和第二沟槽中填充第二介质层；位于所述有源区的顶部表面的源区；位于所述半导体衬底表面上与源区连接的电容器。
在一些实施例中，所述若干有源区呈行列排布。
在一些实施例中，所述第三沟槽的宽度为所述第一沟槽底部宽度的3/4-1/4。
在一些实施例中，所述位线掺杂区中掺杂的杂质离子为N型杂质离子或P型杂质离子。
在一些实施例中，所述源区中掺杂的杂质离子的类型与位线掺杂区中掺杂的杂质离子类型相同。
在一些实施例中，还包括：位于所述有源区和第二介质层上的第三介质层，在所述第三介质层中具有与源区连接的接触插塞；位于所述第三介质层上的第四介质层，所述第四介质层中具有暴露出所述接触插塞的电容孔，所述电容器位于所述电容孔中。
在一些实施例中，所述金属栅极的材料为W、Al、Cu、Ag、Au、Pt、Ni、Ti、TiN、TaN、Ta、TaC、TaSiN、WN、Wsi中的一种或几种。
本申请前述一些实施例中提供的存储器件的形成方法，在半导体衬底中形成有若干有源区，所述若干有源区之间通过沿第一方向延伸的若干第一沟槽以及沿第二方向延伸的若干第二沟槽分隔开后，在所述第一沟槽底部的半导体衬底中形成沿第一方向延伸的第三沟槽，所述第三沟槽的宽度小于所述第一沟槽底部的宽度；通过离子注入工艺，在所述第三沟槽两侧以及第一沟槽底部的半导体衬底中形成位线掺杂区；在所述第一沟槽和第二沟槽的侧壁表面和底部表面形成栅介质层；形成填充满所述第三沟槽的第一介质层；在所述第二沟槽中以及第一介质层上的第一沟槽中形成金属栅极，所述金属栅极的顶部表面低于所述有源区的顶部表面；在所述金属栅极上的第一沟槽和第二沟槽中填充第二介质层；刻蚀所述第二沟槽中的部分金属栅极，将所述第二沟槽中的金属栅极沿第二方向断开；在所述有源区的顶部表面形成源区；在所述半导体衬底表面上形成与源区连接的电容器。本申请存储器件的制作过程中，通过前述工艺形成若干垂直晶体管，每一个垂直晶体管包括一个相应的有源区，位于有源区侧壁表面的栅介质层，位于第一沟槽底部以及第三沟槽两侧的半导体衬底中的位线掺杂区，位于有源区顶部表面的源区，位于第一页沟槽和第二沟槽中环绕所述有源区的金属栅极，前述特定结构的垂直晶体管，由于源区和漏区是位于有源区的上下两侧，形成的沟道区位于有源区的侧壁，使得垂直晶体管占据的半导体衬底的面积会较小，使得单位面积上形成的垂直晶体管的数量可以增加，相应的使得后续单位面积上形成与每个晶体管的源区连接的电容器的数量也可以增加，从而提高存储器的存储容量和存储密度，并且这种特定结构的垂直晶体管能减小体效应，减少后续形成的电容器向衬底中产生的漏电流，提高存储器件的电学性能。
附图说明
图1-图39为本申请实施例存储器件形成过程的结构示意图。
具体实施方式
如背景技术所言，怎样进一步提升DRAM的存储容量和存储密度是本领域技术人员亟待解决的问题。
研究发现，沟槽型晶体管一般包括位于半导体衬底中至少一个掩埋式字线和位于掩埋式字线两侧的半导体衬底中的一个漏区和至少一个源区。这样的沟槽型晶体管占据了较大的半导体衬底面积，不利于DRAM集成度的提升，从而使得DRAM的存储容量和存储密度受到限制。
为此，本申请提供了一种新型的存储器件及其形成方法，能进一步提升存储器件的存储容量和存储密度。
为使本申请的上述目的、特征和优点能够更加明显易懂，下面结合附图对本申请的具体实施方式做详细的说明。在详述本申请实施例时，为便于说明，示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本申请的保护范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
参考图13-图15，图13为图15沿切割线AB方向的剖面结构示意图，图14为图15沿切割线CD方向的剖面结构示意图，提供半导体衬底201，所述半导体衬底201中形成有若干有源区213，所述若干有源区213之间通过沿第一方向延伸的若干第一沟槽214以及沿第二方向延伸的若干第二沟槽215分隔开，所述第一沟槽214与相应的第二沟槽215连通。
所述半导体衬底201的材料可以为硅(Si)、锗(Ge)、或硅锗(GeSi)、碳化硅(SiC)；也可以是绝缘体上硅(SOI)，绝缘体上锗(GOI)；或者还可以为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。本实施例中所述半导体衬底201材料为硅。所述半导体衬底201中根据后续形成的垂直晶体管的类型需要掺杂一定的杂质离子，比如可以对所述半导体衬底进行阱区掺杂，所述杂质离子可以为N型杂质离子或P型杂质离子，所述P型的杂质离子为硼离子、镓离子或铟离子一种或几种，所述N型的杂质离子为磷离子、砷离子或锑离子一种或几种。
所述有源区213后续用于形成垂直型的晶体管的沟道区，若干有源区213是分立的，相邻有源区213通过交叉分布的第一沟槽214和第二沟槽215分隔开。
在一些实施例中，所述形成的有源区213呈行列排布(参考图15)。在其他实施例中，所述有源区也可以为其他的排布方式。
在一些实施例中，所述第一方向和所述第二方向相互垂直，两者的夹角呈90度。在其他实施例中，所述第一方向和第二方向可以不垂直，比如第一方向和第二方向之间的夹角可以为一锐角。
在一些实施例中，可以先刻蚀半导体衬底201形成若干第一沟槽214，然后再刻蚀半导体衬底201形成若干第二沟槽215，从而形成若干分立的有源区213。在其他实施例中，所述第一沟槽214和第二沟槽215也可以同时刻蚀所述半导体衬底201形成。
本实施例中，所述若干有源区213通过自对准双重图形掩膜工艺形成，下面结合图1-图15对所述有源区213的形成过程进行详细的描述。
参考图1，在半导体衬底201上形成第一硬掩膜层202；在所述第一硬掩膜层202上形成第一材料层203。
所述第一硬掩膜层202后续用于形成第一掩膜图形。在一些实施例中，所述第一硬掩膜层202可以为单层或多层堆叠结构，所述第一硬掩膜层202的材料可以为多晶硅、无定型硅，无定型碳，氮化硅，氮氧化硅，氧化硅，氮碳化硅，碳氧化硅、碳化硅、锗化硅中的一种或几种。第一硬掩膜层202的形成工艺可以为常压或低压化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、热化学气相沉积法(Thermal CVD)、物理气相沉积法(PVD)、原子层沉积法(ALD)、溅射、溅镀、电镀、旋涂法、其它适合的方法及/或上述的组合。本实施例中，所述第一硬掩膜层202的材料为多晶硅。
在一些实施例中，所述第一硬掩膜层202与半导体衬底201之间还可以形成第一刻蚀停止层(图中未示出)，所述第一刻蚀停止层用于在图形化所述第一硬掩膜层时保护底下的材料层不会被过刻蚀。所述第一刻蚀停止层的材料与所述第一硬掩膜层的材料不相同，所述第一刻蚀停止层的材料为氮化硅，氮氧化硅，氧化硅，氮碳化硅，碳氧化硅的一种或几种。本实施例中，所述第一刻蚀停止层的材料为氧化硅。
所述第一材料层203后续用于形成第一条状结构。在一些实施例中，所述第一材料层203可以为单层或多层堆叠结构，所述第一材料层203的材料可以为多晶硅、无定型硅，无定型碳，氮化硅，氮氧化硅，氧化硅，氮碳化硅，碳氧化硅、碳化硅、锗化硅中的一种或几种。本实施例中，所述第一材料层203的材料为无定型碳。
在一些实施例中，所述第一材料层203和所述第一硬掩膜层202之间还可以形成第二刻蚀停止层(图中未示出)，所述第二刻蚀停止层用于在图形化所述第一材料层203时保护底下的材料层不会被过刻蚀。所述第二刻蚀停止层的材料与所述第一材料层203不相同。所述第二刻蚀停止层的材料为氮化硅，氮氧化硅，氧化硅，氮碳化硅，碳氧化硅的一种或几种。本实施例中，所述第二刻蚀停止层的材料为氮氧化硅。
参考图2和图3，图2为图3沿切割线AB方向的剖面结构示意图，图形化所述第一材料层203(参考图1)，在所述第一硬掩膜层上形成沿第一方向延伸且相互之间平行排布的若干第一条状结构204。
所述第一条状结构204呈长条状，所述若干第一条状结构204是分立的，且相互平行，相邻第一条状结构204之间具有第四开口205。
在一些实施例中，图形化所述第一材料层203采用各向异性的干法刻蚀工艺，具体的可以为各向异性的等离子体刻蚀工艺。
在一些实施例中，在图形化所述第一材料层203之前，还可以在所述第一材料层203上形成图形化的光刻胶层(图中未示出)，以所述图形化的光刻胶层为掩膜，刻蚀所述第一材料层203，形成第一条状结构204；去除所述图形化的光刻胶层。
参考图4，图4在图2的基础上进行，在所述第一条状结构204的侧壁和顶部表面以及第一条状结构204之间的第一硬掩膜层202上形成第一牺牲侧墙层206。
所述第一牺牲侧墙层206材料与所述第一条状结构的材料不相同，所述第一牺牲侧墙层206的材料可以为多晶硅、无定型硅，无定型碳，氮化硅，氮氧化硅，氧化硅，氮碳化硅，碳氧化硅、碳化硅、锗化硅中的一种或几种。形成所述第一牺牲侧墙层206采用沉积工艺，所述沉积工艺包括原子层沉积工艺。
参考图5，在所述第一条状结构204之间填充第一填充层207，所述第一填充层207填充满剩余的第四开口。
后续通过去除所述第一条状结构204侧壁表面的第一牺牲侧墙层，在第一条状结构204和第一填充层207之间形成第三开口。
所述第一填充层207的材料与所述第一牺牲侧墙层206的材料不相同。在一些实施例中，所述第一填充层207的材料可以为多晶硅、无定型硅，无定型碳，氮化硅，氮氧化硅，氧化硅，氮碳化硅，碳氧化硅、碳化硅、锗化硅、有机材料中的一种或几种。第一填充层207的形成工艺可以为常压或低压化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、热化学气相沉积法(Thermal CVD)、物理气相沉积法(PVD)、原子层沉积法(ALD)、溅射、溅镀、电镀、旋涂法、其它适合的方法及/或上述的组合。
在一些实施例中，所述形成的第一填充层207的表面可以与所述第一条状结构204顶部表面上的第一牺牲侧墙层206齐平。具体的，形成覆盖所述第一牺牲侧墙层206以及填充满剩余的第四开口的第一填充材料层后，通过化学机械掩膜工艺去除高于第一条状结构204顶部表面上的第一牺牲侧墙层206表面的第一填充层，将第四开口中剩余的第一填充材料层作为第一填充层207。
在一些实施例中，所述形成的第一填充层的表面可以与所述第一条状结构204顶部表面齐平。具体的，形成覆盖所述第一牺牲侧墙层206以及填充满剩余的第四开口的第一填充材料层后，通过化学机械掩膜工艺去除高于第一条状结构204顶部表面的第一牺牲侧墙层206和第一填充材料层，暴露出所述第一条状结构204的顶部表面，将第四开口中剩余的第一填充材料层作为第一填充层，因而形成的第一填充层顶部表面与所述第一条状结构的顶部表面齐平，后续在形成第三开口后，在刻蚀所述第一硬掩膜层时，能减小填充层和第一条状结构高度不同带来的刻蚀负载效应，提高形成的第一掩膜图形的位置和尺寸的精度以及保持较好的侧壁形貌，进而使得断开第一掩膜图形后形成的块状掩膜图形位置和尺寸的精度较高以及保持较好的侧壁形貌，最终使得以块状掩膜图形为掩膜刻蚀半导体衬底形成的有源区的位置和尺寸的精度较高以及保持较好的侧壁形貌。
参考图6，去除所述第一条状结构204侧壁表面的第一牺牲侧墙层，在第一条状结构204和第一填充层207之间形成第三开口208。
在一些实施例中，去除所述第一条状结构204侧壁表面的第一牺牲侧墙层采用各向异性的干法刻蚀工艺，包括各向异性的等离子体刻蚀工艺。
需要说明的是，在一些实施例中，在去除所述第一条状结构204侧壁表面的第一牺牲侧墙层时，所述第一条状结构204顶部表面的第一牺牲侧墙层也会被去除。
参考图7-图9，图7在图6的基础上进行，图7为图9沿切割线AB方向的剖面结构示意图，图8为图9沿切割线CD方向的剖面结构示意图，沿第三开口208(参考图6)刻蚀所述第一硬掩膜层202(参考图6)，在所述第一硬掩膜层中形成第一开口210，剩余的第一硬掩膜层作为第一掩膜图形209。
在一些实施例中，刻蚀所述第一硬掩膜层202采用各向异性的干法刻蚀工艺，包括各向异性的等离子体刻蚀工艺。
所述形成的若干第一掩膜图形209是分立的，具体的，所述形成的第一掩膜图形209沿第一方向延伸且相互平行，相邻第一掩膜图形209之间具有第一开口210。
本申请中前述第一掩膜图形209通过前述的自对准双重图形工艺形成，后续在形成有源区时，使得有源区之间的第一沟槽宽度可以较小，从而使得有源区的面积可以较大。
参考图10-图12，图10为图12沿切割线AB方向的剖面结构示意图，图11为图12沿切割线CD方向的剖面结构示意图，将所述第一掩膜图形209(参考图7-图9)沿第二方向断开，形成若干分立的块状掩膜图形211。
通过各向异性的干法刻蚀工艺将所述第一掩膜图形209(参考图7-图9)沿第二方向断开。在一些实施例中，在将所述第一掩膜图形209沿第二方向断开前，在所述第一掩膜图形209上形成沿第二方向延伸且相互平行的若干第二掩膜图形作为刻蚀第一掩膜图形209时的掩膜，相邻第二掩膜图形之间具有第二开口；以所述第二掩膜图形为掩膜，沿所述第二开口刻蚀所述第一掩膜图形209，将所述第一掩膜图形沿第二方向断开，形成若干分立的块状掩膜图形211；去除所述第二掩膜图形。
在一些实施例中，所述第二掩膜图形可以通过自对准双重图形工艺形成，具体过程包括：所述第二掩膜图形的形成过程包括：在所述半导体衬底和第一掩膜图形上形成第二硬掩膜层；在所述第二硬掩膜层上形成沿第二方向平行排布的若干第二条状结构；在所述第二条状结构的侧壁和顶部表面以及第二条状结构之间的第二硬掩膜层表面形成第二牺牲侧墙层；在所述第二条状结构之间填充第二填充层；去除所述第二条状结构侧壁表面的第二牺牲侧墙层，在第二条状结构和第二填充层之间形成第四开口；沿第四开口刻蚀所述第二硬掩膜层，在所述第二硬掩膜层中形成第二开口，剩余的第二硬掩膜层作为第二掩膜图形。
所述第二硬掩膜层的材料可以为多晶硅、无定型硅，无定型碳，氮化硅，氮氧化硅，氧化硅，氮碳化硅，碳氧化硅、碳化硅、锗化硅中的一种或几种。第二硬掩膜层的形成工艺可以为常压或低压化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、热化学气相沉积法(Thermal CVD)、物理气相沉积法(PVD)、原子层沉积法(ALD)、溅射、溅镀、电镀、旋涂法、其它适合的方法及/或上述的组合。
在一些实施例中，所述第二硬掩膜层与第一掩膜图形209之间还可以形成第四刻蚀停止层。所述第四刻蚀停止层的材料与所述第二硬掩膜层的材料不相同，所述第四刻蚀停止层的材料为氮化硅，氮氧化硅，氧化硅，氮碳化硅，碳氧化硅的一种或几种。
所述第二条状结构的材料可以为多晶硅、无定型硅，无定型碳，氮化硅，氮氧化硅，氧化硅，氮碳化硅，碳氧化硅、碳化硅、锗化硅中的一种或几种。在一些实施例中，所述第二条状结构可以通过刻蚀位于第二硬掩膜层上的第二材料层形成。在一些实施例中，所述第二材料层和所述第二硬掩膜层之间还可以形成第五刻蚀停止层。所述第五刻蚀停止层的材料与所述第二材料层不相同。所述第五刻蚀停止层的材料为氮化硅，氮氧化硅，氧化硅，氮碳化硅，碳氧化硅的一种或几种。
所述第二牺牲侧墙层材料与所述第二条状结构的材料不相同，所述第二牺牲侧墙层的材料可以为多晶硅、无定型硅，无定型碳，氮化硅，氮氧化硅，氧化硅，氮碳化硅，碳氧化硅、碳化硅、锗化硅中的一种或几种。形成所述第二牺牲侧墙层采用沉积工艺，所述沉积工艺包括原子层沉积工艺。
所述第二填充层的材料与所述第二牺牲侧墙层的材料不相同。在一些实施例中，所述第二填充层的材料可以为多晶硅、无定型硅，无定型碳，氮化硅，氮氧化硅，氧化硅，氮碳化硅，碳氧化硅、碳化硅、锗化硅、有机材料中的一种或几种。第二填充层的形成工艺可以为常压或低压化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、热化学气相沉积法(Thermal CVD)、物理气相沉积法(PVD)、原子层沉积法(ALD)、溅射、溅镀、电镀、旋涂法、其它适合的方法及/或上述的组合。
在一些实施例中，所述形成的第二填充层的表面可以与所述第二条状结构顶部表面上的第二牺牲侧墙层齐平。具体的，形成覆盖所述第二牺牲侧墙层以及第二条状结构之间空间的第二填充材料层后，通过化学机械掩膜工艺去除高于第二条状结构顶部表面上的第二牺牲侧墙层表面的第二填充层，将第二条状结构之间剩余的第二填充材料层作为第二填充层。
在一些实施例中，所述形成的第二填充层的表面可以与所述第二条状结构顶部表面齐平。具体的，形成覆盖所述第二牺牲侧墙层以及填充满以及第二条状结构之间空间的第二填充材料层后，通过化学机械掩膜工艺去除高于第二条状结构顶部表面的第二牺牲侧墙层和第二填充材料层，暴露出所述第二条状结构的顶部表面，将以及第二条状结构之间空间中剩余的第二填充材料层作为第二填充层，因而形成的第二填充层顶部表面与所述第二条状结构的顶部表面齐平，后续在形成第四开口后，在刻蚀所述第二硬掩膜层时，能减小填充层和第二条状结构高度不同带来的刻蚀负载效应，提高形成的第二掩膜图形的位置和尺寸的精度以及保持较好的侧壁形貌，进而使得断开第一掩膜图形后形成的块状掩膜图形位置和尺寸的精度较高以及保持较好的侧壁形貌，最终使得以块状掩膜图形为掩膜刻蚀半导体衬底形成的有源区的位置和尺寸的精度较高以及保持较好的侧壁形貌。
在一些实施例中，去除所述第二条状结构侧壁表面的第一牺牲侧墙层采用各向异性的干法刻蚀工艺，包括各向异性的等离子体刻蚀工艺。
参考图13-图15，图13为图15沿切割线AB方向的剖面结构示意图，图14为图15沿切割线CD方向的剖面结构示意图，以所述块状掩膜图形(参考图11-)为掩膜，刻蚀所述半导体衬底201，在所述半导体衬底201中形成与第一开口对应的第一沟槽214以及与第二开口对应的第二沟槽215，若干第一沟槽214沿第一方向延伸且相互平行，若干第二沟槽215沿第二方向延伸且相互平行，每一个第一沟槽214与相应的第二沟槽215相互连通，所述第一沟槽214和第二沟槽215之间剩余的半导体衬底为若干有源区213。
在一些实施例中，参考图16和图17，图16在图13的基础上进行，图17在图14的基础上进行，在所述有源区213的表面以及第一沟槽和第二沟槽的侧壁和底部表面形成保护层236。
所述保护层236在后续的工艺的过程(刻蚀或注入等工艺)中保护所述有源区213。所述保护层236的材料可以为氧化硅，氮化硅，氮氧化硅，氮碳化硅中的一种或几种。本实施例中，所述保护层236的材料可以为氧化硅，可以通过炉管氧化、热氧化或沉积工艺形成所述保护层236。
参考图18和图19，在所述第一沟槽214底部的半导体衬底201中形成沿第一方向延伸的第三沟槽217，所述第三沟槽217的宽度小于所述第一沟槽214底部的宽度。
形成第三沟槽217的目的是将相邻的有源区213在沿着第二方向上排布时时分隔开的，并定义出位线掺杂区的位置(具体的将第三沟槽两侧的半导体衬底作为对应的晶体管的位线掺杂区)。
每一个第一沟槽214底部的半导体衬底201对应具有一个第三沟槽217。所述第一沟槽214的宽度小于所述第一沟槽214底部的宽度。在一些实施例中，所述第一沟槽214的宽度为所述第一沟槽214底部的宽度的1/4-3/4。
在一些实施例中，通过刻蚀所述第一沟槽214底部的半导体衬底201中形成沿第一方向延伸的第三沟槽217。在刻蚀所述半导体衬底201之前，在所述第一沟槽214中以及半导体衬底201上形成第三掩膜层，所说第三掩膜层中具有沿第一方向延伸且暴露出第一沟道214底部的部分半导体衬底201表面的第六开口；沿所述第六开口刻蚀所述半导体衬底201，形成第三沟槽217，所述刻蚀为各向异性的干法刻蚀，可以为各向异性的等离子刻蚀；去除所述第三掩膜层。
参考图20-图23，通过离子注入工艺，在所述第三沟槽217两侧以及第一沟槽214底部的半导体衬底201中形成位线掺杂区217。
所述位线掺杂区217后续作为存储器的位线，与每一个有源区213接触的那一部分位线掺杂区可以作为每一个有源区中后续形成的垂直晶体管的漏区，且后续形成垂直晶体管后，通过位线可以对沿第一方向的排布的一排存储器进行读或者写操作。
形成所述位线掺杂区217通过离子注入，所述位线掺杂区217中注入的杂质离子的类型与有源区213中注入的杂质离子的类型不同，比如当有源区213中注入P型杂质离子时，则所述位线掺杂区217中注入N型的杂质离子，当所述当有源区213中注入N型杂质离子时，则所述位线掺杂区217中注入P型的杂质离子。所述位线掺杂区217中注入的杂质离子为N型杂质离子或P型杂质离子，所述P型的杂质离子为硼离子、镓离子或铟离子一种或几种，所述N型的杂质离子为磷离子、砷离子或锑离子一种或几种。
在一些实施例中，在进行离子注入之前，参考图20-图21，在所述第三沟槽217中以及有源区213顶部表面上形成第四掩膜层238，所述第四掩膜层238中具有沿第一方向延伸且暴露出第三沟槽217两侧的半导体衬底201的第七开口；参考图22-图23，沿所述第七开口对第七开口底部的半导体衬底201进行第一离子注入，在所述第三沟槽217两侧以及第一沟槽214底部的半导体衬底201中形成位线掺杂区218；形成位线掺杂区218后，去除所述第四掩膜层238。位线掺杂区218分布在有源区213两边的半导体衬底201中，能够提高位线的控制能力，提高存储器电学性能。
在一些实施例中，所述第一离子注入的能量为20kev-100kev，剂量为1E13-1E22atom/cm2，角度为0-20度。
参考图24和图25，在所述第一沟槽214和第二沟槽215的侧壁表面和底部表面形成栅介质层216。
所述栅介质层216的材料可以为氧化硅或高K(介电常数)介质材料，所述高K介质材料为HfO2、TiO2、HfZrO、HfSiNO、Ta2O5、ZrO2、ZrSiO2、Al2O3、SrTiO3或BaSrTiO中的一种或几种。
所述栅介质层216可以通过氧化或沉积工艺形成。
在一些实施例中，可以去除所述保护层236后，形成所述栅介质层216。在另一实施例中，所述保护层236可以不去除，直接在所述保护层236上形成栅介质层。
在一些实施例中，在形成栅介质层216时，所述栅介质层216也可以形成在所述第三沟槽的侧壁和底部表面，或者直接填充满所述第三沟槽。
在一些实施例中，当第三沟槽中未填充满栅介质层材料时，继续参考图24，在形成栅介质层216后，形成填充满所述第三沟槽的第一介质层219。
所述形成的第一介质层219用于相邻字线掺杂区218之间的电学隔离。在一些实施例中，所述第一介质层219的材料为氧化硅、氮化硅、氮氧化硅、氟掺杂硅玻璃(FSG)、低介电常数(K小于2.8)材料、其它适合的材料及/或上述的组合。
在一些实施例中，所述第一介质层219的形成过程包括：通过沉积工艺在有源区213表面以及第一沟槽214、第二沟槽215和第三沟槽中形成第一介质材料层；回刻蚀去除部分所述第一介质材料层，形成填充满第三沟槽的第一介质层219。
在一些实施例中，所述形成的第一介质层219填充满第三沟槽，且所述第一介质层219的表面可以高于所述第三沟槽的开口，部分位于第一沟槽214中。
参考图26和图27，在所述第二沟槽215中以及第一介质层219上的第一沟槽214中形成金属栅极220，所述金属栅极220的顶部表面低于所述有源区213的顶部表面。
所述形成的金属栅极220位于第一沟槽214和第二沟槽215中，即形成的金属栅极220会环绕每一个有源区的侧壁，可以提高金属栅极220对有源区侧壁中形成沟道的控制能力，提高形成垂直晶体管的性能。
在一些实施例中，所述金属栅极220的材料可以为W、Al、Cu、Ag、Au、Pt、Ni、Ti、TiN、TaN、Ta、TaC、TaSiN、WN、Wsi中的一种或几种。
在一些实施例中，所述金属栅极220的形成过程为：在所述第一沟槽和第二沟槽中以及有源区的表面上形成金属层；回刻蚀去除部分金属层，将第一沟槽和第二沟槽中剩余的金属层作为金属栅极220，所述金属栅极220的表面低于所述有源区213的顶部表面。
参考图28和图29，在所述金属栅极220上的第一沟槽和第二沟槽中填充第二介质层221；刻蚀所述第二沟槽215中的部分金属栅极220，将所述第二沟槽中的金属栅极220沿第二方向断开。
通过将金属栅极220沿第二方向断开，从而可以形成沿第二方向延伸且相互平行的若干子金属栅极，每一个子金属栅极可以相应的控制沿第二方向上那一行若干有源区中形成的若干垂直晶体管。
在一些实施例中，将所述第二沟槽中的金属栅极220沿第二方向断开，在所述第二介质层221表面上以及有源区213顶部表面上形成第五掩膜层222，所述第五掩膜层222中具有沿第二方向延伸且暴露出第二沟槽中的部分第二介质层221表面的第八开口；沿所述第八开口刻蚀所述第二沟槽中的第二介质层221和金属栅极220，将所述第二沟槽中的金属栅极断开。
在一些实施例中，所述第二介质层221的材料为氧化硅、氮化硅、氮氧化硅、氟掺杂硅玻璃(FSG)、低介电常数(K小于2.8)材料、其它适合的材料及/或上述的组合。
参考图30和图31，去除所述第二掩膜层222(参考28-图29)；在所述断开的金属栅极220空隙以及第二沟槽中填充介质材料，所述填充的介质材料作为第二介质层221的一部分；在所述有源区213的顶部表面形成源区223。
所述源区223中掺杂的杂质离子的类型与位线掺杂区218中掺杂的杂质离子的类型相同，且与前述阱区掺杂的杂质离子的类型不相同。所述源区223通过第二离子注入工艺形成。所述位线掺杂区217中注入的(掺杂的)杂质离子为N型杂质离子或P型杂质离子，所述P型的杂质离子为硼离子、镓离子或铟离子一种或几种，所述N型的杂质离子为磷离子、砷离子或锑离子一种或几种。
本申请中，通过前述工艺形成若干垂直晶体管，每一个垂直晶体管包括一个相应的有源区213，位于有源区213侧壁表面的栅介质层216，位于第一沟槽底部以及第三沟槽两侧的半导体衬底中的位线掺杂区218，位于有源区213顶部表面的源区223，位于第一页沟槽和第二沟槽中环绕所述有源区213的金属栅极220，前述特定结构的垂直晶体管，由于源区和漏区是位于有源区的上下两侧，形成的沟道区位于有源区的侧壁，使得垂直晶体管占据的半导体衬底的面积会较小，使得单位面积上形成的垂直晶体管的数量可以增加，相应的使得后续单位面积上形成与每个晶体管的源区连接的电容器的数量也可以增加，从而提高存储器的存储容量和存储密度，并且这种特定结构的垂直晶体管能减小体效应，减少后续形成的电容器向衬底中产生的漏电流，提高存储器件的电学性能。
在一些实施例中，在形成所述源区223后，还包括，在所述半导体衬底201表面上形成与源区223连接的电容器。
在一些实施例中，在所述半导体衬底201表面上形成与源区223连接的电容器的过程包括：参考图32和图33，在所述有源区213和第二介质层221上形成第三介质层224；在所述第三介质层224中形成暴露出所述源区223表面的通孔225。在一些实施例中，在形成通孔225后，参考图34和图34，还可以包括步骤，将所述通孔225的开口扩宽，以便于后续形成接触插塞，并使得形成的接触插塞顶部表面与后续形成的电容器的接触面积增大。参考图36和图37，在所述通孔中形成接触插塞226，所述接触插塞226的材料为金属。参考图38和图39，在所述第三介质层224上形成第四介质层227；在所述第四介质层227中形成暴露出所述接触插塞的电容孔229；在所述电容孔229中形成电容器228。
在一些实施例中，所述电容器228包括下电极层、位于下电极层上的介电层、和位于介电层上的上电极层。
在一些实施例中，所述介电层的材料可以为高K介质材料，以提高单位面积电容器的电容值，所述高K介质材料包括HfO2、TiO2、HfZrO、HfSiNO、Ta2O5、ZrO2、ZrSiO2、Al2O3、SrTiO3或BaSrTiO中的一种或上述材料所组成群组中的两种以上所形成的叠层。
所述上电极层和下电极层的材料可以为钨、钛、镍、铝、铂、氮化钛、N型多晶硅、P型多晶硅中的一种或上述材料所组成群组中的两种以上所形成的叠层，还可以包括金属氮化物及金属硅化物中的一种或两种所形成的化合物，如氮化钛(Titanium Nitride)，硅化钛(Titanium Silicide)，硅化镍(Titanium Silicide)，硅氮化钛(TiSixNy)等。
在其他一些实施例中，所述电容器也可以采用现有的双面电容形成工艺形成。
本发明一些实施例还提供了一种存储器件，结合参考图13-图15以及图38-图39，包括：
半导体衬底201，所述半导体衬底201中具有若干有源区213，所述若干有源区213之间通过沿第一方向延伸的若干第一沟槽214以及沿第二方向延伸的若干第二沟槽215分隔开，所述第一沟槽214与相应的第二沟槽215连通；
位于所述第一沟槽214底部的半导体衬底201中的沿第一方向延伸的第三沟槽217，所述第三沟槽217的宽度小于所述第一沟槽214底部的宽度；
位于所述第三沟槽217两侧以及第一沟槽214底部的半导体衬底中的位线掺杂区218；
位于所述第一沟槽214和第二沟槽215侧壁表面的栅介质层216；
填充满所述第三沟槽217的第一介质层219；
位于所述第二沟槽215中以及第一介质层219上的第一沟槽214中的金属栅极220，所述金属栅极220的顶部表面低于所述有源区213的顶部表面，且所述第二沟槽215中的金属栅极220沿第二方向断开；
位于所述金属栅极220上的第一沟槽和第二沟槽中填充第二介质层221；
位于所述有源区213的顶部表面的源区223；
位于所述半导体衬底201表面上与源区223连接的电容器228。
在一些实施例中，所述若干有源区213呈行列排布。
在一些实施例中，所述第三沟槽217的宽度为所述第一沟槽214底部宽度的3/4-1/4。
在一些实施例中，所述位线掺杂区218中掺杂的杂质离子为N型杂质离子或P型杂质离子。所述源区223中掺杂的杂质离子的类型与位线掺杂区218中掺杂的杂质离子类型相同，且与有源区中形成的阱区中的杂质离子类型不相同。
在一些实施例中，还包括：位于所述有源区213和第二介质层221上的第三介质层224，在所述第三介质层224中具有与源区223连接的接触插塞226；位于所述第三介质层224上的第四介质层227，所述第四介质层227中具有暴露出所述接触插塞226的电容孔，所述电容器228位于所述电容孔中。
在一些实施例中，还包括：所述金属栅极的材料为W、Al、Cu、Ag、Au、Pt、Ni、Ti、TiN、TaN、Ta、TaC、TaSiN、WN、Wsi中的一种或几种。
需要说明的是，本实施例(存储器件)与前述实施例(存储器件的形成过程)中相同或相似结构的限定或描述，在本实施例中不再赘述，具体请参考前述实施例中相应部分的限定或描述。
本申请虽然已以较佳实施例公开如上，但其并不是用来限定本申请，任何本领域技术人员在不脱离本申请的精神和范围内，都可以利用上述揭示的方法和技术内容对本申请技术方案做出可能的变动和修改，因此，凡是未脱离本申请技术方案的内容，依据本申请的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本申请技术方案的保护范围。
Claims (20)
1.一种存储器件的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底中形成有若干有源区，所述若干有源区之间通过沿第一方向延伸的若干第一沟槽以及沿第二方向延伸的若干第二沟槽分隔开，所述第一沟槽与相应的第二沟槽连通；
在所述第一沟槽底部的半导体衬底中形成沿第一方向延伸的第三沟槽，所述第三沟槽的宽度小于所述第一沟槽底部的宽度；
通过离子注入工艺，在所述第三沟槽两侧以及第一沟槽底部的半导体衬底中形成位线掺杂区；
在所述第一沟槽和第二沟槽的侧壁表面和底部表面形成栅介质层；
形成填充满所述第三沟槽的第一介质层；
在所述第二沟槽中以及第一介质层上的第一沟槽中形成金属栅极，所述金属栅极的顶部表面低于所述有源区的顶部表面；
在所述金属栅极上的第一沟槽和第二沟槽中填充第二介质层；
刻蚀所述第二沟槽中的部分金属栅极，将所述第二沟槽中的金属栅极沿第二方向断开；
在所述有源区的顶部表面形成源区；
在所述半导体衬底表面上形成与源区连接的电容器。
2.如权利要求1所述的存储器件的形成方法，其特征在于，所述若干有源区呈行列排布。
3.如权利要求1或2所述的存储器件的形成方法，其特征在于，所述若干有源区的形成过程包括：在所述半导体上形成沿第一方向延伸且相互平行的若干第一掩膜图形，相邻第一掩膜图形之间具有第一开口；在所述第一掩膜图形上形成沿第二方向延伸且相互平行的若干第二掩膜图形，相邻第二掩膜图形之间具有第二开口；以所述第二掩膜图形为掩膜，沿所述第二开口刻蚀所述第一掩膜图形，将所述第一掩膜图形沿第二方向断开，形成若干分立的块状掩膜图形；以所述块状掩膜图形为掩膜，刻蚀所述半导体衬底，在所述半导体衬底中形成与第一开口对应的第一沟槽以及与第二开口对应的第二沟槽，所述第一沟槽和第二沟槽之间剩余的半导体衬底为若干有源区。
4.如权利要求3所述的存储器件的形成方法，其特征在于，所述第一掩膜图形和第二掩膜图形通过自对准双重图形工艺形成。
5.如权利要求4所述的存储器件的形成方法，其特征在于，所述第一掩膜图形的形成过程包括：在所述半导体衬底上形成第一硬掩膜层；在所述第一硬掩膜层上形成沿第一方向延伸且相互之间平行排布的若干第一条状结构；在所述第一条状结构的侧壁和顶部表面以及第一条状结构之间的第一硬掩膜层上形成第一牺牲侧墙层；在所述第一条状结构之间填充第一填充层；去除所述第一条状结构侧壁表面的第一牺牲侧墙层，在第一条状结构和第一填充层之间形成第三开口；沿第三开口刻蚀所述第一硬掩膜层，在所述第一硬掩膜层中形成第一开口，剩余的第一硬掩膜层作为第一掩膜图形。
6.如权利要求4所述的存储器件的形成方法，其特征在于，所述第二掩膜图形的形成过程包括：在所述半导体衬底和第一掩膜图形上形成第二硬掩膜层；在所述第二硬掩膜层上形成沿第二方向平行排布的若干第二条状结构；在所述第二条状结构的侧壁和顶部表面以及第二条状结构之间的第二硬掩膜层表面形成第二牺牲侧墙层；在所述第二条状结构之间填充第二填充层；去除所述第二条状结构侧壁表面的第二牺牲侧墙层，在第二条状结构和第二填充层之间形成第四开口；沿第四开口刻蚀所述第二硬掩膜层，在所述第二硬掩膜层中形成第二开口，剩余的第二硬掩膜层作为第二掩膜图形。
7.如权利要求1所述的存储器件的形成方法，其特征在于，所述第三沟槽的宽度为所述第一沟槽底部宽度的3/4-1/4。
8.如权利要求1所述的存储器件的形成方法，其特征在于，所述第三沟槽的形成过程包括：在所述第一沟槽中形成第三掩膜层，所说第三掩膜层中具有沿第一方向延伸且暴露出第一沟道底部的部分半导体衬底表面的第六开口；沿所述第六开口刻蚀所述半导体衬底，形成第三沟槽。
9.如权利要求1所述的存储器件的形成方法，其特征在于，所述通过离子注入工艺，在所述第三沟槽两侧以及第一沟槽底部的半导体衬底中形成位线掺杂区的过程包括：在所述第三沟槽中以及有源区顶部表面上形成第四掩膜层，所述第四掩膜层中具有沿第一方向延伸且暴露出第三沟槽两侧的半导体衬底的第七开口；沿所述第七开口对第七开口底部的半导体衬底进行第一离子注入，在所述第三沟槽两侧以及第一沟槽底部的半导体衬底中形成位线掺杂区。
10.如权利要求9所述的存储器件的形成方法，其特征在于，所述第一离子注入注入的杂质离子为N型杂质离子或P型杂质离子，所说第一离子注入的能量为20kev-100kev，剂量为1E13-1E22 atom/cm2，角度为0-20度。
11.如权利要求9所述的存储器件的形成方法，其特征在于，所述源区通过第二离子注入形成，所述源区中注入的杂质离子的类型与位线掺杂区中注入的杂质离子类型相同。
12.如权利要求1所述的存储器件的形成方法，其特征在于，在所述半导体衬底表面上形成与源区连接的电容器的过程包括：在所述有源区和第二介质层上形成第三介质层；在所述第三介质层中形成暴露出所述源区表面的通孔；在所述通孔中形成接触插塞；在所述第三介质层上形成第四介质层；在所述第四介质层中形成暴露出所述接触插塞的电容孔；在所述电容孔中形成电容器。
13.如权利要求1所述的存储器件的形成方法，其特征在于，对所述半导体衬底进行阱区掺杂，所述阱区掺杂的杂质离子的类型与源区和位线掺杂区中掺杂的杂质离子的类型相反。
14.一种存储器件，其特征在于，包括：
半导体衬底，所述半导体衬底中具有若干有源区，所述若干有源区之间通过沿第一方向延伸的若干第一沟槽以及沿第二方向延伸的若干第二沟槽分隔开，所述第一沟槽与相应的第二沟槽连通；
位于所述第一沟槽底部的半导体衬底中的沿第一方向延伸的第三沟槽，所述第三沟槽的宽度小于所述第一沟槽底部的宽度；
位于所述第三沟槽两侧以及第一沟槽底部的半导体衬底中的位线掺杂区；
位于所述第一沟槽和第二沟槽侧壁表面的栅介质层；
填充满所述第三沟槽的第一介质层；
位于所述第二沟槽中以及第一介质层上的第一沟槽中的金属栅极，所述金属栅极的顶部表面低于所述有源区的顶部表面，且所述第二沟槽中的金属栅极沿第二方向断开；
位于所述金属栅极上的第一沟槽和第二沟槽中填充第二介质层；
位于所述有源区的顶部表面的源区；
位于所述半导体衬底表面上与源区连接的电容器。
15.如权利要求14所述的存储器件，其特征在于，所述若干有源区呈行列排布。
16.如权利要求14所述的存储器件，其特征在于，所述第三沟槽的宽度为所述第一沟槽底部宽度的3/4-1/4。
17.如权利要求14所述的存储器件，其特征在于，所述位线掺杂区中掺杂的杂质离子为N型杂质离子或P型杂质离子。
18.如权利要求17所述的存储器件，其特征在于，所述源区中掺杂的杂质离子的类型与位线掺杂区中掺杂的杂质离子类型相同。
19.如权利要求14所述的存储器件，其特征在于，还包括：位于所述有源区和第二介质层上的第三介质层，在所述第三介质层中具有与源区连接的接触插塞；位于所述第三介质层上的第四介质层，所述第四介质层中具有暴露出所述接触插塞的电容孔，所述电容器位于所述电容孔中。
20.如权利要求14所述的存储器件，其特征在于，所述金属栅极的材料为W、Al、Cu、Ag、Au、Pt、Ni、Ti、TiN、TaN、Ta、TaC、TaSiN、WN、Wsi中的一种或几种。
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