CN114005791A - 存储器件及其形成方法 - Google Patents

Abstract

一种存储器件及其形成方法，所述形成方法在半导体衬底上形成硬掩膜层后，采用自对准多重图形工艺在所述半导体衬底上形成沿第三方向延伸的若干条平行的掩膜图形，所述相邻掩膜图形之间具有开口，所述开口暴露第三方向上若干漏区和相应的隔离层的表面，采用通过自对准多重图形工艺形成掩膜图形时，使得相邻掩膜图形之间的开口的宽度或特征尺寸可以较小并且表面粗糙度较小，后续沿开口刻蚀所述漏区形成沟槽时，相应的沟槽的宽度或特征尺寸也会较小并且表面粗糙度较小，因而使得在沟槽中形成的位线接触结构的宽度或特征尺寸也会较小并且表面粗糙度较小，因而提高了存储器件的性能。

Description

存储器件及其形成方法

技术领域

本发明涉及存储器领域，尤其涉及一种存储器件及其形成方法。

背景技术

动态随机存取存储器(Dynamic Random Access Memory，DRAM)是计算机中常用的半导体存储器件，由许多重复的存储单元组成。每个存储单元通常包括电容器和晶体管，晶体管的栅极与字线相连、漏区与位线相连、源极与电容器相连，字线上的电压信号能够控制晶体管的打开或关闭，进而通过位线读取存储在电容器中的数据信息，或者通过位线将数据信息写入到电容器中进行存储。

为了提高存储结构的集成度，动态随机存取存储器(DRAM)中的晶体管通常采用沟槽型的晶体管结构。沟槽型的晶体管的具体结构一般包括：半导体衬底；位于所述半导体衬底中的有源区；位于所述有源区中的至少一个沟槽，位于所述沟槽中的栅极(或字线结构)；位于所述沟槽两侧的有源区的中漏区和至少一个源区。

现有DRAM的制作过程中，在形成沟道型晶体管后，还需要形成与若干晶体管中的漏区连接的位线接触区或位线接触块(Bitline Contact，BLC)，以及形成将若干位线接触区或位线接触块连接的位线(BL)。

现有形成位线接触区或位线接触块(BLC)会采用LELE double pattern技术(通过一次光刻和一次刻蚀形成第一图形，在经过一个光刻和一次刻蚀形成第二图形，所述第一图形和第二图形共同作为形成BLC时的刻蚀掩膜)，但是LELE double pattern技术对套刻的精确度要求非常严格，且随着尺寸进一步缩小，LELE double pattern技术已难以实现较小尺寸的位线接触区或位线接触块的制作并且形成接触块图形的边缘会较粗糙，影响器件的性能，提高了工艺的成本。

发明内容

本发明所要解决的技术问题是提供一种新的形成较小尺寸的位线接触块的方法和结构，减小接触块图形的边缘的粗糙度，提高器件的性能，降低工艺的成本。

为此，本发明提供了一种存储器件的形成方法，包括：

提供半导体衬底，所述半导体衬底中形成有沿第一方向延伸的若干分立的有源区，所述若干有源区之间通过隔离层隔离，所述每一个有源区和相应的隔离层中形成有沿第二方向延伸的两条平行的字线，所述两条字线将每一个有源区分为位于两条字线之间的漏区和分别位于字线外侧的源区，且所述第一方向和第二方向之间的具有第一锐角；

采用自对准多重图形工艺在所述半导体衬底上形成沿第三方向延伸的若干条平行的掩膜图形，所述相邻掩膜图形之间具有开口，所述开口暴露出第三方向上若干所述漏区和相应的隔离层的表面；

以所述若干条平行的掩膜图形为掩膜，沿开口刻蚀所述漏区和相应的隔离层，在所述漏区和相应的隔离层中形成若干条平行分布的沟槽；

在所述沟槽中填充导电层，形成条状的位线接触结构；

将所述条状的位线接触结构打断，形成若干与对应的漏区连接的位线接触块；

沿垂直于第二方向的方向形成将若干位线接触块连接的位线。

可选的，所述第三方向与第一方向之间具有第二锐角。

可选的，所述第三方向与第二方向之间具有第三锐角，所述第二锐角大于所述第一锐角和第三锐角，所述第一锐角、第二锐角和第三锐角之和为180度。

可选的，所述第一锐角的范围为60度-75度，所述第二锐角的范围为65度-80度，所述第三锐角的范围为35度-45度。

可选的，所述第一锐角为69度，所述第二锐角为70度，所述第三锐角为41度。

可选的，采用自对准多重图形工艺在所述半导体衬底上形成沿第三方向延伸的若干条平行的掩膜图形，所述相邻掩膜图形之间具有开口，所述开口暴露出第三方向上若干所述漏区和相应的隔离层的表面的过程包括：在所述衬底上形成硬掩膜层；在所述硬掩膜层上形成沿第三方向延伸的若干平行的第一图形；在所述第一图形的顶部和侧壁表面上以及相邻第一图形之间的硬掩膜层表面上形成侧墙材料层；在所述侧墙材料层上形成第二图形，所述第二图形填充满第一图形之间的空间；去除第一图形顶部上以及第一图形和第二图形之间的侧墙材料层，在所述第一图形和第二图形之间形成开口；沿所述开口刻蚀所述硬掩膜层，使得所述开口的底部暴露出第三方向上若干所述漏区和相应的隔离层的表面，所述开口两侧的剩余的所述硬掩膜层为所述相邻的掩膜图形。

可选的，在沿所述开口刻蚀所述硬掩膜层时，对所述漏区和硬掩膜层的刻蚀速率大于对所述隔离保护层的刻蚀速率。

可选的，所述字线表面具有隔离保护层，在形成所述沟槽时，所述漏区相对于所述隔离保护层的刻蚀选择比为5:1-15:1。

可选的，所述形成位线接触块包括第一部分和位于第一部分上的第二部分，所述第一部分嵌于漏区形成的沟槽中，所述第二部分凸出于所述第一部分的表面，所述第二部分沿沿垂直于第二方向的方向延伸，且所述第二部分的在第二方向或第三方向的宽度小于所述第一部分在第二方向或第三方向的宽度。

本发明还提供了一种采用前述所述的方法形成的存储器件，包括：

半导体衬底，所述半导体衬底中形成有沿第一方向延伸的若干分立的有源区，所述若干有源区之间通过隔离层隔离，所述每一个有源区和相应的隔离层中形成有沿第二方向延伸的两条平行的字线，所述两条字线将每一个有源区分为位于两条字线之间的漏区和分别位于字线外侧的源区，且所述第一方向和第二方向之间的具有第一锐角；

位于所述半导体衬底上形成沿第三方向延伸的若干条平行的掩膜图形，所述掩膜图形采用自对准多重图形工艺形成，所述相邻掩膜图形之间具有开口，所述开口暴露出第三方向上若干所述漏区和相应的隔离层的表面，所述掩膜图形作为后续刻蚀所述漏区和相应的隔离层，在所述漏区和相应的隔离层中形成若干条平行分布的沟槽时的掩膜。

与现有技术相比，本发明技术方案具有以下优点：

本发明的存储器件的形成方法，采用自对准多重图形工艺在半导体衬底上形成沿第三方向延伸的若干条平行的掩膜图形，所述相邻掩膜图形之间具有开口，所述开口暴露出第三方向上若干漏区和相应的隔离层的表面，采用通过自对准多重图形工艺形成掩膜图形时，使得相邻掩膜图形之间的开口的宽度或特征尺寸可以较小并且表面粗糙度较小，后续沿开口刻蚀所述漏区形成沟槽时，相应的沟槽的宽度或特征尺寸也会较小并且表面粗糙度较小，因而使得在沟槽中形成的位线接触结构的宽度或特征尺寸也会较小并且表面粗糙度较小，因而提高了存储器件的性能。

进一步，采用自对准多重图形工艺在所述半导体衬底上形成沿第三方向延伸的若干条平行的掩膜图形，所述相邻掩膜图形之间具有开口，所述开口暴露出第三方向上若干所述漏区和相应的隔离层的表面的过程包括：在所述衬底上形成硬掩膜层；在所述硬掩膜层上形成沿第三方向延伸的若干平行的第一图形；在所述第一图形的顶部和侧壁表面上以及相邻第一图形之间的硬掩膜层表面上形成侧墙材料层；在所述侧墙材料层上形成第二图形，所述第二图形填充满第一图形之间的空间；去除第一图形顶部上以及第一图形和第二图形之间的侧墙材料层，在所述第一图形和第二图形之间形成开口；沿所述开口刻蚀所述硬掩膜层，使得所述开口的底部暴露出第三方向上若干所述漏区和相应的隔离层的表面，所述开口两侧的剩余的所述硬掩膜层为所述相邻的掩膜图形。将第一图形侧壁和第二图形侧壁之间的侧墙材料层作为侧墙，因而所述侧墙限定后续漏区中形成的沟槽的宽度或特征尺寸并限定了沟槽的位置，沟槽中后续形成位线接触结构，因而所述侧墙还相当于限定了位线接触结构的宽度或特征尺寸以及位置，由于通过沉积形成的侧墙材料层的厚度可以做的很薄，因而所述位线接触结构的宽度或特征尺寸可以做的很小，并且形成第一图形和第二图形时只需要在形成第一图形时进行一次光刻和一次刻蚀工艺，由于第一图形的宽度和特征尺寸较大(不会受限于光刻的最小线宽)，因而形成的第一图形的位置和精度较高，而侧墙材料层(侧墙)是通过沉积工艺自对准的形成在第一图形侧壁表面，使得形成的侧墙材料层(侧墙)的位置精度较高并且表面粗糙度较低，从而使得位线接触结构的位置精度也较高表面粗糙度也较低，提高了存储器件的性能，降低工艺的成本。

进一步，所述形成的若干条平行的掩膜图形和掩膜图形之间的开口沿第三方向延伸，所述第三方向与第一方向之间具有第二锐角，所述第三方向与第二方向之间具有第三锐角，且所述第二锐角大于所述第一锐角和第三锐角，所述第一锐角、第二锐角和第三锐角之和为180度，因而使得有源区延伸方向与开口的延伸方向之间的夹角足够大，后续沿开口刻蚀所述漏区在所述漏区中形成宽度和位置与所述开口对应的沟槽时，使得同等宽度或同等特征尺寸下的沟槽能暴露出足够大的漏区面积，即使得所述沟槽和沟槽中形成的位线接触结构的宽度或特征尺寸可以具有更大的灵活性，从而在形成开口和沟槽的过程中保护电容区域不会被刻蚀，并使得开口和沟槽213能保持较小的宽度或特征尺寸。

进一步，所述第一锐角的范围为60度-75度，具体可以为69度，所述第二锐角的范围为65度-80度，具体可以为70度，所述第三锐角的范围为35度-45度，具体可以为41度，通过前述具体的角度设置使得所述沟槽和沟槽中形成的位线接触结构的宽度或特征尺寸的灵活性进一步提升，从而在形成开口和沟槽的过程中更好的保护电容区域不会被刻蚀，并使得所述开口和沟槽的宽度或特征尺寸可以更小。

进一步，所述形成位线接触块包括第一部分和位于第一部分上的第二部分，所述第一部分嵌于漏区形成的沟槽中，所述第二部分凸出于所述第一部分的表面，所述第二部分沿沿垂直于第二方向的方向延伸，且所述第二部分的在第二方向或第三方向的宽度小于所述第一部分在第二方向或第三方向的宽度，因而尺寸较大第一部分嵌于漏区中，保持两者较大的接触面积，减小了电阻，尺寸较小的第二部分后续与形成的位线连接时，所述位线的尺寸也能较小，能提高集成度，减小相邻位线接触块之间的寄生电容。

本发明的半导体器件，由于掩膜图形采用通过自对准多重图形工艺形成，使得相邻掩膜图形之间的开口的宽度或特征尺寸可以较小并且表面粗糙度较小，后续沿开口刻蚀所述漏区形成沟槽时，相应的沟槽的宽度或特征尺寸也会较小并且表面粗糙度较小，因而使得在沟槽中形成的位线接触结构的宽度或特征尺寸也会较小并且表面粗糙度较小，因而提高了存储器件的性能。

附图说明

图1-22为本发明实施例存储器形成过程的结构示意图。

具体实施方式

如背景技术所言，现有的LELE double pattern技术已难以实现较小尺寸的位线接触区或位线接触块的制作并且形成接触块图形的边缘会较粗糙，影响器件的性能，提高了工艺的成本。

为此，本发明提供了一种存储器件及其形成方法，所述形成方法采用自对准多重图形工艺在半导体衬底上形成沿第三方向延伸的若干条平行的掩膜图形，所述相邻掩膜图形之间具有开口，所述开口暴露出第三方向上若干漏区和相应的隔离层的表面，采用通过自对准多重图形工艺形成掩膜图形时，使得相邻掩膜图形之间的开口的宽度或特征尺寸可以较小并且表面粗糙度较小，后续沿开口刻蚀所述漏区形成沟槽时，相应的沟槽的宽度或特征尺寸也会较小并且表面粗糙度较小，因而使得在沟槽中形成的位线接触结构的宽度或特征尺寸也会较小并且表面粗糙度较小，因而提高了存储器件的性能。

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。在详述本发明实施例时，为便于说明，示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明的保护范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

参考图1和图2，图2为图1沿切割线AB方向的剖面结构示意图，提供半导体衬底201，所述半导体衬底201中形成有沿第一方向延伸的若干分立的有源区202，所述若干有源区202之间通过隔离层203隔离，所述每一个有源区202和相应的隔离层203中形成有沿第二方向延伸的两条平行的字线204(参考图2，图1中仅示出覆盖在字线204表面上的隔离保护层205)，所述两条字线204将每一个有源区202分为位于两条字线204之间的漏区202b和分别位于字线204外侧的源区202a，且所述第一方向和第二方向之间的具有第一锐角α。

所述半导体衬底201的材料可以为硅(Si)、锗(Ge)、或硅锗(GeSi)、碳化硅(SiC)；也可以是绝缘体上硅(SOI)，绝缘体上锗(GOI)；或者还可以为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。本实施例中所述半导体衬底201材料为硅。所述半导体衬底中根据需要掺杂一定的杂质离子，所述杂质离子可以为N型杂质离子或P型杂质离子。在一实施例中，所述掺杂包括阱区掺杂和源漏区掺杂。

在一实施例中，所述有源区202和隔离层203的形成过程为：在所述半导体衬底201上形成第一掩膜层(图中未示出)，所述第一掩膜层中具有平行分布的若干第一掩膜开口；以所述第一掩膜层为掩膜，沿第一掩膜开口刻蚀所述半导体衬底201，在所述半导体衬底201中形成若干分立的长条形主动区，相邻的长条形主动区之间具有第一沟槽；刻蚀所述长条形主动区，在所述长条形主动区中形成若干第二沟槽，所述第二沟槽将每一个长条形主动区分割为若干有源区202；在所述第一沟槽和第二沟槽中填充隔离材料，形成隔离层203，所述隔离层203的材料可以为氧化硅或其他合适的隔离材料(在其他实施例中，可以先在第一沟槽中填充隔离材料，形成第一隔离层，形成第一隔离层后，刻蚀所述长条形主动区，在所述长条形主动区中形成若干第二沟槽；然后在第二沟槽中填充隔离材料，形成第二隔离层，所述第一隔离层和第二隔离层构成隔离层)。需要说明的是，图2中为了便于区分有源区202和半导体衬底201，将有源区202和半导体衬底201通过虚线分开。本实施例中，所述若干有源区202在半导体衬底201中沿第一方向交错分布。

在其他实施例中，所述有源区202可以通过外延工艺形成或者其他合适的工艺形成。

所述字线204和半导体衬底201之间还形成有字线介质层，在一实施例中，所述字线204的形成过程为：形成覆盖所述有源区202和隔离层203的掩膜层(图中未示出)；在所述掩膜层中形成沿第二方向延伸的若干开口，每一个所述开口对应暴露出若干有源区202和有源区202之间的隔离层203的部分表面，每一个有源区上对应具有两个开口，所述两条开口将每一个有源区202分为位于两条字线204之间的漏区202b和分别位于字线204外侧的源区202a；沿所述开口刻蚀所述有源区202和有源区202两侧的隔离层，在每一个所述有源区202和该有源区202两侧的隔离层203中形成两个字线沟槽；在所述字线沟槽侧面和底部表面形成字线介质层；在字线介质层上形成填充字线沟槽的字线204，所述字线204的表面低于所述源区202a和漏区202b的表面。

所述有源区(第一方向)与字线(第二方向)呈第一锐角α，在一实施例中，所述第一锐角α范围为60度-75度。

在一实施例中，所述字线介质层的材料可以为氧化硅或高K介电材料，所述字线204的材料可以多晶硅或金属。

在一实施例中，所述字线204表面上还先形成有隔离保护层205，所述隔离保护层205的表面可以与半导体衬底201的表面平齐或略高于或略低于半导体沉底201的表面，所述隔离保护层205在后续在半导体沉底201上形成硬掩膜层在所述硬掩膜层中形成开口和在漏区中形成沟槽时，保护所述字线不会被刻蚀暴露，从而防止沟槽中形成的位线接触块(BLC)与字线之间漏电或短路，并且在形成沟槽时即使沟槽的位置产生部分偏移，所述隔离保护层205能用于限定开口的位置，使得所述开口的底部仍能暴露出相应的漏区的表面，从而仍能在漏区中形成的沟槽和沟槽形成位线接触块。所述隔离保护层205的材料与后续形成的硬掩膜层最底层的材料不相同。在一实施例中，所述隔离保护层205的材料可以为氮化硅。

参考图14和图15，图15为图14沿切割线AB方向的剖面结构示意图，采用自对准多重图形工艺在所述半导体沉底201上形成沿第三方向延伸的若干条平行的掩膜图形217，所述相邻掩膜图形217之间具有开口212，所述开口212暴露出第三方向上若干所述漏区202b和相应的隔离层203(以及)的表面。

下面结合图3-图14对所述采用自对准多重图形工艺在所述半导体衬底201上形成沿第三方向延伸的若干条平行的掩膜图形2017的具体过程进行详细的描述。

参考图3和图4，图3在图1基础上进行，图4为图3沿切割线AB方向的剖面结构示意图，在所述半导体衬底201上形成硬掩膜层207。

所述硬掩膜层207可以为单层或多层堆叠结构。本实施例中，所述硬掩膜层207为多层堆叠结构，所述硬掩膜层207可以包括氧化硅层、位于氧化硅上的氮化硅层、位于氮化硅层上的多晶硅层、位于多晶硅层上的氧化硅层、位于氧化硅层上的氮化硅层。

参考图5和图6，图5在图3基础上进行，图6为图5沿切割线AB方向的剖面结构示意图，在所述硬掩膜层207上形成沿第三方向延伸的若干平行的第一图形208。

若干所述第一图形是分隔开的，且相互平行，一个所述第一图形208位于第三方向上的若干有源区202的一个源区202a(比如每一个有源区中在第一方向的正方向上那个源区)和与该源区相邻的字线上，且该有源区的另一个源区和相应的字线没有被第一图形208覆盖。

所述第一图形208的材料与后续形成的侧墙材料层的材料不相同。所述第一图形208的材料可以为氮化硅、氮氧化硅、氮碳化硅、多晶硅、氧化硅、无定型硅、无定形碳中的一种或几种。本实施例中，所述第一图形208的材料为氮化硅。

在一实施例中，所述第一图形208的形成过程包括：在所述硬掩膜层207上形成第一图形材料层；在所述第一图形材料层上形成图形化的光刻胶层；以所述图形化的光刻胶层为掩膜，刻蚀所述第一图形材料层，在硬掩膜层207上形成沿第三方向延伸的若干平行的第一图形208。

参考图7和图8，图7在图5基础上进行，图8为图7沿切割线AB方向的剖面结构示意图，在所述第一图形208的顶部和侧壁表面上以及相邻第一图形208之间的硬掩膜层表面207上形成侧墙材料层209。

所述侧墙材料层208的材料与所述第一图形208的材料不相同。所述侧墙材料层208的材料可以为氮化硅、氮氧化硅、氮碳化硅、多晶硅、氧化硅、无定型硅、无定形碳中的一种或几种。本实施例中，所述侧墙材料层208的材料为氧化硅。

所述侧墙材料层208可以通过原子层沉积工艺，常压化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、热化学气相沉积法(Thermal CVD)、高密度等离子体化学气相沉积(HDPCVD)或其他合适的工艺形成。

所述侧墙材料层208的厚度决定后续掩膜图形之间形成的开口以及漏区中形成的沟槽的宽度(或尺寸)。所述侧墙材料层208的厚度可调。比如当后续需要使得掩膜图形之间的开口暴露出漏区的全部表面时，相应的所述侧墙材料层208的厚度需要较厚，当后续需要使得掩膜图形之间的开口仅暴露出漏区的部分表面时，相应的所述侧墙材料层208的厚度可以较薄。

所述侧墙材料层208的厚度小于相邻第一图形208之间的间距。在一具体的实施例中，所述侧墙材料层208的厚度小于、等于或略大于所述漏区沿垂直于第三方向上的尺寸。

参考图9和图10，图9在图7基础上进行，图10为图9沿切割线AB方向的剖面结构示意图，在所述侧墙材料层209上形成第二图形210，所述第二图形210填充满第一图形208之间的空间。

所述第二图形210的材料与所述侧墙材料层209的材料不相同。所述第二图形210的材料可以为氮化硅、氮氧化硅、氮碳化硅、多晶硅、氧化硅、无定型硅、无定形碳中的一种或几种。本实施例中，所述第二图形210的材料为氮化硅。

在一实施例中，所述第二图形210的形成过程包括：在所述侧墙材料层209上形成第二图形材料层，所述第二图形材料层填充满所述第一图形208之间的空间；平坦化去除所述高于第一图形208顶部表面上的侧墙材料层209表面上的第二图形材料层，在所述第一图形208之间的侧墙材料层209表面上形成第二图形210，所述平坦化为化学机械研磨。

在另一实施例中，请参考图11，在平坦化去除第一图形208顶部表面上的侧墙材料层209表面上的第二图形材料层后，继续进行平坦化工艺，去除高于第一图形208顶部表面上的侧墙材料层和第二图形材料层，形成第二图形210，第一图形208侧壁和第二图形209侧壁之间的剩余的侧墙材料层209作为侧墙，后续通过去除侧墙，可以在第一图形208和第二图形209之间形成暴露出硬掩膜层表面的开口，沿开口继续刻蚀所述硬掩膜层207，使得所述开口的底部暴露出第三方向上若干所述漏区和相应的隔离层的表面，沿开口刻蚀所述暴露的漏区，在漏区中形成沟槽，因而所述侧墙限定后续漏区中形成的沟槽的宽度或特征尺寸并限定了沟槽的位置，沟槽中后续形成位线接触结构，因而所述侧墙还相当于限定了位线接触结构的宽度或特征尺寸以及位置，由于通过沉积形成的侧墙材料层209的厚度可以做的很薄，因而所述位线接触结构的宽度或特征尺寸可以做的很小，并且形成第一图形208和第二图形209时只需要在形成第一图形208时进行一次光刻和一次刻蚀工艺，由于第一图形208的宽度和特征尺寸较大(不会受限于光刻的最小线宽)，因而形成的第一图形208的位置和精度较高，而侧墙材料层(侧墙)是通过沉积工艺自对准的形成在第一图形侧壁表面，使得形成的侧墙材料层(侧墙)的位置精度较高并且表面粗糙度较低，从而使得位线接触结构的位置精度也较高表面粗糙度也较低，提高了存储器件的性能，降低工艺的成本。

参考图12和图13，图12在图9的基础上进行，图13为图12沿切割线AB方向的剖面结构示意图，去除第一图形208顶部上以及第一图形208和第二图形210之间的侧墙材料层，在所述第一图形208和第二图形210之间形成开口212，所述开口212位于第三方向上若干所述漏区和相应的隔离层的上方。

去除所述第一图形208顶部上的侧墙材料层可以采用化学机械研磨工艺，去除第一图形208和第二图形210之间的侧墙材料层(侧墙)采用各项异性的干法刻蚀工艺。

采用自对准多重图形工艺在所述硬掩膜层207上形成包括若干条平行并交替分布的第一图形208和第二图形210，使得相邻第一图形208和第二图形210之间的开口212的宽度或特征尺寸可以较小并且表面粗糙度较小，后续沿开口212继续刻蚀所述开口212底下的所述硬掩膜层207以及漏区在所述漏区中形成沟槽时，相应的在所述漏区中形成的沟槽的宽度或特征尺寸也会较小并且表面粗糙度较小，因而使得在沟槽中形成的位线接触结构的宽度或特征尺寸也会较小并且表面粗糙度较小，因而提高了存储器件的性能。

所述形成的若干条平行并交替分布的第一图形208和第二图形210以及第一图形208和第二图形210之间的开口212沿第三方向延伸，所述第三方向与第一方向之间具有第二锐角γ(或者所述掩膜图形(第一图形208和第二图形210)延伸方向与所述有源区202的延伸方向之间具有第二锐角γ)，所述第三方向与第二方向之间具有第三锐角θ(或者所述掩膜图形(第一图形208和第二图形210)延伸方向与所述有源区202的延伸方向之间具有第三锐角θ)，且所述第二锐角γ大于所述第一锐角α和第三锐角θ，所述第一锐角α、第二锐角γ和第三锐角θ之和为180度，因而使得有源区202延伸方向与开口212的延伸方向之间的夹角足够大，后续沿开口212刻蚀所述硬掩膜层207和漏区，在所述漏区中形成宽度和位置与所述开口212对应的沟槽213(参考图14和图15)时，使得同等宽度或同等特征尺寸下的沟槽213(参考图14和图15)能暴露出足够大的漏区202b面积，即使得所述沟槽213和沟槽213中形成的位线接触结构的宽度或特征尺寸可以具有更大的灵活性，从而在形成开口212和沟槽213的过程中保护电容区域(源区202a以及源区202a上方对应的区域)不会被刻蚀，并使得开口212和沟槽213能保持较小的宽度或特征尺寸。

在一具体的实施例中，所述第一锐角α的范围为60度-75度，可以为60度，61度，62度，63度，64度，65度，66度，67度，68度，69度，70度，71度，72度，73度，74度，75度，所述第二锐角γ的范围为65度-80度，可以为65度，66度，67度，68度，69度，70度，71度，72度，73度，74度，75度，76度，77度，78度，79度，80度，81度，82度，83度，84度，85度，所述第三锐角θ的范围为35度-45度，可以为35度，36度，37度，38度，39度，40度，41度，42度，43度，44度，45度，通过前述具体的角度设置使得所述沟槽213和沟槽213中形成的位线接触结构的宽度或特征尺寸的灵活性进一步提升，从而在形成开口212和沟槽213的过程中更好的保护电容区域不会被刻蚀，并使得所述开口212和沟槽213的宽度或特征尺寸可以更小。

参考图14和图15，图14在图12的基础上进行，图15为图14沿切割线AB方向的剖面结构示意图，以所述若干条平行并交替分布的第一图形208和第二图形210为掩膜，沿所述开口212刻蚀所述硬掩膜层207(参考图13)，使得所述开口212的底部暴露出第三方向上若干所述漏区202b和相应的隔离层203(以及隔离保护层205)的表面，所述开口212两侧的剩余的所述硬掩膜层为所述相邻的掩膜图形217；以所述若干条平行的掩膜图形217为掩膜，沿开口212刻蚀所述漏区202b和相应的隔离层203，在所述漏区202b和相应的隔离层203中形成若干条平行分布的沟槽213。

刻蚀所述硬掩膜层207采用各项异性的干法刻蚀工艺。在沿所述开口212刻蚀所述硬掩膜层207，使得所述开口212的底部暴露出第三方向上若干所述漏区202b和相应的隔离层203(以及隔离保护层205)的表面时，对所述有源区(漏区202b)和硬掩膜层207的刻蚀速率大于对所述隔离保护层205的刻蚀速率，具体的所述硬掩膜层相对于所述隔离保护层的刻蚀选择比为5:1-15:1，使得形成刻蚀硬掩膜层时对所述隔离保护层205的刻蚀量很小或者忽略不计，从而使得形成的沟槽213不会暴露出所述字线204。

在一实施例中，形成所述沟槽213时，所述有源区(漏区202b)相对于所述隔离保护层205的刻蚀选择比为5:1-15:1，使得形成沟槽213时对所述隔离保护层205的刻蚀量很小或者忽略不计，从而使得形成的沟槽213不会暴露出所述字线204。

参考图16、图17和图18，图16在图14的基础上进行，图17为图16沿切割线CD方向的剖面结构示意图，在所述沟槽213(参考图15)中填充导电层，形成条状的位线接触结构；将所述条状的位线接触结构打断，形成若干与对应的漏区202b连接的位线接触块214。

所述导电层的材料为掺杂多晶硅(比如掺杂N型杂质离子的多晶硅)或金属(比如W、Al、Cu、Ti、Ag、Au、Pt、Ni其中一种或几种)。所述导电层表面可以与有源区202的表面齐平或者高于所述有源区202的表面。在一实施例中，在所述漏区202b中的沟槽213中以及掩膜图形217之间的开口212中均会填充导电层，即所述形成条状的位线接触结构部分不仅位于沟槽213中还有部分位于开口212中。

通过刻蚀工艺将所述条状的位线接触结构打断，形成位线接触块214，所述形成位线接触块214包括第一部分214a和位于第一部分214a上的第二部分214b，所述第一部分214a嵌于漏区202b形成的沟槽中，所述第二部分214b凸出于所述第一部分214a的表面，所述第二部分214b沿沿垂直于第二方向的方向延伸，且所述第二部分214b的在第二方向(或第三方向)的宽度小于所述第一部分214a在第二方向(或第三方向)的宽度，因而尺寸较大第一部分214a嵌于漏区202b中，保持两者较大的接触面积，减小了电阻，尺寸较小的第二部分214b后续与形成的位线连接时，所述位线的尺寸也能较小，能提高集成度，减小相邻位线接触块214之间的寄生电容。在具体的实施例中，在将条状的位线接触结构打断时，需要先在衬底上形成图形化的掩膜层，所述掩膜层中具有沿垂直于第二方向延伸的若干开口，所述开口暴露出沿垂直于第二方向上分布的若干漏区两侧的位线接触结构(导电层)；沿开口刻蚀去除隔离层203和隔离保护层205上的位线接触结构(导电层)，然后还可以继续刻蚀去除部分所述有源区中的位线接触结构(导电层)，形成位线接触块214。

图16、图17和图18为掩膜图形217之间的开口212以及漏区202b中形成的沟槽的的尺寸较大时形成的位线接触块214，图19、图20和图21为为掩膜图形217之间的开口212以及漏区202b中形成的沟槽的的尺寸较小时形成的位线接触块214。参考图22，在形成位线接触块214后，还包括：沿垂直于第二方向的方向形成将若干位线接触块214连接的位线218。

在一实施例中，所述位线218的形成过程包括：在所述半导体衬底上形成层间介质层(图中未示出)，所述层间介质层中形成若干平行的开口，每一个所述开口沿垂直于第二方向的方向延伸，且相应的暴露出沿垂直于第二方向的方向排布的若干位线接触块214的部分表面；形成位线218，

本发明一实施例还提供了一种存储器件，参考图14和图15，包括：

半导体衬底201，所述半导体衬底201中形成有沿第一方向延伸的若干分立的有源区202，所述若干有源区202之间通过隔离层203隔离，所述每一个有源区202和相应的隔离层203中形成有沿第二方向延伸的两条平行的字线204，所述两条字线204将每一个有源区202分为位于两条字线204之间的漏区202b和分别位于字线204外侧的源区202a，且所述第一方向和第二方向之间的具有第一锐角α；

位于所述半导体衬底201上形成沿第三方向延伸的若干条平行的掩膜图形217，所述掩膜图形217采用自对准多重图形工艺形成，所述相邻掩膜图形217之间具有开口212，所述开口212暴露出第三方向上若干所述漏区202b和相应的隔离层203的表面，所述掩膜图形217作为后续刻蚀所述漏区202b和相应的隔离203层，在所述所述漏区202b和相应的隔离203层中形成若干条平行分布的沟槽213时的掩膜。

在一实施例中，所述第三方向与第一方向之间具有第二锐角γ，所述第三方向与第二方向之间具有第三锐角θ，所述第二锐角γ大于所述第一锐角α和第三锐角θ，所述第一锐角α、第二锐角γ和第三锐角θ之和为180度。

在一实施例中，所述第一锐角α的范围为60度-75度，所述第二锐角γ的范围为65度-80度，所述第三锐角θ的范围为35度-45度。

在一具体的实施例中，所述第一锐角α为69度，所述第二锐角γ为70度，所述第三锐角θ为41度。

在一实施例中，所述字线204的表面低于所述漏区202b和源区202a的表面，所述字线204表面上具有隔离保护层205，所述隔离保护层205的表面与所述漏区202b和源区202a的表面齐平或高于漏区和源区的表面。

在一实施例中，后续在形成所述沟槽时，对所述有源区202的刻蚀速率大于对所述隔离保护层205的刻蚀速率。

所述形成的位线接触块214的表面可以与可以与有源区202的表面齐平或者高于所述有源区202的表面。

需要说明的是，本实施例(存储器件)与前述实施例(存储器件的形成过程)中相同或相似结构的限定或描述，在本实施例中不再赘述，具体请参考前述前述实施例中相应部分的限定或描述。

本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (10)

1.一种存储器件的形成方法，其特征在于，包括：

提供半导体衬底，所述半导体衬底中形成有沿第一方向延伸的若干分立的有源区，所述若干有源区之间通过隔离层隔离，所述每一个有源区和相应的隔离层中形成有沿第二方向延伸的两条平行的字线，所述两条字线将每一个有源区分为位于两条字线之间的漏区和分别位于字线外侧的源区，且所述第一方向和第二方向之间的具有第一锐角；

采用自对准多重图形工艺在所述半导体衬底上形成沿第三方向延伸的若干条平行的掩膜图形，所述相邻掩膜图形之间具有开口，所述开口暴露出第三方向上若干所述漏区和相应的隔离层的表面；

以所述若干条平行的掩膜图形为掩膜，沿开口刻蚀所述漏区和相应的隔离层，在所述漏区和相应的隔离层中形成若干条平行分布的沟槽；

在所述沟槽中填充导电层，形成条状的位线接触结构；

将所述条状的位线接触结构打断，形成若干与对应的漏区连接的位线接触块；

沿垂直于第二方向的方向形成将若干位线接触块连接的位线。

2.如权利要求1所述的存储器件的形成方法，其特征在于，所述第三方向与第一方向之间具有第二锐角。

3.如权利要求2所述的存储器件的形成方法，其特征在于，所述第三方向与第二方向之间具有第三锐角，所述第二锐角大于所述第一锐角和第三锐角，所述第一锐角、第二锐角和第三锐角之和为180度。

4.如权利要求3所述的存储器件的形成方法，其特征在于，所述第一锐角的范围为60度-75度，所述第二锐角的范围为65度-80度，所述第三锐角的范围为35度-45度。

5.如权利要求4所述的存储器件的形成方法，其特征在于，所述第一锐角为69度，所述第二锐角为70度，所述第三锐角为41度。

6.如权利要求1或3所述的存储器件的形成方法，其特征在于，采用自对准多重图形工艺在所述半导体衬底上形成沿第三方向延伸的若干条平行的掩膜图形，所述相邻掩膜图形之间具有开口，所述开口暴露出第三方向上若干所述漏区和相应的隔离层的表面的过程包括：在所述衬底上形成硬掩膜层；在所述硬掩膜层上形成沿第三方向延伸的若干平行的第一图形；在所述第一图形的顶部和侧壁表面上以及相邻第一图形之间的硬掩膜层表面上形成侧墙材料层；在所述侧墙材料层上形成第二图形，所述第二图形填充满第一图形之间的空间；去除第一图形顶部上以及第一图形和第二图形之间的侧墙材料层，在所述第一图形和第二图形之间形成开口；沿所述开口刻蚀所述硬掩膜层，使得所述开口的底部暴露出第三方向上若干所述漏区和相应的隔离层的表面，所述开口两侧的剩余的所述硬掩膜层为所述相邻的掩膜图形。

7.如权利要求6所述的存储器件的形成方法，其特征在于，在沿所述开口刻蚀所述硬掩膜层时，对所述漏区和硬掩膜层的刻蚀速率大于对所述隔离保护层的刻蚀速率。

8.如权利要求7所述的存储器件的形成方法，其特征在于，所述字线表面具有隔离保护层，在形成所述沟槽时，所述漏区相对于所述隔离保护层的刻蚀选择比为5:1-15:1。

9.如权利要求1所述的存储器件的形成方法，其特征在于，所述形成位线接触块包括第一部分和位于第一部分上的第二部分，所述第一部分嵌于漏区形成的沟槽中，所述第二部分凸出于所述第一部分的表面，所述第二部分沿沿垂直于第二方向的方向延伸，且所述第二部分的在第二方向或第三方向的宽度小于所述第一部分在第二方向或第三方向的宽度。

10.一种采用权利要求1-9任一项所述的方法形成的存储器件，其特征在于，包括：

半导体衬底，所述半导体衬底中形成有沿第一方向延伸的若干分立的有源区，所述若干有源区之间通过隔离层隔离，所述每一个有源区和相应的隔离层中形成有沿第二方向延伸的两条平行的字线，所述两条字线将每一个有源区分为位于两条字线之间的漏区和分别位于字线外侧的源区，且所述第一方向和第二方向之间的具有第一锐角；

位于所述半导体衬底上形成沿第三方向延伸的若干条平行的掩膜图形，所述掩膜图形采用自对准多重图形工艺形成，所述相邻掩膜图形之间具有开口，所述开口暴露出第三方向上若干所述漏区和相应的隔离层的表面，所述掩膜图形作为后续刻蚀所述漏区和相应的隔离层，在所述漏区和相应的隔离层中形成若干条平行分布的沟槽时的掩膜。

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