KR20100018852A - 반도체 메모리 소자 및 그 제조 방법 - Google Patents

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KR20100018852A
KR20100018852A KR1020080077551A KR20080077551A KR20100018852A KR 20100018852 A KR20100018852 A KR 20100018852A KR 1020080077551 A KR1020080077551 A KR 1020080077551A KR 20080077551 A KR20080077551 A KR 20080077551A KR 20100018852 A KR20100018852 A KR 20100018852A
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윤영배
나영섭
최정동
강희수
장동훈
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삼성전자주식회사
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Abstract

본 발명은 비트 라인을 공유하는 구조를 갖는 반도체 메모리 소자 및 그 제조 방법에 관한 것이다. 본 발명의 일 실시예에 따른 반도체 메모리 소자는, 복수의 메모리 셀 트랜지스터들을 포함하는 제 1 방향으로 연장된 복수의 메모리 셀 컬럼들; 상기 메모리 셀 컬럼의 일 단부에 각각 접속된 복수의 선택 트랜지스터들; 및 상기 복수의 선택 트랜지스터들 중 인접하는 2 이상의 선택 트랜지스터들의 소오스/드레인 영역들에 공통 접속되어 하나의 비트 라인에 각각 전기적으로 연결되는 복수의 비트 라인 콘택들을 포함하며, 상기 비트 라인 콘택들은 인접하는 다른 비트 라인 콘택들이 상기 제 1 방향에 직교하는 제 2 방향으로 서로 나란히 배치되지 않도록 배열된다.

Description

반도체 메모리 소자 및 그 제조 방법{Semiconductor memory device and method of fabricating the same}
본 발명은 반도체 메모리 소자 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는, 비트 라인을 공유하는 구조를 갖는 반도체 메모리 소자 및 그 제조 방법에 관한 것이다.
최근 반도체 집적 기술의 발전되면서, DRAM(dynamic random access memory) 또는 플래시 메모리 소자와 같은 반도체 메모리 소자의 기억 용량은 수십 Gb에 달하고 있다. 집적도가 증가함에 따라, 이들 반도체 메모리 소자의 배선 구조는 더욱 복잡해지고 있다.
집적도가 증가면서, 디자인 룰의 협소화됨에 따라 ArF 광원을 이용한 포토리소그래피 공정이 필수적으로 요구되고 있다. 이러한 ArF 광원을 사용하는 포토리소그래피 공정에 있어서, 포토레지스트층의 두께도 고정밀 미세 패터닝을 위하여 점차적으로 감소되고 있는 추세이다. 그에 따라, 반도체 소자 제조시, 포토리소그래피 공정만으로 두꺼운 층간 절연막을 관통하여 메모리 셀과 비트 라인 사이에 미세 콘택을 형성하는 것은 점점 어려워질 것으로 예상된다.
상기 디자인 룰의 협소화에 대응하여 포토리소그래피 공정을 대체할 수 있는 기술로서, 자기 정렬 이중 패터닝 방법(self aligned double patterning; SADP)에 의해 층간 절연막 내에 상기 미세 콘택을 형성할 수 있는 기술이 제안된 바 있다. 예를 들면, 자기 정렬 이중 패터닝 방법에 관하여는 본 출원인의 한국 특허 제791,012호를 참조할 수 있다. 그러나, 이러한 자기 정렬 이중 패터닝 방법은 비트 라인들 사이의 기생 캐패시턴스로 인하여 소자의 고속화와 집적화에 어려움이 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 반도체 소자 산업에서 비용과 성능 경쟁으로 인한 소자의 집적화와 고속화에 대응하여, 비트 라인의 배선 밀도를 감소시키면서 상기 비트 라인과 메모리 셀간의 콘택을 용이하게 형성할 수 있는 비트 라인 콘택 구조를 갖는 반도체 메모리 소자를 제공하는 것이다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는, 상기 이점을 갖는 반도체 메모리 소자의 제조 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 메모리 소자는, 복수의 메모리 셀 트랜지스터들을 포함하는 제 1 방향으로 연장된 복수의 메모리 셀 컬럼들; 상기 메모리 셀 컬럼의 일 단부에 각각 접속된 복수의 선택 트랜지스터들; 및 상기 복수의 선택 트랜지스터들 중 인접하는 2 이상의 선택 트랜지스터들의 소오스/드레인 영역들에 공통 접속되어 하나의 비트 라인에 각각 전기적으로 연결되는 복수의 비트 라인 콘택들을 포함할 수 있다. 상기 비트 라인 콘택들은 인접하는 다른 비트 라인 콘택들이 상기 제 1 방향에 직교하는 제 2 방향으로 서로 나란히 배치되지 않도록 배열된다.
일부 실시예에서, 상기 복수의 메모리 셀 트랜지스터들은 서로 직렬 접속될 수 있다. 또한, 상기 비트 라인 콘택들은 상기 제 1 방향을 따라 동일한 간격으로 교대 반복 배열될 수 있다.
일부 실시예에서, 상기 복수의 비트 라인 콘택들 중 적어도 일부는 상기 인접하는 복수의 메모리 셀 컬럼들 사이의 소자 분리막 상으로 연장된 보더리스 콘택을 포함할 수 있다. 상기 복수의 비트 라인 콘택들은 베이스 패턴 영역을 포함할 수 있다. 다른 실시예로서, 상기 비트 라인 콘택들은 상기 베이스 패턴 영역으로부터 상기 인접하는 2 이상의 선택 트랜지스터들의 소오스/드레인 영역들 중 적어도 어느 하나 상으로 연장되는 확장 패턴 영역을 더 포함할 수 있다.
상기 다른 기술적 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 메모리 소자의 제조 방법은, 반도체 기판에 소자 분리막을 형성하여 제 1 방향으로 연장된 복수의 활성 영역을 한정하는 단계; 상기 활성 영역 상에 복수의 메모리 셀 트랜지스터를 형성하는 단계; 상기 메모리 셀 컬럼의 일 단부에 각각 접속되는 복수의 선택 트랜지스터들을 형성하는 단계; 상기 반도체 기판 상에 상기 복수의 메모리 셀 트랜지스터 및 상기 복수의 선택 트랜지스터들 덮는 층간 절연막을 형성하는 단계; 상기 층간 절연막 내에, 상기 복수의 선택 트랜지스터들 중 인접하는 2 이상의 선택 트랜지스터들의 소오스/드레인 영역들을 모두 노출시키는 복수의 콘택 홀들을 형성하는 단계; 상기 복수의 콘택 홀들을 도전 재료로 매립하여 복수의 비트 라인 콘택들을 형성하는 단계; 및 상기 비트 라인 콘택들에 접속되어 상기 제 1 방향으로 연장되는 복수의 비트 라인들을 형성하는 단계를 포함할 수 있다. 이 경우, 상기 콘택 홀들은 인접하는 다른 콘택 홀들이 상기 제 1 방향에 직교하는 제 2 방향으로 서로 나란히 배치되지 않도록 배열되도록 한다.
일부 실시예에서, 상기 복수의 콘택 홀들은 보더리스 콘택을 형성하기 위하 여, 상기 인접하는 복수의 메모리 셀 컬럼들 사이의 상기 소자 분리막의 적어도 일부를 노출시킬 수 있다. 또한, 일부 실시예에서는, 상기 복수의 비트 라인 콘택들을 형성하는 단계 이전에, 상기 2 이상의 선택 트랜지스터들의 노출된 소오스/드레인 영역들에 접촉 저항을 감소시키기 위한 불순물 층을 형성하는 단계를 수행할 수 있다.
본 발명에 따르면, 인접하는 메모리 스트링들이 하나의 비트 라인 콘택을 통하여 하나의 비트 라인을 공유함으로써, 비트 라인의 개수가 감소되면서, 비트 라인 콘택들 사이의 피치를 증가시킨다. 또한, 인접하는 비트 라인 콘택들이 서로 나란히 배치되지 않도록 배열됨으로써, 포토리소그래피 공정의 오정렬 마진에 대응하여 비트 라인 콘택 사이의 거리를 충분히 확보할 수 있는 이점이 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
이하의 설명에서 어떤 층이 다른 층의 위에 존재한다고 기술될 때, 이는 다 른 층의 바로 위에 존재할 수도 있고, 그 사이에 제3의 층이 개재될 수도 있다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이며, 도면상에서 동일 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
본 명세서에서 제 1, 제 2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제 1 부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제 2 부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
이하, 본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도 시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다.
도 1은 본 발명의 일 실시예에 따른 NAND 형 플래시 메모리 어레이(100)를 나타내는 개략도이다. NAND 형 플래시 메모리 어레이(100)는 각각 직렬 접속된 복수의 메모리 셀들(M11, M12,···, M8N)을 포함하는 복수의 메모리 스트링들(MS1, MS2,···, MS8)을 포함한다. 메모리 스트링들(MS1, MS2,···, MS8)의 일 단부에는 제 1 선택 트랜지스터들(ST1, ST2,,···, ST8)이 접속되고, 메모리 스트링들(MS1, MS2,···, MS8)의 타 단부에는 제 2 선택 트랜지스터들(ST'1, ST'2,···, ST'8)이 접속된다.
메모리 스트링들(MS1, MS2,···, MS8)은 2 개씩 쌍을 이루어 하나의 비트 라인(BL1, BL2, BL3, BL4)에 각각 접속된다. 예를 들면, 인접하는 2 개의 메모리 스트링들(MS1, MS2)의 일 단부들은 하나의 비트 라인 콘택(BC1)을 통하여 하나의 비트 라인(BL1)에 공통 접속된다. 마찬가지로, 인접하는 다른 2 개의 메모리 스트링들(MS3, MS4)의 일 단부들도 다른 하나의 비트 라인 콘택(BC2)를 통하여 다른 하나의 비트 라인(BL2)에 공통 접속된다. 메모리 메모리 스트링들(MS1, MS2,···, MS8)의 타단부는 공통 소스 라인(CSL)에 접속될 수 있다.
제 1 선택 트랜지스터들(ST1, ST2,···, ST8)은 2 이상의 스트링 선택 라인들(SSL1, SSL2)에 의해 제어되고, 제 2 선택 트랜지스터들(ST'1, ST'2,···, ST'8)은 접지 선택 라인(GSL)에 의해 제어될 수 있다. 복수의 메모리 셀들(M1, M2,···, M8)은 워드 라인들(WL1, WL2,···, WLN)에 의해 제어된다. 비트 라인(BL1, BL2, BL3, BL4)을 공유하는 반도체 메모리 소자를 구현하기 위한 제 1 선택 트랜지스터들(ST1, ST2,···, ST8) 및 스트링 선택 라인들(SSL1, SSL2) 그리고, 공통 소스 라인(CSL)에 관한 구성은 예로서 개시된 것이며, 본 발명의 실시예는 이에 제한되지 않는다.
인접하는 메모리 스트링들이 하나의 비트 라인 콘택을 통하여 하나의 비트 라인을 공유하면, 비트 라인의 개수가 감소되면서, 비트 라인 콘택들 사이의 피치(pitch)는 증가될 수 있다. 도 1에 도시된 어레이(100)의 경우, 하나의 메모리 스트링들마다 하나의 비트 라인이 할당되는 종래의 NAND 어레이에 비하여, 비트 라인의 개수는 8개에서 4개로 감소된다. 이것은, 비트 라인과 비트 라인 콘택을 형성하기 위한 디자인 룰이 완화되는 것을 의미한다. 또한, 비트 라인과 비트 라인 사이의 간격이 증가되어, 비트 라인들 사이의 기생 캐패시턴스를 감소시켜 반도체 메모리 소자의 고속 동작을 가능하게 할 수 있다.
비트 라인(BL1, BL2, BL3, BL4)을 공유하기 위한 비트 라인 콘택들(BC1, BC2, BC3, BC4)은 서로 나란히 배치되지 않도록 배열되어 있다. 나란히 배치되지 않도록 배열되는 비트 라인 콘택들의 배열 방식은 후술하는 바와 같이, 비트 라인 콘택들의 폭과 이들 사이의 거리를 증가시켜, 포토리소그래피의 공정 마진을 증가시킬 수 있다. 그에 따라, 복잡한 자기 정렬 이중 패터닝 방법(SADP)에 의존하지 않고서도 기존의 포토리소그래피 공정에 의해 비트 라인 콘택을 형성할 수 있다.
전술한 실시예에서는 2 개의 인접하는 메모리 스트링들이 하나의 비트 라인을 공유하는 것을 예시하고 있으나, 본 발명은 이에 제한되는 것은 아니다. 예를 들면, 3 개 이상의 인접하는 메모리 스트링들이 하나의 비트 라인 콘택을 통하여 하나의 비트 라인을 공유할 수도 있음은 자명하다. 또한, 당업자에게 있어서, 본 개시 사항으로부터 AND 형태 또는 NOR 형태의 플래시 메모리 아키택쳐에서도 비트 라인 공유를 위해 본 발명의 실시예에 따른 비트 라인 콘택의 구조가 적용될 수 있음은 자명하다. 이하에서는, 전술한 실시예에 따른 플래시 메모리 어레이를 구현하기 위한 본 발명의 다양한 실시예에 따른 반도체 메모리 소자에 관하여 상술하도록 한다.
도 2는 본 발명의 일 실시예에 따른 NAND 플래시 메모리 소자(200)의 평면도이다. 도 3 및 도 4는 도 2의 선 A-A' 및 선 B-B'를 따라 각각 절취한 NAND 플래시 메모리 소자의 단면도들이다. 설명의 편의를 위하여 도 2에서 일부 구성 부재들을 생략하였으나, 생략된 구성 부재들은 도 3 및 도 4에 의하여 완전히 개시된다.
도 2와 함께 도 3 및 도 4를 참조하면, NAND 플래시 메모리 소자(200)는 반도체 기판(10) 상에서 제 1 방향으로 연장된 복수의 메모리 셀 컬럼들(A1, A2,···, A8)을 포함한다. 반도체 기판(10)은 P 형 단결정 실리콘 기판일 수 있다. 메모리 셀 컬럼들(A1, A2,···, A8)을 구성하는 활성 영역들(S)은 반도체 기판(10) 내에, 예를 들면, 약 3000 Å 내지 4500 Å 의 깊이를 갖는 얕은 트렌치 분리막(Shallow Trench Isolation; STI)과 같은 소자 분리막(20)을 형성함으로써 정의될 수 있다.
반도체 기판(10)은 P 도전형 웰 영역(11)을 포함할 수 있다. P 도전형 웰 영역(11)은 반도체 기판(10)으로부터 예를 들면, 약 4 ㎛의 깊이를 가지며, N 도전형 웰 영역(12)에 의해 둘러싸일 수 있다. 각 활성 영역들(S) 상에는 메모리 셀 트랜지스터들(M11, M12, M13,···, M1N -2, M1N -1, M1N)이 형성된다. 메모리 셀 트랜지스터들(M11, M12, M13,···, M1N -2, M1N -1, M1N)은 활성 영역(S) 상에 순차적으로 적층된 하부 절연막(31), 전하 저장층(32), 상부 절연막(33) 및 게이트 전극(34)을 포함하는 게이트 스택(30)을 포함한다.
게이트 스택(30)은 당해 기술 분야에 잘 알려진 바와 같이, 예를 들면, 게이트 스택(30)을 구성하는 막들(31 ~ 34)을 반도체 기판(10) 상에 순차대로 적층하고 패터닝하여 형성될 수 있다. 이후, 게이트 스택(30)의 측벽에 스페이서막(미도시)을 더 형성할 수 있다. 게이트 스택(30)과 상기 스페이서막을 이온 주입 마스크로 사용하여, 예를 들면 N+ 불순물 영역으로 형성된, 소오스/드레인 영역들(40)을 형성할 수 있다.
메모리 셀 트랜지스터들(M11, M12, M13,···, M1N -2, M1N -1, M1N)은 게이트 스택(30)에 의해 이격된 소오스/드레인 영역(40)을 서로 공유하면서 직렬 연결되어 각각의 메모리 셀 컬럼(A1, A2,···, A8)을 정의한다. 각 메모리 셀 트랜지스터(M11, M12, M13,···, M1N -2, M1N -1, M1N)의 게이트 전극(34)은 워드 라인(WL1, WL2, WL3,···, WLN -2, WLN -1, WN)으로서 형성될 수 있다. 워드 라인들(WL1, WL2, WL3,···, WLN -2, WLN -1, WN)은 복수의 메모리 셀 컬럼들(A1, A2,···, A8)과 교차하도록 제 1 방향에 직교하는 제 2 방향으로 연장될 수 있다.
비휘발성 메모리 소자를 구현하기 위하여, 당해 기술 분야에서 잘 알려진 바와 같이, 전하 저장층(32)은 전자 또는 홀의 트랩핑 센터를 제공하는 전하 트랩막이거나 플로팅된 도전막을 포함할 수 있다. 하부 절연막(31)과 상부 절연막(32)은 메모리 소자의 프로그래밍/소거의 구동 방식에 따라, 전하 저장층(32)에 대한 터널링 절연막 또는 블로킹 절연막으로 기능할 수 있다.
상기 전하 트랩막은, 예를 들면, 실리콘 질화막, 금속 질화막, 금속 산화막 또는 이들의 조합으로 이루어질 수 있다. 상기 플로팅된 도전막은, 예를 들면, 도핑된 폴리실리콘막, 금속막, 도전성 금속 질화막, 도전성 금속 산화막일 수 있다. 상기 터닐링 절연막과 블로킹 절연막은 예를 들면, 실리콘 산화막이거나, 상기 실 리콘 산화막보다 더 큰 유전 상수를 갖는 실리콘산소 질화막, 알루미늄 산화막, 란탄 산화막, 란탄알루미늄 산화막, 하프늄 산화막, 하프늄알루미늄 산화막, 란탄하프늄 산화막, 지르코늄 산화막 및 탄탈륨 산화막과 같은 고유전율막일 수도 있다.
전술한 게이트 스택(30)의 구조 및 이를 구성하는 각 막들(31 ~ 34)의 기능, 순서 그리고 재료들은 예로서 개시된 것이며, 본 발명의 실시예가 이들 예에 의해 제한되는 것은 아니다. 예를 들면, 게이트 스택(30)을 구성하는 각 막들(31 ~ 34)은 그 기능의 개선을 위해 2 이상의 막이 적층된 다층막으로 형성될 수도 있으며, 이들 막들의 계면 부근에 나노 결정층과 같은 새로운 층이 개재될 수 있다. 또한, 이들 막(31 ~ 34)은 표면 처리될 수도 있다. 또한, 게이트 스택(30)은 당해 기술 분야에서 잘 알려진 바와 같이, 멀티 비트 동작을 위해 스플릿 게이트 형과 같은 구조를 갖거나, 핀(fin)형과 같은 3차원 게이트 구조를 가질 수도 있다.
메모리 셀 컬럼들(A1, A2,···, A8)의 일 단부에 있는 메모리 셀 트랜지스터들(M11, M21, M31,···, M81)의 소오스/드레인 영역(40)은 선택 트랜지스터(ST1, ST2,···, ST8)를 통하여 비트 라인(BL)에 연결된다. 도시하지는 않았으나, 도 1을 참조하여 상술한 바와 같이, 메모리 셀 컬럼들(A1, A2,···, A8)의 타 단부에 있는 메모리 셀 트랜지스터들(M16, M26, M36,···, M86)의 소오스/드레인 영역은 다른 선택 트랜지스터(도 1의 ST'1, ST'2,···, ST'8)를 통하여 공통 소스 라인(CSL)에 연결될 수 있다.
선택 트랜지스터들(ST1, ST2,···, ST8)은 당해 기술 분야에 잘 알려진 바와 같이, 예를 들면, 게이트 절연막(36)과 게이트 전극(37)을 순차대로 적층하고 이를 패터닝하여 제조될 수 있다. 게이트 스택(35)을 이온 주입 마스크로 사용하여 소오스/드레인 영역들(41, 42)을 형성할 수 있다. 전술한 메모리 셀 트랜지스터와 선택 트랜지스터들의 제조 단계는 예로서 제시된 것이며, 본 발명의 실시예가 이에 제한되는 것은 아니다. 예를 들면, 메모리 셀 트랜지스터와 선택 트랜지스터는 서로 독립적으로 형성될 수도 있다. 선택적으로는, 공통된 공정 단계, 예를 들면, 소오스/드레인 영역들(40, 41, 42)을 형성하기 위한 이온 주입 공정이 메모리 셀 트랜지스터와 선택 트랜지스터에 대하여 동시에 수행될 수도 있다.
메모리 셀 트랜지스터와 선택 트랜지스터를 형성한 후, 반도체 기판(10)에 층간 절연막(50)을 형성한다. 층간 절연막(50)은 예를 들면, PECVD에 의해 형성된 실리콘 산화막일 수 있다.
비트 라인들(BL1~BL4)과 선택 트랜지스터들(ST1, ST2,···, ST8)을 전기적으로 연결하기 위한 비트 라인 콘택들(BC1 ~ BC4)은 인접하는 2 개의 선택 트랜지스터들(ST1, ST2,···, ST8)의 각 소오스/드레인 영역들(42)에 공통 접속된다. 그에 따라, 인접하는 한 쌍의 메모리 셀 컬럼들은 하나의 비트 라인에 공통 접속된다. 이들 비트 라인 콘택들(BC1 ~ BC4)은 제 2 방향으로 서로 나란히 배치되지 않도록 배열될 수 있다.
예를 들면, 도 1 및 도 2에 도시된 바와 같이, 비트 라인 콘택들(BC1 ~ BC4)은 제 2 방향을 따라 배치되지만, 제 1 방향을 따라 일정한 간격(d)으로 교번하여 왕복 배열될 수 있다. 그 결과, 인접하는 비트 라인 콘택들 사이의 거리로 정의되는 비트 라인 콘택들 사이의 거리(l)는
Figure 112008056818954-PAT00001
(여기서, p는 제 2 방향으로의 비트 라인 콘택들 사이의 거리이며, d는 제 1 방향으로의 비트 라인 콘택들 사이의 간격이다)가 된다.
이와 같이, 본 발명의 일 실시예에 따르면, 인접하는 한 쌍의 메모리 스트링들이 하나의 비트 라인을 공유함으로써 비트 라인 콘택의 피치를 증가시킬 뿐만 아니라, 비트 라인 콘택들을 제 1 방향을 따라 일정한 간격(d)으로 교번하여 왕복 배열함으로써 인접하는 비트 라인 콘택 사이의 거리(l)를 p 보다 더 증가시킬 수 있다. 비트 라인 콘택들 사이의 거리(l)를 증가시키기 위하여 간격(d)은 위치에 따라 가변적일 수도 있다.
비트 라인 콘택들(BC1 ~ BC4)은 인접하는 한 쌍의 선택 트랜지스터들의 소오스/드레인 영역들(42)에 공통 접속하기 위하여, 도 4에 도시된 바와 같이, 인접하는 활성 영역들(S)과 이들 사이의 소자 분리막(20) 상에 걸쳐서 형성될 수 있다. 즉, 비트 라인 콘택들(BC1 ~ BC4)은 활성 영역(S)과 비활성 영역에 걸쳐서 형성되는 보더리스 콘택(borderless contact) 구조를 가질 수 있다.
보더리스 콘택 구조를 갖는 비트 라인 콘택들(BC1 ~ BC4)을 형성하기 위해서 는, 층간 절연막(50) 내에 인접하는 2 개의 선택 트랜지스터들의 소오스/드레인 영역들(42)과 이들 사이의 소자 분리막(20)의 표면을 모두 노출시키는 콘택 홀(H)을 형성하고 콘택 홀(H) 내에 구리(Cu), 텅스텐(W) 또는 도핑된 폴리실리콘(Poly-Si)과 같은 도전 재료를 매립함으로써 형성할 수 있다.
일부 실시예에서는, 층간 절연막(30)을 식각하여 콘택 홀(H)을 형성한 후, 노출된 활성 영역의 표면에 N 형 또는 P 형 불순물을 주입하는 이온주입 공정을 수행하여 불순물 층(43)을 형성할 수 있다. 불순물 층(43)은 비트 라인 콘택(BC1 ~ BC4)과 소오스/드레인 영역(42)의 접촉 저항을 감소시킬 수 있다. 상기 이온 주입 공정 후에, 콘택 홀(H)의 측벽에 스페이서 막(51)을 형성할 수 있다. 스페이서 막(51)은 예를 들면 실리콘 질화막일 수 있다.
또한, 일부 실시예에서는, 선택 트랜지스터의 노출된 소오스/드레인 영역들(42) 상에 하나 이상의 부가층(60)을 더 형성할 수 있다. 부가층(60)은 예를 들면, 오믹 콘택층(61)을 포함할 수 있다. 일부 실시예에서, 오믹 콘택층(61)은 코발트 실리콘화물 또는 텅스텐 실리콘화물을 포함하는 실리콘화물 층일 수 있다. 또한, 일부 실시예에서는, 부가층(60)으로서, 부착성을 개선하거나 불순물의 확산 방지를 위한 장벽층(62)을 더 형성할 수 있다. 장벽층(62)은 예를 들면, Ti 막, TiN 막 또는 Ti/TiN 막일 수 있다.
식각 공정에 의해 콘택 홀(H)을 형성하는 경우, 층간 절연막(30)에 대한 활성 영역(S)과 소자 분리막(20)의 식각 선택비의 차이로 인하여, 소자 분리막(20') 의 일부가 식각되어, 활성 영역(S)과 소자 분리막(20')의 경계에 홈이 발생할 수 있다. 상기 홈이 선택 트랜지스터의 소오스/드레인 영역(42)보다 깊어지는 경우, 상기 홈 내에 비트 라인 콘택을 형성하기 위한 도전 재료가 채워지면서, 소오스/드레인 영역(42)으로부터 기판(10)으로 누설 전류가 발생할 수 있다.
상기 누설 전류의 원인이 되는 홈의 형성을 방지하기 위하여, 콘택 홀(H)을 형성하는 공정 이전에 미리 소자 분리막(20)과 인접하는 활성 영역(S)의 경계에 식각 방지막(미도시)을 형성하는 공정을 수행할 수 있다. 이에 관하여는, 본 출원인에 의해 출원된 특허공개 공보 제2007-0016741호에 개시되어 있으며, 상기 문헌은 본 명세서에 참조로서 그 전체가 포함된다.
비트 라인 콘택들(BC1 ~ BC4)을 형성한 후, 비트 라인 콘택들(BC1 ~ BC4)에 접속되는 비트 라인들(BL1 ~ BL4)을 형성할 수 있다. 비트 라인들(BL1 ~ BL4)은 당해 기술 분야에서 잘 알려진 바에 따라, 층간 절연막(50) 상에 알루미늄 또는 구리와 같은 도전층을 형성하고 이를 라인 형태로 패터닝함으로써 형성될 수 있다.
도시하지는 아니하였으나, 다른 실시예에서는, 비트 라인 콘택들(BC1 ~ BC4)의 폭이 증가됨을 이용하여, 다마신 공정에 의해 비트 라인들(BL1 ~ BL4)을 형성할 수 있다. 예를 들면, 당해 기술 분야에 잘 알려진 바와 같이, 층간 절연막을 식각하여, 비트 라인 콘택들(BC1 ~ BC4)을 지나는 라인 형태의 트렌치를 형성한 후, 구리와 같은 도전 재료를 트렌치에 매립할 수 있다. 이후, 에치백 또는 화학기계적 연마 공정(CMP)에 의한 평탄화 공정을 수행하여 비트 라인들(BL1 ~ BL4)을 형성한다.
도 5 내지 도 12은 본 발명의 다양한 실시예들에 따른 비트 라인 콘택들(BCa ~ BCh)의 레이아웃(300A ~ 300H)을 나타내는 도면이다. 설명의 편의를 위하여 이들 도면에서는 도 2의 비트 라인 콘택 영역(CA)에 해당하는 부분만을 도시하였다. 도시된 비트 라인 콘택들(BCa ~ BCh)의 형상은 전술한 콘택 홀(H)의 평면 형상에 해당함을 이해할 수 있다. 비트 라인 콘택들(BCa ~ BCh)은, 전술한 바와 같이, 인접한 선택 트랜지스터의 소오스/드레인 영역들(42)에 공통 접속된다.
도 5를 참조하면, 비트 라인 콘택(BCa)은 인접한 선택 트랜지스터의 소오스/드레인 영역들(42)에 중첩되는 베이스 패턴 영역(B)을 가질 수 있다. 베이스 패턴 영역(B)은 도 5에 도시된 바와 같이 직사각형 패턴일 수 있다. 일 실시예에서, 베이스 패턴 영역(B)의 폭(w)은 메모리 셀 컬럼들(A1, A2,···, A8) 중 예를 들면, 인접하는 2 개의 메모리 셀 컬럼들(A1, A2)의 최외각 경계에 의해 정의되는 길이(x)보다 더 큰 크기를 가질 수 있다. 그러나, 베이스 패턴 영역(B)의 폭(w)은 포토리소그래피 공정의 오정렬 마진을 고려하여, 다른 메모리 셀 컬럼들에 비트 라인 콘택들(BCa)이 단락되지 않도록 제한되어야 한다.
일반적으로 선택 트랜지스터의 소오스/드레인 영역(42)과 비트 라인 콘 택(BCa)의 접촉 면적이 더 클수록 저항이 작아진다. 따라서, 선택 트랜지스터의 소오스/드레인 영역(42)의 면적과 함께 이에 접촉하는 비트 라인 콘택(BCa)의 면적을 증가시킬 필요가 있다. 도 6을 참조하면, 비트 라인 콘택(BCb)은 선택 트랜지스터의 소오스/드레인 영역(42)과의 접촉 면적을 증가시키기 위하여, 베이스 패턴 영역(B)으로부터 연장된 확장 패턴 영역(Xa, Xb; X)을 가질 수 있다. 확장 패턴 영역(X)은 선택 트랜지스터의 소오스/드레인 영역(42) 상으로 연장되면서 동시에 해당 메모리 셀 컬럼들(A1, A2,···, A8) 중, 예를 들면, 인접하는 2 개의 메모리 셀 컬럼들(A1, A2) 사이의 소자 분리막(20) 상으로도 연장된 형태를 가질 수 있다. 도 6은 확장 패턴 영역(X)이 제 1 방향을 따라 베이스 패턴 영역(B)의 양쪽으로 연장된 형태(Xa, Xb)를 예시하고 있지만, 베이스 패턴 영역(B)으로부터 제 1 방향을 따라 어느 한쪽으로만 연장된 형태를 가질 수도 있다. 또한, 일부 실시예에서는, 확장 패턴 영역(X)이 비트 라인 콘택들(BCb)마다 연장 방향이 교번하도록 연장될 수도 있다.
도 7 내지 도 11은 확장 패턴 영역(X)이 소자 분리막(20)을 제외하고 선택 트랜지스터의 소오스/드레인 영역들(42) 상으로만 연장된 다양한 비트 라인 콘택들(BCc ~ BCg)을 도시한다. 예를 들면, 도 7 및 도 8에서와 같이, 확장 영역 패턴들(X)은 한 쌍의 선택 트랜지스터들의 소오스/드레인 영역들 상에 모두 중첩하도록, 베이스 패턴 영역(B)으로부터 연장될 수 있다. 일 실시예에서, 각 비트 라인 콘택들(BCc)의 확장 영역 패턴들(Xa, Xb)은, 도 7에 도시된 바와 같이, 베이스 패턴 영역(B)으로부터 화살표로 지시되는 동일한 방향으로 연장될 수 있다. 또한, 다른 실시예에서, 각 비트 라인 콘택들(BCd)의 확장 영역 패턴들(Xa, Xb)은 도 8에 도시된 바와 같이, 베이스 패턴 영역(B)으로부터 화살표로 지시되는 서로 다른 방향으로 연장될 수도 있다.
비트 라인 콘택들의 확장 영역 패턴들(X)로 인하여 서로 인접하는 비트 라인 콘택들 사이의 거리(l)가 감소되는 것을 지양하도록 확장 영역 패턴들(X)은 설계될 수 있다. 예를 들면, 도 7에 도시된 바와 같이, 인접하는 제 1 및 제 2 비트 라인 콘택들(BCC1, BCC2)을 고려하면, 제 1 비트 라인 콘택(BCC1)의 확장 영역 패턴(Xb)과 제 2 비트 라인 콘택(BCC2)의 확장 영역 패턴(Xa)은 각 베이스 영역 패턴들(B)로부터 반대 방향으로 연장되어 비트 라인 콘택들(BCC1, BCC2) 사이의 거리(l)를 감소시키지 않는다.
도 9 내지 도 11을 참조하면, 비트 라인 콘택들(BCe, BCf, BCg)의 확장 영역 패턴(X)은 2 개의 선택 트랜지스터들의 소오스/드레인 영역들 중 어느 하나에만 선택적으로 중첩되도록 베이스 패턴 영역(B)으로부터 연장될 수 있다. 도 9를 참조하면, 비트 라인 콘택들(BCe)의 확장 영역 패턴(X)은 비트 라인 콘택(BCe) 마다, 각각 한 쌍의 선택 트랜지스터들의 소오스/드레인 영역들 상으로 교번하면서 중첩되도록, 베이스 패턴 영역(B)으로부터 연장될 수 있다. 이 경우도, 도 7을 참조하여 상술한 바와 같이, 비트 라인 콘택들(BCe)의 확장 영역 패턴(X)은 베이스 패턴 영역(B)로 연장되면서도 비트 라인 콘택들(BCe, BCg) 사이의 거리(l)가 감소되지 않도록 설계되었다.
다른 실시예에서는, 도 10 및 도 11에 도시된 바와 같이, 비트 라인 콘택들(BCf, BCg)의 확장 영역 패턴(X)이 각각 한 쌍의 선택 트랜지스터들의 소오스/드레인 영역들 중 어느 하나의 소오스/드레인 영역들 상으로만 중첩되도록 베이스 패턴 영역(B)으로부터 연장될 수도 있다. 도 10 및 도 11에서는, 확장 영역 패턴(X)이 메모리 셀 컬럼들(A2, A4, A6, A8)에 배치된 선택 트랜지스터들의 소오스/드레인 영역 상으로만 연장된 경우를 예시하지만, 그 반대의 경우도 가능함은 자명하다.
도 5 내지 도 11을 참조하여 본 명세서에 개시된 다양한 실시예에 따른 비트 라인 콘택들의 특징들은 선택적으로 또는 조합되어 실시될 수 있으며, 당업자에게 있어, 이러한 특징들을 갖는 비트 라인 콘택들도 본 발명의 실시예들에 포함됨은 자명하다. 예를 들면, 도 12에 도시된 바와 같이, 비트 라인 콘택들(BCh)의 베이스 패턴 영역(B)의 폭(w)은 인접하는 한 쌍의 메모리 셀 컬럼들의 최외각 경계에 의해 정의되는 길이(x)보다 더 큰 크기를 가질 수 있다. 또한, 이와 동시에, 비트 라인 콘택들(BCh)의 확장 패턴 영역(X)은 2 개의 선택 트랜지스터들의 소오스/드레인 영역들 상에 모두 중첩되도록 베이스 패턴 영역(B)으로부터 연장될 수 있다. 또한, 도시하지는 아니하였으나, 비트 라인 콘택(BCh)은 해당 메모리 셀 컬럼 사이의 소자 분리막(20) 상으로도 연장되는 확장 패턴 영역을 가질 수도 있다.
전술한 실시예들에서, 비트 라인 콘택들의 베이스 패턴 영역과 확장 영역 패턴은 이 직사각형 패턴을 갖는 것을 예시하고 있으나, 당업자에게 있어서 비트 라인 콘택은 삼각형을 포함하는 다각형, 타원 또는 원형일 수 있음은 자명하다. 또한, 전술한 실시예들에서는 인접하는 2 개의 메모리 셀 컬럼이 하나의 비트 라인 콘택에 의해 공통 접속되어 하나의 비트 라인에 연결되는 구성에 관하여 상술하였지만, 당업자라면, 본 개시 사항에 특별한 지식을 부가하지 않고서도 3 이상의 메모리 셀 컬럼들이 하나의 비트 라인 콘택에 의해 공통 접속되어 하나의 비트 라인에 연결되는 구성도 얻을 수 있다. 또한, 당업자에게 있어서, NAND 형 아키텍쳐 뿐만 아니라, AND 형 또는 NOR 형 아키텍쳐에서도 비트 라인을 공유하기 위해 본 개시 사항의 범위 내에서 비트 라인 콘택을 제공할 수 있음은 자명하다.
도 13은 본 발명의 실시예에 따른 반도체 메모리 소자(500)를 포함하는 시스템(1000)을 도시하는 블록도이다.
도 13을 참조하면, 본 발명의 다양한 실시예들에 따른 메모리 셀 영역과 주변 회로 영역을 포함하는 반도체 메모리 소자(500)는, 로직 게이트 설계에 대응하여 "NAND", "AND" 및 "NOR" 아키텍쳐 어레이를 가질 수 있다. 메모리 뱅크(400)는 복수의 행과 열로 배치된 반도체 메모리 셀의 어레이로 이루어진 어레이 뱅크와 어레이 뱅크의 신호 검출을 위한 감지 증폭기를 포함할 수 있다. 반도체 메모리 소자(500)는 당해 기술 분야에 잘 알려진 바와 같이, 메모리 뱅크(400)를 구동하기 위한 행 디코더(410), 열 디코더(420), I/O 버퍼(430), 제어부(440), 제어 레지스 터(450)를 포함할 수 있다.
반도체 메모리 소자(500)는 일반적으로 마이크로 프로세서와 같은 처리용 장치 또는 메모리 제어기인 호스트(600)에 결합된다. 반도체 메모리 소자(500)는 호스트(300)의 메모리 읽기 및 기록 액세스를 위한 어드레스 인터페이스(710), 제어 인터페이스(720) 및 데이터 인터페이스(730)를 더 포함할 수 있다. 상술한 인터페이스들(710 ~ 730)은 당해 분야에 잘 알려진 바와 같이 다양하게 변형 실시될 수 있다. 예를 들어 SDRAM 또는 DDR-SDRAM 인터페이스와 같은 동기식 인터페이스일 수 있다. 시스템(1000)의 구성 부재들은 예로서 제시된 것이며, 당해 기술 분야에 잘 알려진 바에 따라, 다양한 변형이 가능함은 자명하다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1은 본 발명의 일 실시예에 따른 NAND 형 플래시 메모리 어레이를 나타내는 개략도이다.
도 2는 본 발명의 일 실시예에 따른 NAND 플래시 메모리 소자의 평면도이다.
도 3은 도 2의 선 A-A'를 따라 절취한 NAND 플래시 메모리 소자의 단면도이다.
도 4는 도 2의 선 B-B'를 따라 절취한 NAND 플래시 메모리 소자의 단면도이다.
도 5 내지 도 12은 본 발명의 다양한 실시예들에 따른 비트 라인 콘택들의 레이아웃을 나타내는 도면이다.
도 13은 본 발명의 실시예에 따른 반도체 메모리 소자를 포함하는 시스템을 도시하는 블록도이다.

Claims (29)

  1. 복수의 메모리 셀 트랜지스터들을 포함하는 제 1 방향으로 연장된 복수의 메모리 셀 컬럼들;
    상기 메모리 셀 컬럼의 일 단부에 각각 접속된 복수의 선택 트랜지스터들; 및
    상기 복수의 선택 트랜지스터들 중 인접하는 2 이상의 선택 트랜지스터들의 소오스/드레인 영역들에 공통 접속되어 하나의 비트 라인에 각각 전기적으로 연결되는 복수의 비트 라인 콘택들을 포함하며,
    상기 비트 라인 콘택들은 인접하는 다른 비트 라인 콘택들이 상기 제 1 방향에 직교하는 제 2 방향으로 서로 나란히 배치되지 않도록 배열되는 반도체 메모리 소자.
  2. 제 1 항에 있어서,
    상기 복수의 메모리 셀 트랜지스터들은 서로 직렬 접속된 반도체 메모리 소자.
  3. 제 1 항에 있어서,
    상기 비트 라인 콘택들은 상기 제 1 방향을 따라 동일한 간격으로 교대 반복 배열되는 반도체 메모리 소자.
  4. 제 1 항에 있어서,
    상기 복수의 선택 트랜지스터를 제어하기 위한 2 이상의 스트링 선택 라인들을 더 포함하는 반도체 메모리 소자.
  5. 제 1 항에 있어서,
    상기 복수의 메모리 셀 트랜지스터들은 전하 저장층을 갖는 게이트 스택을 포함하는 반도체 메모리 소자.
  6. 제 5 항에 있어서,
    상기 게이트 스택은 상기 전하 저장층을 개재하는 하부 절연막 및 상부 절연막을 더 포함하는 반도체 메모리 소자.
  7. 제 5 항에 있어서,
    상기 전하 저장층은 전하 트랩막 또는 플로팅된 도전막을 포함하는 반도체 메모리 소자.
  8. 제 7 항에 있어서,
    상기 전하 트랩막은 실리콘 질화막, 금속 질화막, 금속 산화막 또는 이들의 조합을 포함하는 반도체 메모리 소자.
  9. 제 7 항에 있어서,
    상기 플로팅된 도전막은, 도핑된 폴리실리콘막, 금속막, 도전성 금속 질화막, 도전성 금속 산화막 또는 이들의 조합을 포함하는 반도체 메모리 소자.
  10. 제 1 항에 있어서,
    상기 복수의 비트 라인 콘택들은 상기 복수의 메모리 셀 컬럼들과 상기 비트 라인을 절연시키는 층간 절연막 내에 형성되어, 상기 인접하는 2 이상의 트랜지스터들의 소오스/드레인 영역들을 노출시키는 콘택 홀을 매립하는 도전 재료를 포함하는 반도체 메모리 소자.
  11. 제 10 항에 있어서,
    상기 복수의 비트 라인 콘택들 중 적어도 일부는 상기 인접하는 복수의 메모리 셀 컬럼들 사이의 소자 분리막 상으로 연장된 보더리스 콘택을 포함하는 반도체 메모리 소자.
  12. 제 10 항에 있어서,
    상기 층간 절연막 내의 상기 콘택 홀의 측벽과 상기 도전 재료 사이에 스페이서막을 더 포함하는 반도체 메모리 소자.
  13. 제 10 항에 있어서,
    상기 도전 재료와 상기 인접하는 2 이상의 트랜지스터들의 노출된 소오스/드레인 영역들 사이에 하나 이상의 부가층을 포함하는 반도체 메모리 소자.
  14. 제 13 항에 있어서,
    상기 부가층은 오믹 콘택층, 장벽층 또는 이들 모두를 포함하는 반도체 메모리 소자.
  15. 제 10 항에 있어서,
    상기 인접하는 2 이상의 선택 트랜지스터들의 노출된 소오스/드레인 영역들은 접촉 저항을 감소시키기 위한 불순물 층을 포함하는 반도체 메모리 소자.
  16. 제 10 항에 있어서,
    상기 도전 재료는 구리, 텅스텐 또는 도핑된 폴리실리콘 중 어느 하나인 반도체 메모리 소자.
  17. 제 14 항에 있어서,
    상기 오믹 콘택층은 코발트 실리콘화물 또는 텅스텐 실리콘화물을 포함하며,
    상기 장벽층은 Ti 막, TiN 막 또는 Ti/TiN 막을 포함하는 반도체 메모리 소자.
  18. 제 13 항에 있어서,
    상기 인접하는 2 이상의 트랜지스터들의 노출된 소오스/드레인 영역들과 인접하는 소자 분리막의 경계에 식각 방지막을 더 포함하는 반도체 메모리 소자.
  19. 제 10 항에 있어서,
    상기 비트 라인은 상기 층간 절연막 내에 형성된 트렌치를 매립하는 다마신 배선을 포함하는 반도체 메모리 소자.
  20. 제 1 항에 있어서,
    상기 복수의 비트 라인 콘택들은 베이스 패턴 영역을 포함하는 반도체 메모리 소자.
  21. 제 20 항에 있어서,
    상기 베이스 패턴 영역의 폭은 상기 인접하는 2 이상의 메모리 셀 컬럼들의 최외각 경계에 의해 정의되는 길이보다 더 크고, 포토리소그래피 공정의 오정렬 마진을 고려하여 제한되는 반도체 메모리 소자.
  22. 제 20 항에 있어서,
    상기 비트 라인 콘택들은 상기 베이스 패턴 영역으로부터 상기 인접하는 2 이상의 선택 트랜지스터들의 소오스/드레인 영역들 중 적어도 어느 하나 상으로 연장되는 확장 패턴 영역을 더 포함하는 반도체 메모리 소자.
  23. 제 21 항에 있어서,
    상기 확장 패턴 영역은 상기 비트 라인 콘택들마다 교번하면서 해당 베이스 패턴 영역으로부터 연장되는 반도체 메모리 소자.
  24. 제 22 항에 있어서,
    상기 확장 패턴 영역은 상기 인접하는 2 상의 메모리 컬럼들 사이의 소자 분리막 상으로도 연장되는 반도체 메모리 소자.
  25. 제 22 항에 있어서,
    상기 베이스 패턴 영역 및 상기 확장 패턴 영역 중 적어도 하나는 직사각형 형상을 갖는 반도체 메모리 소자.
  26. 반도체 기판에 소자 분리막을 형성하여 제 1 방향으로 연장된 복수의 활성 영역을 한정하는 단계;
    상기 활성 영역 상에 복수의 메모리 셀 트랜지스터를 형성하는 단계;
    상기 메모리 셀 컬럼의 일 단부에 각각 접속되는 복수의 선택 트랜지스터들을 형성하는 단계;
    상기 반도체 기판 상에 상기 복수의 메모리 셀 트랜지스터 및 상기 복수의 선택 트랜지스터들 덮는 층간 절연막을 형성하는 단계;
    상기 층간 절연막 내에, 상기 복수의 선택 트랜지스터들 중 인접하는 2 이상의 선택 트랜지스터들의 소오스/드레인 영역들을 모두 노출시키는 복수의 콘택 홀들을 형성하는 단계로서, 상기 콘택 홀들은 인접하는 다른 콘택 홀들이 상기 제 1 방향에 직교하는 제 2 방향으로 서로 나란히 배치되지 않도록 배열되는 단계;
    상기 복수의 콘택 홀들을 도전 재료로 매립하여 복수의 비트 라인 콘택들을 형성하는 단계; 및
    상기 비트 라인 콘택들에 접속되어 상기 제 1 방향으로 연장되는 복수의 비트 라인들을 형성하는 단계를 포함하는 반도체 메모리 소자의 제조 방법.
  27. 제 26 항에 있어서,
    상기 복수의 콘택 홀들은 상기 인접하는 복수의 메모리 셀 컬럼들 사이의 상기 소자 분리막의 적어도 일부를 노출시키는 반도체 메모리 소자의 제조 방법.
  28. 제 26 항에 있어서,
    상기 복수의 비트 라인 콘택들을 형성하는 단계 이전에, 상기 2 이상의 선택 트랜지스터들의 노출된 소오스/드레인 영역들에 접촉 저항을 감소시키기 위한 불순물 층을 더 형성하는 단계를 포함하는 반도체 메모리 소자의 제조 방법.
  29. 제 26 항에 있어서,
    상기 복수의 비트 라인 콘택들을 형성하는 단계 이전에, 상기 2 이상의 선택 트랜지스터들의 노출된 소오스/드레인 영역들에 접촉 저항을 감소시키기 위한 불순물 층을 형성하는 단계를 더 포함하는 반도체 메모리 소자의 제조 방법.
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CN114005791A (zh) * 2020-07-28 2022-02-01 长鑫存储技术有限公司 存储器件及其形成方法
CN114005791B (zh) * 2020-07-28 2024-05-17 长鑫存储技术有限公司 存储器件及其形成方法

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