KR100812239B1 - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

하부 영역에 콘택트를 통해서 전기적으로 연결되는 배선들을 형성하는 방법이 제공된다. 홀수 콘택트들 및 대응하는 홀수 배선들이 형성된다. 홀수 배선들의 측면에 스페이서가 형성되고 식각 공정이 진행되어 짝수 배선들을 위한 짝수 개구부들이 형성된다. 짝수 개구부들에 짝수 콘택트들이 형성되고 대응하는 짝수 배선들이 형성된다.
비휘발성 메모리 소자, 비트라인, 비트라인 콘택트, 오정렬

Description

반도체 소자 및 그 제조 방법{Semiconductor Device and Method for Forming thereof}
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 일종인 낸드형 플래시 메모리 소자에 대한 등가회로도이다.
도 2는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 일종인 노아형 플래시 메모리 소자에 대한 등가회로도이다.
도 3은 본 발명의 실시예에 따른 낸드 플래시 메모리 소자에서 비트라인과 대응하는 비트라인 콘택트 사이의 연결을 보여주기 위한 평면도이다.
도 4는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자에 대한 단면도로서, 도 3의 I-I 선을 따라 수직절단했을 때의 단면도이다.
도 5는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자에 대한 단면도로서, 비교 목적을 위해서 도 3의 II-II' 선을 따라 수직절단했을 때의 홀수 비트라인의 단면 및 도 3의 III-III' 선을 따라 절단했을 때의 짝수 비트라인의 단면을 동시에 도시한다.
도 6 내지 도 14는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자 형성 방법을 설명하기 위한 도면이다.
도 15는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자를 개략적으로 도 시하는 단면도이다.
도 16 내지 도 18은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자 형성 방법을 설명하기 위한 도면이다.
도 19 내지 도 26은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자 형성 방법을 설명하기 위한 도면이다.
도 27은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자 형성 방법을 설명하기 위한 도면이다.
도 28 내지 도 35는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자 형성 방법을 설명하기 위한 도면이다.
도 36은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자를 구비하는 적층 메모리 소자를 개략적으로 도시한다.
도 37은 본 발명의 실시예들에 따른 비휘발성 메모리 소자를 포함하는 시스템을 개략적으로 도시한다.
도 38은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자가 적용된 메모리 카드의 구성을 예시적으로 보여주는 블록도이다.
본 발명의 실시예는 배선 형성에 관련된 것이다. 본 발명의 실시예는 또한 메모리 소자의 비트라인 형성에 관련된 것이다. 또한 본 발명의 실시예는 비휘발성 메모리 소자의 비트라인 및 그 형성 방법에 관련된 것이다.
반도체 소자의 집적도의 집적도가 증가함에 따라 미세 패턴들의 폭뿐만 아니라 인접한 미세 패턴들 사이의 거리도 감소하고 있다. 통상적으로 미세 패턴들은 사진식각공정(photolithography)을 사용하여 형성된다. 그런데 소자의 집적도가 증가함에 따라 사진식각공정의 오정렬 마진(misalign margin)은 감소한다. 따라서, 사진식각공정에서 미세 패턴들이 그 아래의 콘택트 같은 도전영역에 제대로 정렬되지 않고 어긋나는 문제가 발생할 수 있다. 예를 들어 비트라인을 형성하기 위한 사진식각공정에서 조금의 오정렬이 발생하더라도, 비트라인 및 비트라인 콘택트 사이의 오정렬이 발생하여 비트라인이 인접한 비트라인에 연결되어야 하는 인접한 콘택트에 연결될 수도 있다. 또, 포토 마진(photo margin)의 감소로 인해 인접한 비트라인들이 서로 전기적으로 연결될 수도 있다.
본 발명의 예시적인 실시예들은 배선 형성 방법 및 그에 따른 배선 구조를 제공한다.
본 발명의 예시적인 실시예들은 비트라인을 포함하는 비휘발성 메모리 소자 형성 방법 및 그에 따른 비휘발성 메모리 소자를 제공한다.
본 발명의 예시적인 실시예들은 상기 비휘발성 메모리 소자를 포함하는 메모리 카드를 제공한다.
본 발명의 예시적인 실시예들은 상기 비휘발성 메모리 소자를 포함하는 적층 메모리 소자를 제공한다.
본 발명의 예시적인 실시예에 따른 배선 형성 방법은: 기판 상에 복수 개의 제1 영역과 각각이 인접한 제1 영역들 사이에 배치된 복수 개의 제2 영역을 갖는 기판 상에 절연막을 형성하는 것; 상기 절연막 상에 각각이 상기 절연막을 관통하는 제1 콘택트를 통해서 대응하는 제1 영역에 전기적으로 연결되는 복수 개의 제1 배선을 형성하는 것; 상기 제1 배선들 측면에 스페이서를 형성하는 것; 인접한 스페이서들 사이의 절연막을 제거하여 인접한 제1 콘택트들 사이에 대응하는 제2 영역을 노출하는 복수 개의 제2 콘택트홀을 형성하는 것; 그리고 대응하는 제2 콘택트홀을 채우는 복수 개의 제2 콘택트를 형성하고 대응하는 제2 콘택트에 전기적으로 연결되는 복수 개의 제2 배선을 형성하는 것을 포함할 수 있다.
본 발명의 예시적인 실시예에 따른 비휘발성 메모리 소자 형성 방법은: 복수 개의 활성영역을 갖는 기판 상에 상기 활성영역들을 지나가는 스트링 선택라인, 접지 선택라인 그리고 상기 스트링 선택라인 및 접지 선택라인 사이에 복수 개의 워드라인을 형성하는 것; 상기 접지 선택라인, 상기 스트링 선택라인, 그리고 상기 복수 개의 워드라인을 덮는 절연막을 형성하는 것; 상기 절연막을 패터닝하여 복수 개의 제1 콘택트 홀을 형성하는 것; 대응하는 제1 콘택트 홀을 채우는 복수 개의 제1 콘택트를 형성하고 대응하는 제1 콘택트에 전기적으로 연결되는 복수 개의 제1 비트라인을 형성하는 것; 상기 제1 비트라인들 각각의 측면에 스페이서를 형성하는 것; 인접한 스페이서들 사이의 절연막을 제거하여 인접한 제1 콘택트 홀들 사이에 제2 콘택트 홀을 형성하는 것; 그리고, 상기 제2 콘택트 홀을 채우는 제2 콘택트를 형성하고 상기 제2 콘택트에 전기적으로 연결되는 제2 비트라인을 형성하는 것을 포함할 수 있다.
본 발명의 예시적인 실시예에 따른 반도체 소자는: 복수 개의 제1 비트라인 및 대응하는 제1 비트라인에 연결된 복수 개의 제1 콘택트; 상기 제1 비트라인들 각각의 측면에 형성된 스페이서; 그리고, 인접한 제1 비트라인들의 마주보는 측면들에 형성된 인접한 스페이서들 사이에 자기정렬적으로 배치된 제2 비트라인 및 상기 제2 비트라인에 자기정렬되어 연결된 제2 콘택트를 포함할 수 있다.
본 발명의 예시적인 실시예에 따른 비휘발성 메모리 소자는: 소자분리영역에 의해 정의된 복수 개의 활성영역을 구비하는 기판; 상기 활성영역들을 지나는 스트링 선택라인, 접지 선택라인 그리고 이들 사이에 위치하는 복수 개의 워드라인; 상기 스트링 선택라인, 접지 선택라인, 복수 개의 워드라인 그리고 활성영역들을 덮는 절연막; 상기 절연막을 관통하여 홀수 번째 활성영역에 전기적으로 연결되는 제1 콘택트 및 대응하는 제1 콘택트에 전기적으로 연결된 제1 비트라인; 상기 제1 비트라인들 각각의 측면에 형성된 스페이서; 인접한 제1 비트라인들의 마주보는 측면들에 형성된 인접한 스페이서들 사이에 자기정렬적으로 배치된 제2 비트라인 및 상기 제2 비트라인에 자기정렬되어 연결된 제2 콘택트를 포함할 수 있다.
본 발명의 예시적인 실시예들에 따른 반도체 소자 형성 방법은: 기판 상에 제1 절연막을 형성하는 것; 상기 제1 절연막 상에 이격된 복수 개의 제1 마스크를 형성하여 각각이 인접한 제1 마스크들 사이에 한정되는 복수 개의 제1 홈을 형성하는 것; 상기 제1 홈들보다 좁은 폭을 갖는 제2 홈들이 한정되도록 상기 제1 마스크 들 각각의 측면들 상에 제2 절연막을 형성하는 것; 대응하는 제2 홈들을 채우는 복수 개의 제2 마스크들을 형성하는 것; 상기 제2 절연막을 제거하여 각각이 인접한 제1 마스크 및 제2 마스크 사이에 위치하는 복수 개의 비트라인용 제3 홈들을 형성하는 것; 제3 홈을 노출하는 개구부를 갖는 제3 마스크를 형성하는 것; 상기 제3 마스크, 제2 마스크 및 제1 마스크를 식각 마스크로 사용하여 제1 절연막을 패터닝하여 각각 인접한 제1 마스크 및 제2 마스크 사이에 위치하며 대응하는 제3 홈에 자기정렬된 복수 개의 콘택트홀들을 형성하는 것; 제3 홈 및 대응하는 콘택트홀을 채우도록 상기 제1 마스크들 및 제2 마스크들 상에 도전물질을 형성하는 것; 그리고, 상기 도전물질에 대한 식각 공정을 진행하여 복수 개의 배선 및 대응하는 배선에 자기정렬된 복수 개의 콘택트를 형성하는 것을 포함할 수 있다.
본 발명의 예시적인 실시예에 따른 배선 형성 방법은: 기판 상에 제1 절연막을 형성하는 것; 상기 제1 절연막 상에 이격된 복수 개의 제1 마스크를 형성하는 것; 인접한 제1 마스크들 사이에 정의되는 제1 홈을 분할하도록 각각이 인접한 제1 마스크들 사이에 위치하는 복수 개의 제2 마스크를 형성하는 것; 각각이 인접한 제1 마스크 및 제2 마스크에 의해 정의되는 복수 개의 제3 홈들 중 적어도 하나 이상의 제3 홈과 교차하는 개구부를 갖는 제3 마스크를 형성하는 것; 상기 제3 마스크, 제2 마스크 및 제1 마스크를 식각 마스크로 사용하여 상기 제1 절연막을 패터닝하여 대응하는 제3 홈에 자기정렬된 콘택트 홀을 형성하는 것; 그리고, 상기 콘택트홀들 및 제3 홈들을 도전물질로 복수 개의 배선 및 대응하는 배선에 자기정렬된 복수 개의 콘택트를 형성하는 것을 포함할 수 있다.
본 발명의 예시적인 실시예에 따른 적층 메모리 소자는 적어도 두 층 이상 적층된 복수 개의 기판과 상기 기판들 중 적어도 하나 이상에 배치되는 메모리 소자를 포함할 수 있다. 상기 메모리 소자는 상기 비휘발성 메모리 소자를 포함할 수 있다.
본 발명의 예시적인 실시예에 따른 메모리 카드는 마이크로 프로세서와 상기 마이크로 프로세서에 결합한 메모리 소자를 포함할 수 있다. 상기 메모리 소자는 상기 비휘발성 메모리 소자를 포함할 수 있다.
본 발명의 특징들 및 이점들은 첨부된 도면과 관련된 이하의 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 층이 다른 층 또는 기판상에 있다고 언급되는 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 영역, 패턴, 층들의 두께 및 크기는 명확성을 기하기 위하여 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 패턴, 층 등을 기술하기 위해서 사용되었지만, 이들 영역, 패턴, 층이 이 같은 용어들에 의해서 한정되어서는 안 된다. 또한, 이 용어는 단지 어느 특정 영역, 패턴 또는 층을 다른 영역, 패턴 또는 층과 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시 되는 각 실시예는 그것의 상보적인 실시예도 포함한다.
본 명세서에서 언급되는 '반도체 기판', 또는 '기판'은 임의의 반도체에 기초한 구조를 가리킬 수 있다. 상기 반도체에 기초한 구조는 실리콘, 절연층 상에 실리콘이 위치하는 에스오아이(SOI:silicon-on-insulator), 사파이어 상에 실리콘이 위치하는 에스오에스(SOS:silicon-on-sapphire), 실리콘-게르마늄, 도핑 또는 도핑 되지 않은 실리콘, 에피탁시 성장 기술에 의해 형성된 에피탁시층, 다른 반도체 구조를 포함할 수 있다. 또, 반도체 기판 또는 기판은 임의의 반도체 소자, 예를 들어 메모리 소자가 이미 형성된 반도체 기판 또는 기판일 수 있다.
본 명세서에서 '홀수 비트라인' 및 '짝수 비트라인'의 개념은 상대적인 것으로서, 인접한 비트라인들에서 어느 하나를 '홀수 비트라인'이라고 칭할 경우 바로 인접한 비트라인은 '짝수 비트라인'이 된다. 반대로, 어느 하나를 '짝수 비트라인'이라고 칭할 경우 바로 인접한 비트라인은 '홀수 비트라인'이 된다. 예를 들어 서로 인접한 두 비트라인을 생각할 때, 어느 한 비트라인이 홀수 비트라인이면 다른 하나는 짝수 비트라인이 되며, 또는 그 반대일 수 있다.
본 발명의 예시적인 실시예들은 배선 형성 방법 및 그에 따른 배선 구조에 관련된다. 또, 본 발명의 실시예는 또한 메모리 소자의 비트라인 형성에 관련된다. 또한, 본 발명의 실시예는 비휘발성 메모리 소자의 비트라인 및 그 형성 방법에 관련된다. 이하에서는 여러 종류의 배선들 중에서 비트라인을 예로 들어 설명을 한다. 또, 비휘발성 메모리 소자의 비트라인을 예로 들어 설명을 한다.
도 1은 비휘발성 메모리 소자의 일종인 낸드형 플래시 메모리 소자에 대한 등가회로도이다. 도 1을 참조하면, 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)이 행 방향(x축 방향)으로 달리며 이들 사이에 워드라인들(WL0 ~WLm-1)이 달린다. 워드라인들(WL0 ~ WLm-1)과 교차하도록 비트라인들(BL0 ~ BLn-1)이 열 방향(y축 방향)으로 달린다.
각각의 워드라인에는 복수 개의 메모리 셀들이 결합하고, 열 방향(y축)으로 배열된 복수 개의 메모리 셀들(MC0 ~ MCm-1)은 직렬로 연결되어 단위 낸드 스트링을 형성한다. 각 단위 낸드 스트링의 양끝에는 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST)가 위치하며, 행 방향으로 배열된 스트링 선택 트랜지스터들의 게이트들이 서로 연결되어 스트링 선택라인(SSL)을, 행 방향으로 배열된 접지 선택 트랜지스터들의 게이트들이 서로 연결되어 접지 선택라인(GSL)을 형성한다. 각 낸드 스트링의 스트링 선택 트랜지스터에 (드레인 영역에) 대응하는 비트라인이 연결된다. 접지 선택 트랜지스터들의 소스 영역들은 공통 소스 라인(CSL)에 연결된다.
도 2는 비휘발성 메모리 소자의 일종인 노아형 플래시 메모리 소자에 대한 등가회로도이다. 도 1의 낸드형 플래시 메모리 소자와 달리, 각 메모리 셀에 비트라인(BL)과 소스 라인(S/L)이 연결된다. 즉, 열 방향으로 배열된 메모리 셀들이 서로 분리되어 있다.
워드라인에 결합하는 메모리 셀의 종류 및 형태는 다양하다. 예를 들어 메모리 셀은 기판에 차례로 적층된 터널링 절연막, 메모리층 및 제어 절연막을 포함할 수 있다. 메모리층은 기판으로부터 터널링 절연막을 통해 주입된 전하를 저장할 수 있는 재질로 형성될 수 있다. 예를 들어 메모리층으로서 전하를 트랩할 수 있는 질화막, 알루미늄산화막(Al2O3), 하프늄산화막(HfO), 하프늄알루미늄산화막(HfAlO), 하프늄실리콘산화막(HfSiO) 등과 같이 전하의 트랩 밀도(trap density)가 많은 절연체가 사용될 수 있다. 또한, 메모리층으로서 폴리실리콘 나노입자, 금속 나노입자, 플러렌(C60)이 사용될 수 있다. 또한 메모리층으로서 폴리실리콘으로 구성된 부유 게이트가 사용될 수 있다.
도 1의 낸드형 플래시 메모리 소자에서 행 방향으로 배열된 스트링 선택 트랜지스터들의 드레인 영역들은 각각 대응하는 비트라인에 연결된다. 그리고 도 2의 노아형 플래시 메모리 소자에서 비트라인은 각각의 메모리 셀에 연결된다. 따라서, 신뢰성 있는 고집적도의 플래시 메모리 소자를 형성하기 위해서는, 비트라인이 낸드 플래시 메모리 소자의 경우에는 대응하는 스트링 선택 트랜지스터에, 노아 플래시 메모리 소자의 경우에는 대응하는 메모리 셀에 연결되어야 한다. 본 발명의 일 실시예에 따르면 낸드 플래시 메모리 소자의 비트라인은 비트라인 콘택트를 통해서 스트링 선택 트랜지스터의 드레인 영역에 연결되고 노아 플래시 메모리 소자의 비트라인은 메모리 셀의 소스/드레인 영역에 연결된다. 본 발명의 일 실시예에 따르면, 비트라인은 두 그룹, 예를 들어 제1 비트라인들 및 제2 비트라인들을 포함한다. 제2 비트라인들 각각은 인접한 제1 비트라인들 사이에 위치할 수 있다. 즉, 홀수 번째 비트라인(이하 '홀수 비트라인')들이 제1 비트라인 그룹을 형성하고 짝수 번째 비트라인(이하 '짝수 비트라인')들이 제2 비트라인 그룹을 형성한다. 각 비트 라인은 대응하는 비트라인 콘택트에 전기적으로 연결된다. 본 발명의 일 실시예에 따르면 제1 비트라인 그룹과 제2 비트라인 그룹은 서로 다른 구조를 나타낼 수 있으며 또한 다른 방식으로 형성될 수 있다. 도 3 내지 도 5를 참조하여 본 발명의 일 실시예에 따른 비트라인에 대해서 설명을 한다.
도 3은 본 발명의 실시예에 따른 낸드 플래시 메모리 소자에서 비트라인들(BL_O, BL_E)과 대응하는 비트라인 콘택트(DC_O, DC_E) 사이의 연결을 보여주기 위한 평면도이다. 홀수 비트라인들(BL_O)은 대응하는 홀수 비트라인 콘택트들(DC_O)에 연결되고 짝수 비트라인들(BL_E)은 대응하는 짝수 비트라인 콘택트들(DC_E)에 연결된다. 본 발명의 일 실시예에 따르면, 짝수 비트라인(BL_E)과 홀수 비트라인(BL_O)은 동일한 구조를 나타내거나 다른 구조를 나타낼 수도 있다. 본 발명의 일 실시예에 따른 비트라인들 사이의 구조상 차이의 한 원인은 예를 들어 짝수 비트라인과 홀수 비트라인이 서로 다른 방식에 따라 형성되는 것에 있다. 예를 들어 본 발명의 일 실시예에 따르면, 홀수 비트라인들(BL_O)은 사진식각공정으로 형성될 수 있으며, 짝수 비트라인들(BL_E)은 홀수 비트라인들(BL_O) 사이에 자기정렬적인 방식(self-aligned manner)으로 형성될 수 있다. 또, 짝수 비트라인 콘택트는 대응하는 짝수 비트라인에 자기정렬적인 방식으로 형성될 수 있다.
본 발명의 일 실시예에서, 짝수 비트라인과 대응하는 짝수 비트라인 콘택트는 자기정렬적인 방식으로 형성되기 때문에, 홀수 비트라인 콘택트(DC_O)와 대응하는 홀수 비트라인(BL_O) 사이의 중첩 면적은 짝수 비트라인 콘택트(DC_E)와 대응하는 짝수 비트라인(BL_E) 사이의 중첩 면적 이하일 수 있다.
본 발명의 일 실시예에 있어서, 홀수 비트라인 콘택트(DC_O)와 스트링 선택 라인 (또는 스트링 선택 게이트) 사이의 거리와 짝수 비트라인 콘택트(DC_E)와 스트링 선택 라인 (또는 스트링 선택 게이트) 사이의 거리는 동일할 수도 있지만, 서로 다를 수도 있다. 도 3을 참조하면, 홀수 비트라인 콘택트(DC_O)와 제1 스트링 선택 라인 (또는 스트링 선택 게이트) (SSL_1) 사이의 거리(D1)는 짝수 비트라인 콘택트(DC_E)와 제1 스트링 선택 라인 (또는 스트링 선택 게이트)(SSL_1) 사이의 거리(D3)보다 더 길수 있다. 홀수 비트라인 콘택트(DC_O)와 제2 스트링 선택 라인(또는 스트링 선택 게이트) (SSL_2) 사이의 거리(D2)는 짝수 비트라인 콘택트(DC_E)와 제2 스트링 선택 라인(또는 스트링 선택 게이트) (SSL_2) 사이의 거리(D4)보다 더 짧을 수 있다. 이 같은 결과는 전술하였듯이, 홀수 비트라인과 짝수 비트라인이 서로 다른 방식으로 형성되는 것에 한 이유가 있다.
도 4는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자에 대한 단면도로서, 도 3의 I-I 선을 따라 수직절단했을 때의 단면도이다. 기판(10)에 소자분리영역(20)에 의해 활성영역(30)들이 정의된다. 인접한 활성영역(30)들은 소자분리영역(20)에 의해 전기적으로 절연된다. 대응하는 활성영역(30)에 비트라인이 비트라인 콘택트를 통해서 전기적으로 연결된다. 예를 들어 비트라인 콘택트(71, 76)는 절연막(50)을 관통하여 형성될 수 있다. 홀수 비트라인(81)과 짝수 비트라인(86)은 동일한 구조를 가질 수 있지만, 서로 다른 구조, 예를 들어 서로 다른 폭, 높이 또는 서로 다른 폭 및 높이를 나타낼 수도 있다. 예를 들어 도 4를 참조하면, 짝수 비트라인(86)의 높이는 홀수 비트라인(81)의 높이 이하일 수 있다. 일 실시예에 따 르면, 홀수 비트라인 콘택트(71)의 폭(w1)과 대응하는 홀수 비트라인(81)의 폭(w2)은 동일 할 수 있다. 반면, 짝수 비트라인 콘택트(76)의 폭(w3)은 대응하는 짝수 비트라인(86)의 폭(w4) 이하일 수 있다. 또 홀수 비트라인(81)의 폭(w2)은 짝수 비트라인의(86)의 폭(w4) 이하 일 수 있다. 짝수 비트라인 콘택트(76)은 대응하는 짝수 비트라인(86)에 자기정렬된다. 하지만 홀수 비트라인은 사진식각공정으로 형성될 경우 대응하는 홀수 비트라인 콘택트와 오정렬될 수 도 있다.
도 5는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자에 대한 단면도로서, 비교 목적을 위해서 도 3의 II-II' 선을 따라 수직절단했을 때의 홀수 비트라인의 단면 및 도 3의 III-III' 선을 따라 절단했을 때의 짝수 비트라인의 단면을 동시에 도시한다. 도 5를 참조하면, 비트라인은 스트링 선택라인(스트링 선택 게이트) 외측의 활성영역인 드레인 영역(39)에 전기적으로 비트라인 콘택트를 통해서 전기적으로 연결된다. 구체적으로 비트라인(81, 86)은 제1 스트링 선택라인(SSL_1) 및 제2 스트링 선택라인(SSL_2) 사이의 드레인 영역(39)에 비트라인 콘택트(71, 76)를 통해서 전기적으로 연결된다.
도 6 내지 도 14를 참조하여 본 발명의 일 실시예에 따른 비휘발성 메모리 소자 형성 방법을 설명한다. 도 6, 도 8 내지 도 10, 도 12 내지 도 14는 도 3의 I-I 선을 따라 절단했을 때의 단면도에 대응하고 도 7 및 도 11은 각각 도 6 및 도 10에 대응하는 평면도이다. 도 6 및 도 7을 참조하여 기판(10) 상에 소자분리영역(20)을 형성하여 복수 개의 활성영역(30)을 한정한다. 스트링 선택라인(41), 접 지 선택 라인 및 이들 사이에 복수 개의 워드라인(43)을 형성하며, 이들을 형성하는 방법은 당업자에게 잘 알려져 있기 때문에 이들을 형성하는 방법에 대한 자세한 설명을 생략한다. 간략히 설명을 하면, 예를 들어 터널링 절연막(33), 메모리층(35), 제어 절연막(37) 그리고 워드라인 및 선택라인을 위한 도전막을 형성한 후, 도전막을 패터닝하여 활성영역(30)들 및 소자분리영역(20)들을 가로지르는 스트링 선택라인(41), 워드라인들(43), 그리고 접지 선택라인을 형성한다. 이 도전막에 대한 패터닝 공정에서 도전막과 함께 터널링 절연막(33), 메모리층(35) 및 제어 절연막(37)도 패터닝될 수 있다. 이온주입 공정을 진행하여 스트링 선택라인(41) 외측의 활성영역에는 드레인 영역(39)을, 접지 선택라인 외측의 활성영역에는 소스 영역을, 워드라인들 사이의 활성영역에는 소스/드레인 영역을 형성한다.
스트링 선택라인(41), 접지 선택 라인 및 워드라인(43)을 덮도록 기판(10) 상에 절연막(50)을 형성한다. 절연막(50)은 예를 들어 산화물로 형성될 수 있다. 또한, 산화물과 질화물이 여러 층 적층된 다층으로 절연막(50)이 형성될 수 있다. 절연막(50) 상에 홀수 비트라인 콘택트들을 한정하는 복수 개의 제1 개구부(65)를 갖는 제1 마스크(60)를 형성한다. 제1 마스크(60)의 제1 개구부(65)는 스트링 선택 라인(41) 외측의 홀수 활성영역(30_O)에 형성된 드레인 영역 위에 위치한다.
도 8을 참조하여, 제1 마스크(60)를 식각 마스크로 사용하여 절연막(50), 제어 절연막(37), 메모리층(35) 그리고 터널링 절연막(33)을 식각하여 홀수 활성영역(30_O)에 형성된 드레인 영역을 노출하는 홀수 콘택트홀(53)을 형성한다.
도 9를 참조하여, 제1 마스크(60)를 제거한 후 홀수 콘택트홀(53)을 채우는 홀수 콘택트(71)와 대응하는 홀수 콘택트에 전기적으로 연결되는 홀수 비트라인(81)을 형성한다. 홀수 콘택트(71)와 홀수 비트라인(81)은 다양한 방법으로 형성될 수 있다.
예를 들어 먼저 홀수 콘택트(71)를 형성한 후 홀수 비트라인(81)을 형성할 수 있다. 즉, 단차 피복성이 우수한 실리콘등을 홀수 콘택트홀(53)을 채우도록 절연막(50) 상에 형성한 후 화학적 기계적 연마(CMP) 또는 에치백(etch-back) 같은 평탄화 공정을 진행하여 홀수 콘택트홀(53) 내에 홀수 콘택트(71)를 형성한다. 이어서 비트라인용 도전물질을 홀수 콘택트(71) 및 절연막(50) 상에 형성한 후 비트라인용 도전물질에 대한 패터닝 공정을 진행하여 대응하는 홀수 콘택트(71)에 전기적으로 연결되는 홀수 비트라인(81)을 형성한다. 여기서, 홀수 비트라인(81)의 상부면에 질화물 같은 캐핑막(90)이 형성될 수 있다. 비트라인용 도전물질로서, 금속 물질, 금속의 합금, 실리사이드, 도전성 금속 질화물, 도전성 금속 산화물, 실리콘 또는 이들의 조합이 사용될 수 있다.
다른 방법으로 홀수 콘택트(71)와 대응하는 홀수 비트라인(81)이 동시에 형성될 수도 있다. 즉, 홀수 콘택트홀(53)을 채우도록 절연막(50) 상에 비트라인 콘택트 및 비트라인을 위한 도전물질을 형성한 후 패터닝 공정을 진행하여 홀수 콘택트(71) 및 홀수 비트라인(81)을 형성한다. 이 같은 비트라인 콘택트 및 비트라인을 위한 도전물질은 금속 물질, 금속의 합금, 실리사이드, 도전성 금속 질화물, 도전성 금속 산화물, 실리콘 또는 이들의 조합을 포함할 수 있다. 예를 들어 비트라인을 다층으로 형성할 경우, 홀수 콘택트홀(53)을 채우도록 절연막(50) 상에 실리콘 같은 제1 도전막을 형성하고, 낮은 저항을 나타내는 금속 등의 제2 도전막을 제1 도전막 상에 형성한 후 제2 도전막 및 제1 도전막에 대한 패터닝 공정을 진행할 수 있다.
도 10 및 도 11을 참조하여, 홀수 비트라인(81) 측면에 스페이서(93)를 형성한다. 이 스페이서(93)는 절연막(50)에 대해서 식각 선택성을 갖는 물질로 형성될 수 있다. 절연막(50)이 다층으로 형성될 경우 최상층의 절연막에 대해서 식각 선택성을 갖는 물질로 스페이서(93)가 형성될 수 있다. 예를 들어 스페이서(93)는 실리콘 질화막 같은 질화물, 알루미늄산화막 등으로 형성될 수 있다. 스페이서(93)는 홀수 비트라인(81) 각각의 측면에 형성되기 때문에, 인접한 스페이서(93)에 의해서 짝수 비트라인이 형성될 라인형(line-type) 홈(100)이 자기정렬적으로 한정된다. 즉, 인접한 스페이서(93) 사이의 라인형 홈(100)이 짝수 비트라인이 형성되는 곳이다. 그리고 인접한 짝수 및 홀수 비트라인은 스페이서(93)에 의해서 서로 절연될 것이다.
다음, 도 11에 도시된 바와 같이, 짝수 비트라인 콘택트들을 한정하기 위해서 제2 마스크(110)를 형성한다. 제2 마스크(110)는 짝수 비트라인 콘택트가 형성될 영역을 노출하는 제2 개구부(115)를 갖는다. 제2 개구부(115)는 적어도 하나 이상의 짝수 번째 활성영역(30_E)에 형성된 드레인 영역과 중첩한다. 예를 들어 제2 마스크(110)의 제2 개구부(115)는 스트링 선택라인(41) 사이에 위치하며, 적어도 2개 이상의 짝수 번째 활성영역(30_E)들 및 이들 사이의 홀수 활성영역과 중첩하도록, 스트링 선택라인(41)이 달리는 방향으로 신장할 수 있다. 즉, 제2 개구부(115) 는 인접한 2개 이상의 짝수 비트라인이 형성될 라인형(line-type) 홈(100)들과 이들 사이의 홀수 비트라인을 노출하도록 바(bar) 형태 또는 라인 형태를 나타낼 수 있다. 이 같이 바 또는 라인 형태의 제2 개구부(115)를 갖는 제2 마스크(110) 및 홀수 비트라인(81) 측면에 형성된 스페이서(93)의 조합에 의해서 짝수 비트라인 콘택트가 스트링 선택라인(41) 사이에 그리고 스페이서(93) 사이에 한정되고 짝수 비트라인이 형성될 라인형 홈(100)에 자기정렬된다.
도 12를 참조하여, 제2 마스크(110)를 식각 마스크로 사용하여 노출된 절연막(50), 제어 절연막(37), 메모리층(35) 그리고 터널링 절연막(33)을 식각하여 홀수 콘택트(71) 사이에 짝수 콘택트홀(56)을 형성한다. 이때, 스페이서(93)는 절연막(50)에 대해서 식각 선택성을 가지기 때문에, 스페이서(93)는 식각 마스크로서 기능을 할 수 있다. 이 식각 공정에서 스페이서(93)의 일부분이 식각될 수도 있다. 본 실시예에 따르면, 짝수 콘택트홀(56)은 짝수 비트라인이 형성될 라인형 홈(100)에 완전히 자기정렬되며 짝수 비트라인이 형성될 스페이서 사이의 라인형 홈(100)과 짝수 콘택트홀(56) 사이의 오정렬은 근본적으로 발생하지 않는다. 이 식각 공정에서 스페이서(93)의 일부분이 식각될 경우, 짝수 비트라인의 폭은 대응하는 짝수 비트라인 콘택트의 폭보다 더 넓을 것이다. 또, 짝수 비트라인의 폭은 홀수 비트라인의 폭 이상일 것이다. 한편, 스페이서(93)의 폭에 의해서 비트라인이 형성될 라인형 홈(100)의 폭이 조절될 수 있어, 스페이서(93)의 폭을 적절히 조절하는 것에 의해서 짝수 비트라인의 폭을 적절히 설정할 수 있으며 더 나아가서 짝수 비트라인의 폭 및 홀수 비트라인의 폭 사이의 관계를 정할 수 있다.
도 13을 참조하여 짝수 콘택트홀(56)을 채우는 짝수 비트라인 콘택트(76)를 형성한다. 구체적으로 짝수 콘택트홀(56) 및 스페이서 사이의 라인형 홈(100)을 채우도록 실리콘을 형성한 후 에치백 공정을 진행하여 짝수 비트라인 콘택트(76)를 형성할 수 있다. 에치백 공정을 진행하기 전에 화학적 기계적 연마 공정(CMP)이 진행될 수도 있다. 스페이서 사이의 라인형 홈(100)을 채우도록 짝수 비트라인 콘택트(76) 상에 비트라인용 도전물질(86)을 형성한다.
도 14를 참조하여 비트라인용 도전물질(86)을 식각하여 스페이서(93) 사이에 자기정렬되고 대응하는 짝수 비트라인 콘택트(76)에 연결되는 짝수 비트라인(86)을 형성한다. 비트라인용 도전물질(86)은 금속 물질, 금속의 합금, 실리사이드, 도전성 금속 질화물, 도전성 금속 산화물, 실리콘 또는 이들의 조합을 포함한다. 예를 들어 홀수 비트라인(81)의 상부면이 노출될 때까지 화학적 기계적 연마 공정을 진행하는 것에 의해서 짝수 비트라인(86)이 형성될 수 있다.
홀수 비트라인 및 홀수 비트라인 콘택트와 마찬가지로, 짝수 비트라인과 짝수 비트라인 콘택트는 동시에 형성될 수 있다. 즉, 짝수 콘택트홀(56) 및 스페이서 사이의 라인형 홈(100)을 채우도록 도전물질을 형성한 후 평탄화 공정을 진행하여 짝수 비트라인(86) 및 대응하는 짝수 비트라인 콘택트(76)를 형성할 수 있다.
본 실시예에 따르면, 짝수 비트라인 및 대응하는 비트라인 콘택트 사이의 오정렬은 근본적으로 발생하지 않는다. 또, 본 실시예에 따르면, 홀수 비트라인이 형성된 이후에 짝수 비트라인이 홀수 비트라인들 사이에 자기정렬적인 방식으로 형성되기 때문에, 인접한 비트라인들 사이의 거리를 사진공정의 해상도 (디자인 룰) 이 하로 줄이는 것이 가능하다. 또, 본 실시예에 따르면, 인접한 비트라인들 사이의 전기적인 연결을 근본적으로 방지할 수 있다.
상술한 실시예에서 비트라인용 도전물질(86)에 대한 식각을 다양하게 변형하면, 예를 들어 식각양을 조절하면, 다양한 구조의 짝수 비트라인이 형성될 수 있다. 예를 들어, 도 13에 도시된 것 같이 비트라인용 도전물질(86)을 형성한 후, 홀수 비트라인 상에 형성된 캐핑막(90)이 노출될 때까지 평탄화 공정을 진행하면 도 15에 도시된 것 같이 짝수 비트라인(86)의 상부면은 홀수 비트라인(81)의 상부면 보다 높아진다. 또 비트라인용 도전물질(86)에 대한 식각을 더 진행하여 짝수 비트라인의 상부면이 홀수 비트라인(81)의 상부면 상의 캐핑막(90)보다 낮아지도록, 또는 홀수 비트라인(81)의 상부면과 동일하도록 또는 낮아지도록 할 수 있다. 또한, 짝수 비트라인(86)의 상부면 상에도 캐핑막을 형성할 수 있다.
상술한 실시예에서 홀수 비트라인이 패터닝 공정을 통해서 형성되었으나, 다마신(damascene) 공정을 통해서 형성될 수도 있다. 이 경우에, 짝수 비트라인 및 짝수 비트라인 콘택트 사이의 오정렬이 근본적으로 발생하지 않을 뿐만 아니라, 홀수 비트라인 및 홀수 비트라인 콘택트 사이의 오정렬도 근본적으로 발생하지 않을 것이다. 이에 대해서 도 16 내지 도 18을 참조하여 설명을 한다. 도 16을 참조하여 앞서 설명을 실시예와 동일한 방식을 사용하여 기판(10) 상에 소자분리영역(20), 활성영역(30), 스트링 선택라인, 워드라인, 그리고 접지 선택라인을 형성한 후 절연막(50)을 형성한다. 절연막(50)은 산화물의 단일층 혹은 산화물 및 질화물의 조합으로 형성될 수 있다. 절연막(50) 상에 주형막(120)을 형성한다. 주형막(120)은 절연막(50)에 대해서 식각 선택성을 갖는 물질로 형성될 수 있다. 예를 들어 절연막(50)이 산화막일 경우, 주형막(120)은 질화막으로 형성될 수 있다. 계속해서 도 16을 참조하여, 주형막(120)에 대한 패터닝 공정을 진행하여 홀수 비트라인을 한정하는 홀수 라인형 개구부(125)와 상기 홀수 라인형 개구부(125)에 자기정렬되며 홀수 비트라인 콘택트를 한정하는 홀수 콘택트홀(53)을 형성한다. 이 실시예에서 홀수 라인형 개구부(125)의 폭은 홀수 콘택트홀(53)의 폭과 동일하거나 더 넓게 형성될 수 있다.
도 17을 참조하여, 홀수 콘택트홀(53)과 홀수 라인형 개구부(125)를 도전물질로 채워 홀수 비트라인 콘택트(71)와 홀수 비트라인(81)을 형성한다. 구체적으로, 홀수 콘택트홀(53)과 홀수 라인형 개구부(125)를 채우도록 주형막(120) 상에 도전막을 형성한 후 주형막(120)이 노출될 때까지 평탄화 공정을 진행하여 홀수 비트라인(81)과 홀수 비트라인 콘택트(71)를 형성한다. 여기서, 홀수 비트라인(81)이 라인형 개구부(125)의 일부분을 채우도록 하고 나머지 부분을 질화막 같은 절연막으로 채워 캐핑막(130)을 형성할 수도 있다. 이 경우에, 홀수 비트라인에 대한 추가적인 에치백 공정을 진행하여 그 상부면이 주형막(120)의 상부면보다 낮아지도록 한다. 이어서, 캐핑막으로 사용될 절연물질을 형성한 후 에치백 공정을 진행하여 캐핑막(130)을 형성한다. 본 실시예에서 캐핑막(130)은 산화물 예를 들어 알루미늄 산화막 또는 실리콘 산화막으로 형성될 수 있다.
도 18을 참조하여, 주형막(120)을 제거한 후 도 10 및 도 11을 참조하여 설명을 한 것 같이 홀수 비트라인(81)의 측면에 스페이서(93)를 형성하고 짝수 콘택 트홀을 한정하는 제2 개구부를 갖는 제2 마스크를 형성한다. 이후의 공정은 앞서 설명을 한 실시예와 동일하므로 설명을 생략한다.
도 16 내지 도 18을 참조하여 설명한 실시예에 따르면, 짝수 비트라인과 짝수 비트라인 콘택트뿐만 아니라 홀수 비트라인과 홀수 비트라인 콘택트 사이의 오정렬도 근본적으로 발생하지 않는다.
도 19 내지 도 26을 참조하여 본 발명의 다른 실시예에 따른 비트라인 형성 방법을 설명한다. 도 19, 도 21 내지 도 23, 그리고 도 25 내지 도 26은 비트라인 방향에 수직인 방향으로 절단했을 때의 단면도이고, 도 20 및 도 24는 각각 도 19 및 도 23에 대응하는 평면도이다.
도 19 및 도 20을 참조하여 소자분리영역(220)에 의해 한정된 복수 개의 활성영역(230)을 갖는 기판(210) 상에 산화물 등으로 제1 절연막(250)을 형성한다. 인접한 활성영역들은 소자분리영역에 의해서 전기적으로 격리된다. 즉, 인접한 소자분리영역들 사이에 활성영역이 각각 정의되어 기판(210)에 소자분리영역 및 활성영역이 교대로 배치된다. 홀수 소자분리영역을 덮는 제1 마스크 패턴(261)을 형성한다. 제1 마스크 패턴(261)은 열 방향(y축 방향)으로 신장하여 홀수 소자분리영역을 덮는다. 제1 마스크 패턴(261)이 홀수 소자분리영역을 덮도록 제1 절연막(250) 상에 형성되기 때문에, 각각이 짝수 소자분리영역 및 그 양측의 활성영역들과 중첩하는 (또는 노출하는) 복수 개의 제1 홈(265)이 정의된다. 이 제1 홈(265)은 예를 들어 열 방향으로 신장한다. 제1 마스크 패턴(261)은 예를 들어 제1 절연막(250)에 대해서 식각 선택성을 갖는 물질, 예컨대 질화물로 형성될 수 있다. 예를 들어 제1 마스크 패턴(261)은 실리콘 질화막을 제1 절연막(250) 상에 형성한 후 사진식각공정을 진행하여 실리콘 질화막을 패터닝하는 것에 의해서 형성될 수 있다. 이때, 제1 마스크 패턴(261) 사이의 제1 절연막의 일부분도 식각될 수 있다.
도 21을 참조하여, 제1 마스크 패턴(261)에 대해서 식각 선택성을 갖는 제2 절연막(290)을 형성한다. 예를 들어 제2 절연막(290)은 실리콘 산화막 같은 산화물로 형성될 수 있다. 즉, 제1 마스크 패턴(261)의 측면 및 상부면 그리고 인접한 제1 마스크 패턴(261) 사이의 제1 절연막(250)의 상부면 상에 실질적으로 균일한 두께를 갖는 제2 절연막(290)을 형성한다. 이로써, 제1 홈(265)의 폭이 줄어들어 짝수 소자분리영역과 중첩하는 (또는 노출하는) 제2 홈(295)이 정의된다. 이 제2 홈(295)은 짝수 소자분리영역을 노출하도록 열 방향으로 신장한다.
도 22를 참조하여, 제1 절연막(250)과 제2 절연막(290)에 대해서 식각 선택성을 갖는 물질, 예를 들어 실리콘 질화막으로 제2 홈(295)을 채워 제2 마스크 패턴(266)을 형성한다. 이 제2 마스크 패턴(266)은 짝수 소자분리영역을 덮는다. 예를 들어 제2 홈(295)을 채우도록 제2 절연막(290) 상에 실리콘 질화막을 형성한 후 에치백 공정 등을 진행하여 제2 홈(295) 밖의 실리콘 질화막을 제거하여 제2 홈(295)을 채우는 제2 마스크 패턴(266)을 형성한다.
도 23을 참조하여, 제2 절연막(290)에 대한 식각 공정을 진행하여 제1 마스크 패턴(261) 상에 형성된 제2 절연막과 제1 마스크 패턴(261) 및 제2 마스크 패턴(266) 사이에 위치하는 제2 절연막을 식각으로 제거하여 비트라인을 한정하는 제3 홈들(257, 258)을 형성한다. 이때, 홀수 비트라인용 제3 홈(257) 및 짝수 비트라 인용 제3 홈(258)이 동시에 정의된다.
본 실시예에 따르면, 제2 마스크 패턴(266)은 제2 절연막(290)에 의해서 자기정렬적인 방식으로 인접한 제1 마스크 패턴(261)들 사이에 형성된다. 그리고 제1 마스크 패턴(261)과 이것에 인접한 제2 마스크 패턴(266) 사이에는 짝수 및 홀수 비트라인용 제3 홈이 자기정렬적인 방식으로 정의된다.
도 23 및 도 24를 참조하여, 비트라인 콘택홀을 한정하는 개구부(305)를 갖는 제3 마스크(300)를 형성한다. 제3 마스크(300)의 개구부(305)는 예를 들어 행 방향(x축 방향)으로 신장하는 바 또는 라인 형태를 나타내어 복수 개의 비트라인 콘택트홀을 동시에 한정할 수 있다. 예를 들어 제3 마스크(300)의 개구부(305)는 홀수 비트라인용 제3 홈(257)과 짝수 비트라인용 제3 홈(258)을 동시에 노출하여 짝수 비트라인 콘택트홀 및 홀수 비트라인 콘택트홀을 동시에 한정할 수 있다.
도 25를 참조하여, 제3 마스크(300), 제2 마스크 패턴(266) 및 제1 마스크 패턴(261)을 식각 마스크로 사용하여 제1 절연막을 패터닝하여 홀수 비트라인용 제3 홈(257)에 자기정렬되는 홀수 비트라인 콘택트홀(253)과 짝수 비트라인용 제3 홈(258)에 자기정렬되는 짝수 비트라인 콘택트홀(254)을 형성한다. 제3 마스크(300)를 제거한다.
도 26을 참조하여, 비트라인용 콘택트홀(253, 254) 및 제3 홈(257, 258)을 채우도록 비트라인 콘택트 및 비트라인을 위한 도전물질을 형성한다. 제1 마스크 패턴(261) 및 제2 마스크 패턴(266)이 노출될 때까지 도전물질에 대한 평탄화 공정을 진행하여 비트라인(81, 86) 및 비트라인 콘택트(71, 81)를 형성한다. 본 실시예 에 따르면, 짝수 비트라인 및 홀수 비트라인이 동시에 형성된다. 또, 짝수 비트라인 및 대응하는 짝수 비트라인 콘택트 사이의 오정렬은 근본적으로 발생하지 않는다. 또한 홀수 비트라인 및 대응하는 홀수 비트라인 콘택트 사이의 오정렬을 근본적으로 발생하지 않는다. 또, 본 실시예에 따르면, 짝수 비트라인과 홀수 비트라인은 동일한 구조를 나타낼 수 있다. 예를 들어 짝수 비트라인의 상부면은 홀수 비트라인의 상부면과 실질적으로 동일한 높이를 나타낼 수 있다.
도 19 내지 도 26을 참조하여 설명을 한 실시예에 따르면, 제2 마스크 패턴(266) 아래에 제2 절연막의 일부분(266r)이 잔존할 수 있다. 즉, 짝수 소자분리영역과 제1 마스크 패턴(261) 사이에는 제1 절연막(250)이 존재하지만, 홀수 소자분리영역과 제2 마스크 패턴(266) 사이에는 제1 절연막(250) 및 제2 절연막 잔류물(266r)이 존재할 수 있다.
도 6 내지 도 15를 참조하여 설명을 한 실시예와 유사하게, 도 19 내지 도 26을 참조하여 설명을 한 실시예에서 비트라인 플러그 및 비트라인은 다른 공정에서 형성될 수도 있다. 즉, 먼저 비트라인 콘택트가 형성된 이후에 비트라인이 형성될 수도 있다.
도 16 내지 도 18을 참조하여 설명을 한 실시예에서의 홀수 비트라인 형성 방법과 동일하게 도 19 내지 도 26을 참조하여 설명을 한 실시예의 짝수 및 홀수 비트라인이 형성될 수 있다.
도 19 내지 도 26을 참조하여 설명을 한 실시예의 제2 절연막(290)은 도 27에 도시된 것 같이, 스페이서 형태(295)로 제1 마스크 패턴(261)의 측면에 형성될 수 있다. 즉, 도 21에 도시된 것 같이 제2 절연막(290)을 형성한 후에, 에치백 공정을 진행하여 제1 마스크 패턴(261)의 측면에 스페이서(295)를 형성할 수 있다. 이 경우 도 26의 반도체 소자와 달리 제2 마스크 패턴(266) 아래에 제2 절연막이 잔류하지 않는다.
도 19 내지 도 26을 참조하여 설명한 실시예에서 홀수 및 짝수 비트라인용 제3 홈을 한정하기 위해 제1 마스크 패턴 및 제2 마스크 패턴 사이의 제2 절연막을 제거하는 공정은 제3 마스크를 형성하여 홀수 및 짝수 비트라인용 콘택트홀을 형성한 이후에 진행될 수 있다. 즉, 홀수 및 짝수 비트라인 콘택트홀이 형성된 이후에 인접한 제1 마스크 및 제2 마스크 사이의 제2 절연막이 제거되어 홀수 및 짝수 비트라인용 제3 홈에 형서될 수 있다.
도 19 내지 도 26을 참조하여 설명을 한 실시예에서 비트라인을 셀 영역에 형성할 때, 주변회로 영역에서 금속 배선을 형성할 수 있다. 이를 도 28 내지 도 도 35를 참조하여 설명을 한다.
도 19 및 도 20을 참조하여 설명을 한 것 같이, 제1 마스크 패턴(261)을 셀 영역에 형성할 때, 도 28에 도시된 것 같이 제1 마스크 패턴이 주변회로 영역에서는 금속 배선이 형성될 배선용 제4 홈(267)을 갖도록 제1 마스크 패턴을 형성할 수 있다.
도 21 내지 도 22를 참조하여 설명을 한 것 같이, 셀 영역에 제2 마스크(266) 및 제2 절연막(290)을 형성할 때, 도 29 및 도 30에 도시된 것 같이, 주변회로 영역에도 제2 마스크 및 제2 절연막을 형성할 수 있다.
이럴 경우, 제2 마스크 패턴(266)이 형성된 이후에 그리고 제3 마스크(300)가 형성되기 이전에, 주변회로 영역의 배선용 제4 홈(267)에 형성된 제2 마스크 패턴과 제2 절연막을 제거하는 식각 공정을 진행하여 주변회로 영역에서 제1 마스크 패턴(261)에 의해 정의된 배선용 제4 홈(267)이 유지되도록 한다. 즉, 제2 마스크 패턴 및 제2 절연막을 셀 영역 및 주변회로 영역에 형성한 후에, 셀 영역을 덮는 보호 마스크를 형성한 후에, 도 31에 도시된 것 같이 보호 마스크에 의해 덮이지 않은 주변회로 영역의 제2 마스크 패턴을 제거한다.
도 23을 참조하여 설명을 한 것 같이, 셀 영역에서 제1 마스크 패턴(261) 상에 형성된 제2 절연막과 제1 마스크 패턴 및 제2 마스크 패턴 사이에 형성된 제2 절연막을 제거할 때, 주변회로 영역의 제 4홈(267)에 형성된 제2 절연막을 제거하여 도 32에 도시된 것 같이 제4 홈(267)을 노출한다.
주변회로 영역에 제2 마스크 패턴 및 제2 절연막을 형성한 후 이를 선택적으로 제거하는 방식과 달리, 제2 마스크 패턴 및 제2 절연막을 셀 영역에만 선택적으로 형성할 수 도 있다. 이 경우에 주벼회로 영역으로부터 제2 절연막 및 제2 마스크 패턴을 제거하는 공정은 생략될 것이다.
도 23 및 도 24를 참조하여 설명을 한 것 같이, 셀 영역에서 비트라인용 콘택트홀을 한정하는 제3 개구부(305)를 갖는 제3 마스크(300)를 형성할 때, 도 33에 도시된 것 같이, 주변회로 영역에서는 제3 마스크가 배선용 홈에 자기정렬되는 배선용 콘택트홀을 한정하는 개구부(307)를 갖도록 제3 마스크가 주변회로 영역의 제1 마스크(261) 및 제1 절연막(250) 상에 형성되도록 한다.
도 25를 참조하여 설명을 한 것 같이, 셀 영역에서 비트라인용 콘택트홀을 형성할 때, 도 34에 도시된 것 같이 주변회로 영역에서 제1 절연막을 패터닝하여 배선용 제 4홈(267)에 자기정렬되는 배선용 콘택트홀(258)을 형성한다.
도 26을 참조하여 설명을 한 것 같이, 도전물질을 평탄화 식각하여 셀 영역에서 비트라인 및 비트라인 콘택트를 형성할 때, 도 35에 도시된 것 같이 주변회로 영역에서는 금속 배선(88) 및 배선용 콘택트(78)를 형성한다.
상술한 본 발명의 실시예들에 따른 비트라인 형성 방법은 다양한 분야에 적용될 수 있다. 예를 들어 하부의 대응하는 도전영역들에 콘택트 플러그를 통해서 전기적으로 연결되는 배선들을 형성하는 방법에 적용될 수 있다. 또, 상하부 전극이 교차하는 부분에 메모리층이 정의되는 교차 메모리 소자(cross-point memory device)를 제조하는 데에도 적용될 수 있다. 즉 교차 메모리 소자에서 서로 교차하는 상부전극 및 하부전극을 콘택트 플러그를 통해서 연결할 때에, 상술한 본 발명의 실시예들에 따른 방법에 적용될 수 있다.
본 발명의 실시예들에 따른 반도체 소자 형성 방법 그리고/또는 비휘발성 메모리 소자 형성 방법은 적층 메모리 소자 혹은 3차원 메모리 소자에도 적용될 수 있다. 본 발명의 일 실시예에 따른 적층 메모리 소자는 적층된 적어도 2층 이상의 기판을 포함할 수 있다. 적층된 복수 개의 기판들 중에서 적어도 하나 또는 그 이상의 기판은 메모리 소자 또는 메모리 칩을 포함할 수 있는 데, 적어도 하나 이상의 메모리 소자는 본 발명의 실시예들에 따른 비휘발성 메모리 소자를 포함한다.
도 36은 단지 예시적인 측면에서 3층의 기판이 적층된 적층 메모리 소자를 개략적으로 도시한다. 도 36을 참조하면, 적층 메모리 소자는 제1층 기판(410), 제2층 기판(510) 그리고 제3층 기판(610)을 포함한다. 제2층 기판(510) 및 제3층 기판(610)은 각각 메모리 소자(550, 650)를 포함한다. 각각의 기판은 절연층(430, 530)에 의해서 서로 절연될 수 있다. 하지만, 각 층의 메모리 소자는 서로 전기적으로 연결되거나 그렇지 않을 수 있다.
기판에 포함된 메모리 소자는 서로 다른 형태일 수 있다. 예를 들어 제2층 기판(510)에 포함된 메모리 소자(550)는 본 발명의 실시예들에 따른 플래시 메모리 소자이고, 제3층 기판(610)에 포함된 메모리 소자(650)는 임의 접근이 가능한 휘발성 메모리 소자일 수 있다. 또는 그 반대의 경우일 수 있다. 또한, 어느 특정 층의 기판의 메모리 소자는 서로 다른 유형의 메모리 소자들을 포함할 수 있다. 예를 들어 제2층 기판(510)의 메모리 소자(550)는 본 발명의 실시예들에 따른 비휘발성 메모리 소자뿐만 아니라 휘발성 메모리 소자, 강유전체 메모리, 저항 메모리, 상변화 메모리, 자기 메모리 등을 더 포함할 수도 있다. 또, 메모리 소자는 1비트 뿐만 아니라 2비트 이상의 멀티 비트를 저장하는 메모리 일 수도 있다.
도 37은 본 발명의 실시예들에 따른 비휘발성 메모리 소자를 포함하는 시스템(900)을 개략적으로 도시한다. 시스템(900)은 무선통신 장치 예를 들어, PDA, 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 웹 태블릿(web tablet), 무선 전화기, 휴대폰, 디지털 음악 재생기(digital music player), 또는 정보를 무선환경에서 송신 그리고/또는 수신할 수 있는 모든 소자에 사용될 수 있다.
시스템(900)은 버스(950)를 통해서 서로 결합한 제어기(910), 키패드, 키보 드, 화면(display) 같은 입출력 장치(920), 메모리(930), 무선 인터페이스(940)를 포함할 수 있다. 제어기(910)는 예를 들어 하나 이상의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 또는 이와 유사한 것들을 포함할 수 있다. 메모리(930)는 예를 들어 제어기(910)에 의해 실행되는 명령어를 저장하는데 사용될 수 있다. 또 메모리(930)는 사용자 데이터를 저장하는 데 사용될 수 있다. 메모리(930)는 본 발명의 실시예들에 따른 플래시 메모리를 포함한다. 메모리(930)는 또한 다른 종류의 메모리, 임의의 수시 접근이 가능한 휘발성 메모리, 기타 다양한 종류의 메모리를 더 포함할 수 있다.
시스템(900)은 RF 신호로 통신하는 무선 통신 네트워크에 데이터를 전송하거나 네트워크에서 데이터를 수신하기 위해 무선 인터페이스(940)를 사용할 수 있다. 예를 들어 무선 인터페이스(940)는 안테나, 무선 트랜시버 등을 포함할 수 있다.
본 발명의 실시예에 따른 시스템(900)은 CDMA, GSM, NADC, E-TDMA, WCDAM, CDMA2000 같은 3세대 통시 시스템 같은 통신 인터페이스 프로토콜에서 사용될 수 있다.
본 발명의 실시예들에 따른 반도체 소자 그리고/또는 비휘발성 메모리 소자는 메모리 카드에 적용될 수 있다. 도 38은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자(1100)가 적용된 메모리 카드(1000)의 구성을 예시적으로 보여주는 블록도이다.
도 38을 참조하면 본 발명에 따른 메모리 카드(1000)는, 암호화를 위한 암호화 회로(1010), 로직 회로(1020), 전용 프로세서인 디지털 신호 프로세서(DSP; 1030), 그리고 메인 프로세서(1040)를 포함한다. 또한, 메모리 카드 시스템(1000)은 본 발명에서 설명된 플래시 메모리 소자(1100)와, 그 외의 다양한 종류의 메모리들, 예를 들면 에스램(SRAM; 1050), 디램(DRAM; 1060), 롬(ROM; 1070) 등을 포함한다. 그리고 상기 메모리 카드 시스템(1000)은 RF(고주파/마이크로파) 회로(1080) 및 입출력 회로(1090)를 포함한다. 메모리 카드(1000)에 구비된 기능 블록들(1010 ~ 1090)은 시스템 버스를 통해 상호 연결된다.
메모리 카드(1000)는 외부의 호스트(미 도시됨)의 제어에 따라 동작하며, 본 발명의 실시예에 따른 비휘발성 메모리 소자(1100)는 호스트의 제어에 따라 데이터를 저장하거나 저장된 데이터를 출력하는 기능을 수행한다.
본 발명의 실시예들에 따르면, 비트라인 및 비트라인 콘택트 사이의 오정렬을 근본적으로 방지할 수 있다.
본 발명의 실시예들에 따르면, 더욱 높은 집적도를 갖는 메모리 소자를 구현할 수 있다.
이제까지 본 발명에 대하여 실시예(들)를 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석 되어야 할 것이다.

Claims (25)

  1. 기판 상에 복수 개의 제1 영역과 각각이 인접한 제1 영역들 사이에 배치된 복수 개의 제2 영역을 갖는 기판 상에 절연막을 형성하는 것;
    상기 절연막 상에 각각이 상기 절연막을 관통하는 제1 콘택트를 통해서 대응하는 제1 영역에 전기적으로 연결되는 복수 개의 제1 배선을 형성하는 것;
    상기 제1 배선들 측면에 스페이서를 형성하는 것;
    인접한 스페이서들 사이의 절연막을 제거하여 인접한 제1 콘택트들 사이에 대응하는 제2 영역을 노출하는 복수 개의 콘택트홀을 형성하는 것; 그리고
    대응하는 콘택트홀을 채우는 복수 개의 제2 콘택트를 형성하고 대응하는 제2 콘택트에 전기적으로 연결되는 복수 개의 제2 배선을 형성하는 것을 포함하는 배선 형성 방법.
  2. 청구항 1에 있어서, 인접한 스페이서들 사이의 절연막을 제거하여 인접한 제1 콘택트들 사이에 대응하는 제2 영역을 노출하는 복수 개의 콘택트홀을 형성하는 것은:
    상기 제2 영역들 중 적어도 하나와 중첩하는 개구부를 갖는 마스크를 형성하는 것; 그리고,
    상기 마스크 및 상기 스페이서를 식각 마스크로 사용하여 상기 절연막을 식각하는 것을 포함하는 배선 형성 방법.
  3. 청구항 2에 있어서, 상기 개구부는 상기 제1 배선 및 상기 제2 배선과 교차하도록 연장하여 복수 개의 제2 영역들과 중첩하도록 형성되는 배선 형성 방법.
  4. 청구항 1에 있어서, 대응하는 콘택트홀을 채우는 복수 개의 제2 콘택트를 형성하고 대응하는 제2 콘택트에 전기적으로 연결되는 복수 개의 제2 배선을 형성하는 것은:
    상기 복수 개의 콘택트홀과 상기 스페이서들 사이의 공간을 채우는 도전물질을 형성하는 것; 그리고,
    상기 제1 배선들과 절연되도록 상기 도전물질을 식각하는 것을 포함하는 배선 형성 방법.
  5. 복수 개의 활성영역을 갖는 기판 상에 상기 활성영역들을 지나가는 스트링 선택라인, 접지 선택라인 그리고 상기 스트링 선택라인 및 접지 선택라인 사이에 복수 개의 워드라인을 형성하는 것;
    상기 접지 선택라인, 상기 스트링 선택라인, 그리고 상기 복수 개의 워드라인을 덮는 절연막을 형성하는 것;
    상기 절연막을 패터닝하여 복수 개의 제1 콘택트 홀을 형성하는 것;
    대응하는 제1 콘택트 홀을 채우는 복수 개의 제1 콘택트를 형성하고 대응하는 제1 콘택트에 전기적으로 연결되는 복수 개의 제1 비트라인을 형성하는 것;
    상기 제1 비트라인들 각각의 측면에 스페이서를 형성하는 것;
    인접한 스페이서들 사이의 절연막을 제거하여 인접한 제1 콘택트 홀들 사이에 제2 콘택트 홀을 형성하는 것; 그리고
    상기 제2 콘택트 홀을 채우는 제2 콘택트를 형성하고 상기 제2 콘택트에 전기적으로 연결되는 제2 비트라인을 형성하는 것을 포함하는 비휘발성 메모리 소자 형성 방법.
  6. 청구항 5에 있어서, 인접한 스페이서들 사이의 절연막을 제거하여 인접한 제1 콘택트 홀들 사이에 제2 콘택트 홀을 형성하는 것은:
    인접한 제1 콘택트들 사이의 활성영역과 중첩하는 개구부를 갖는 마스크를 형성하는 것; 그리고,
    상기 마스크 및 상기 스페이서를 식각 마스크로 사용하여 상기 절연막을 식각하는 것을 포함하는 비휘발성 메모리 소자 형성 방법.
  7. 청구항 6에 있어서, 상기 마스크의 개구부는 적어도 하나 이상의 제1 콘택트와 그 양측의 활성영역들과 중첩하도록 형성되는 비휘발성 메모리 소자 형성 방법.
  8. 청구항 6에 있어서, 상기 제2 콘택트 홀을 채우는 제2 콘택트를 형성하고 상기 제2 콘택트에 전기적으로 연결되는 제2 비트라인을 형성하는 것은:
    상기 제2 콘택트 홀과 상기 인접한 스페이서들 사이의 공간을 채우는 콘택트 용 도전물질을 형성하는 것;
    상부면이 상기 제1 비트라인의 상부면보다 낮아지도록 상기 콘택트용 도전물질을 식각하여 상기 제2 콘택트홀을 채우는 상기 제2 콘택트들을 형성하는 것;
    상기 인접한 스페이서들 사이에 비트라인용 도전물질을 형성하는 것; 그리고,
    상기 제1 비트라인들과 절연되도록 상기 비트라인용 도전물질을 식각하여 상기 제2 콘택트에 전기적으로 연결되는 상기 제2 비트라인을 형성하는 것을 포함하는 비휘발성 메모리 소자 형성 방법.
  9. 청구항 6에 있어서, 대응하는 제1 콘택트 홀을 채우는 복수 개의 제1 콘택트를 형성하고 대응하는 제1 콘택트에 전기적으로 연결되는 복수 개의 제1 비트라인을 형성하는 것은:
    상기 복수 개의 제1 콘택트 홀을 채우도록 상기 절연막 상에 콘택트용 도전물질을 형성하는 것;
    상기 콘택트용 도전물질을 식각하여 상기 제1 콘택트홀들 내에 상기 제1 콘택트들을 형성하는 것;
    상기 제1 콘택트들 및 상기 절연막 상에 비트라인용 도전물질을 형성하는 것; 그리고
    상기 비트라인용 도전물질을 패터닝하여 대응하는 제1 콘택트에 전기적으로 연결되는 상기 복수 개의 제1 비트라인을 형성하는 것을 포함하는 비휘발성 메모리 소자 형성 방법.
  10. 적어도 두 층 이상 적층된 복수 개의 기판; 그리고,
    상기 기판들 중 적어도 하나 이상에 배치되는 메모리 소자를 포함하며,
    상기 메모리 소자는 청구항 5의 방법으로 형성된 비휘발성 메모리 소자를 포함하는 적층 메모리 소자.
  11. 마이크로 프로세서; 그리고,
    상기 마이크로 프로세서에 결합한 메모리 소자를 포함하며,
    상기 메모리 소자는 청구항 5의 방법으로 형성된 비휘발성 메모리 소자를 포함하는 메모리 카드.
  12. 복수 개의 제1 비트라인 및 대응하는 제1 비트라인에 연결된 복수 개의 제1 콘택트;
    상기 제1 비트라인들 각각의 측면에 형성된 스페이서; 그리고,
    인접한 제1 비트라인들의 마주보는 측면들에 형성된 인접한 스페이서들 사이에 자기정렬적으로 배치된 제2 비트라인 및 상기 제2 비트라인에 자기정렬되어 연결된 제2 콘택트를 포함하는 반도체 소자.
  13. 청구항 12에 있어서, 상기 제1 비트라인 및 대응하는 제1 콘택트 사이의 중 첩 면적보다 상기 제2 비트라인 및 상기 제2 콘택트 사이의 중첩 면적이 더 큰 반도체 소자.
  14. 청구항 12에 있어서, 상기 제1 비트라인의 상부면의 높이는 상기 제2 비트라인의 상부면의 높이와 다른 반도체 소자.
  15. 청구항 12에 있어서, 상기 제1 비트라인의 폭은 상기 제2 비트라인의 폭과 다른 반도체 소자.
  16. 청구항 12에 있어서, 스트링 선택라인, 접지 선택라인 그리고 이들 사이에 배치된 복수 개의 워드라인을 더 포함하며,
    상기 제1 콘택트 및 상기 제2 콘택트는 상기 스트링 선택라인 외측의 대응하는 드레인 영역에 전기적으로 연결되는 반도체 소자.
  17. 청구항 16에 있어서, 상기 스트링 선택라인과 상기 제1 콘택트 사이의 거리는 상기 스트링 선택라인과 상기 제2 콘택트 사이의 거리와 다른 반도체 소자.
  18. 소자분리영역에 의해 정의된 복수 개의 활성영역을 구비하는 기판;
    상기 활성영역들을 지나는 스트링 선택라인, 접지 선택라인 그리고 이들 사이에 위치하는 복수 개의 워드라인;
    상기 스트링 선택라인, 접지 선택라인, 복수 개의 워드라인 그리고 활성영역들을 덮는 절연막;
    상기 절연막을 관통하여 홀수 번째 활성영역에 전기적으로 연결되는 제1 콘택트 및 대응하는 제1 콘택트에 전기적으로 연결된 제1 비트라인;
    상기 제1 비트라인들 각각의 측면에 형성된 스페이서;
    인접한 제1 비트라인들의 마주보는 측면들에 형성된 인접한 스페이서들 사이에 자기정렬적으로 배치된 제2 비트라인 및 상기 제2 비트라인에 자기정렬되어 연결된 제2 콘택트를 포함하는 비휘발성 메모리 소자.
  19. 청구항 18에 있어서, 상기 제1 콘택트 및 대응하는 제1 비트라인 사이의 중첩 면적보다 상기 제2 콘택트 및 대응하는 제2 비트라인 사이의 중첩 면적이 큰 비휘발성 메모리 소자.
  20. 청구항 18에 있어서, 상기 스트링 선택라인과 상기 제1 콘택트 사이의 거리는 상기 스트링 선택라인과 상기 제2 콘택트 사이의 거리와 다른 비휘발성 메모리 소자.
  21. 기판 상에 제1 절연막을 형성하는 것;
    상기 제1 절연막 상에 이격된 복수 개의 제1 마스크를 형성하고 각각이 인접한 제1 마스크들 사이에 한정되는 복수 개의 제1 홈을 형성하는 것;
    상기 제1 홈들보다 좁은 폭을 갖는 제2 홈들이 한정되도록 상기 제1 마스크들 각각의 측면들 상에 제2 절연막을 형성하는 것;
    대응하는 제2 홈들을 채우는 복수 개의 제2 마스크들을 형성하는 것;
    상기 제2 절연막을 제거하여 각각이 인접한 제1 마스크 및 제2 마스크 사이에 위치하는 복수 개의 비트라인용 제3 홈들을 형성하는 것;
    제3 홈을 노출하는 개구부를 갖는 제3 마스크를 형성하는 것;
    상기 제3 마스크, 제2 마스크 및 제1 마스크를 식각 마스크로 사용하여 제1 절연막을 패터닝하여 각각 인접한 제1 마스크 및 제2 마스크 사이에 위치하며 대응하는 제3 홈에 자기정렬된 복수 개의 콘택트홀들을 형성하는 것;
    제3 홈 및 대응하는 콘택트홀을 채우도록 상기 제1 마스크들 및 제2 마스크들 상에 도전물질을 형성하는 것; 그리고,
    상기 도전물질에 대한 식각 공정을 진행하여 복수 개의 배선 및 대응하는 배선에 자기정렬된 복수 개의 콘택트를 형성하는 것을 포함하는 반도체 소자 형성 방법.
  22. 청구항 21에 있어서, 상기 제1 절연막을 형성하기 전에:
    상기 기판에 소자분리영역에 의해서 서로 이격된 복수 개의 활성영역을 형성하는 것; 그리고,
    상기 활성영역을 지나는 스트링 선택라인, 접지 선택라인 그리고 이들 사이에 위치하는 복수 개의 워드라인을 형성하는 것을 더 포함하며,
    상기 배선들 각각은 상기 스트링 선택라인들 외측의 대응하는 활성영역들에 전기적으로 연결되는 비트라인 것을 특징으로 하는 반도체 소자 형성 방법.
  23. 청구항 22에 있어서, 상기 제1 마스크들 각각은 홀수 소자분리영역 상에 정렬되고 상기 제2 마스크들 각각은 짝수 소자분리영역 상에 정렬되도록 형성되는 반도체 소자 형성 방법.
  24. 기판 상에 제1 절연막을 형성하는 것;
    상기 제1 절연막 상에 이격된 복수 개의 제1 마스크를 형성하는 것;
    인접한 제1 마스크들 사이에 정의되는 제1 홈을 분할하도록 각각이 인접한 제1 마스크들 사이에 위치하는 복수 개의 제2 마스크를 형성하는 것;
    각각이 인접한 제1 마스크 및 제2 마스크에 의해 정의되는 복수 개의 제3 홈들 중 적어도 하나 이상의 제3 홈과 교차하는 개구부를 갖는 제3 마스크를 형성하는 것;
    상기 제3 마스크, 제2 마스크 및 제1 마스크를 식각 마스크로 사용하여 상기 제1 절연막을 패터닝하여 대응하는 제3 홈에 자기정렬된 콘택트 홀을 형성하는 것; 그리고,
    상기 콘택트홀들 및 제3 홈들을 도전물질로 복수 개의 배선 및 대응하는 배선에 자기정렬된 복수 개의 콘택트를 형성하는 것을 포함하는 배선 형성 방법.
  25. 청구항 24에 있어서,
    인접한 제1 마스크들 사이에 정의되는 제1 홈을 분할하도록 각각이 인접한 제1 마스크들 사이에 위치하는 복수 개의 제2 마스크를 형성하는 것은:
    상기 제1 홈들보다 좁은 폭을 갖는 제2 홈들이 한정되도록 상기 제1 마스크들 각각의 측면들 상에 제2 절연막을 형성하는 것;
    대응하는 제2 홈을 채우는 상기 복수 개의 제2 마스크를 형성하는 것; 그리고,
    상기 제1 마스크 및 상기 제2 마스크 사이의 제2 절연막을 제거하여 상기 제3 홈들을 한정하는 것을 포함하는 배선 형성 방법.
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