CN114649340A - 三维存储器元件及其制造方法 - Google Patents

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Abstract

本发明公开了一种三维存储器元件及其制造方法，三维存储器元件包括多个块元，且各块元包括多个区块，而各区块包括栅极堆叠结构、导体层、多个第一环状通道柱、多个源极/漏极柱以及多个电荷储存结构。栅极堆叠结构设置于基底上且包括彼此电性绝缘的多个栅极层。导体层设置于基底和栅极堆叠结构之间。第一环状通道柱设置于基底上且位于栅极堆叠结构中。源极/漏极柱设置于基底上且每个第一环状通道柱中配置有两个源极/漏极柱。每个电荷储存结构设置于对应的栅极层与对应的第一环状通道柱之间。多个块元中的一个的导体层与多个块元中的另一个的导体层隔离开来。

Description

三维存储器元件及其制造方法
技术领域
本发明属于半导体技术领域，涉及一种三维存储器元件及制造方法。
背景技术
非易失性存储器由于具有使存入的数据在断电后也不会消失的优点，因此广泛采用于个人计算机和其他电子设备中。目前业界较常使用的三维存储器包括或非式(NOR)存储器以及与非式(NAND)存储器。此外，另一种三维存储器为与式(AND)存储器，其可应用在多维度的存储器阵列中而具有高集成度与高面积利用率，且具有操作速度快的优点。因此，三维存储器元件的发展已逐渐成为目前的趋势。
发明内容
本发明提供一种三维存储器元件，将存储器块元中的一个的导体层设计为与存储器块元中的另一个的导体层隔离开来，如此能够良好地控制施加在导体层的偏压。
本发明一实施例提供一种三维存储器元件，其包括多个块元(tile)，且各块元包括多个区块(block)。各区块包括栅极堆叠结构、导体层、多个第一环状通道柱、多个源极/漏极柱以及多个电荷储存结构。栅极堆叠结构设置于基底上且包括彼此电性绝缘的多个栅极层。导体层设置于基底和栅极堆叠结构之间。第一环状通道柱设置于基底上且位于栅极堆叠结构中。源极/漏极柱设置于基底上且每个第一环状通道柱中配置有两个源极/漏极柱。电荷储存结构设置于对应的栅极层与对应的第一环状通道柱之间。多个块元中的一个的导体层与多个所述块元中的另一个的所述导体层隔离开来。
在本发明的一实施例中，相邻的两个块元中的导体层彼此间隔开来。
在本发明的一实施例中，在块元内的多个区块的导体层彼此间隔开来。
在本发明的一实施例中，在块元内的多个区块的导体层彼此电性连接。
在本发明的一实施例中，在每个块元中的多个区块的导体层整体地连接在一起。
在本发明的一实施例中，三维存储器元件还包括多个虚设栅极堆叠结构。虚设栅极堆叠结构设置于基底上且分别配置在各块元的多个区块的排列方向上的相对两侧。
在本发明的一实施例中，三维存储器元件还包括多个虚设通道柱。虚设通道柱分别位于对应的虚设栅极堆叠结构中并延伸至基底中，各虚设通道柱包括第二环状通道柱以及位于第二环状通道柱中的导电柱，多个导体层中的至少一个通过对应的导电柱连接至位于基底中的驱动器。
在本发明的一实施例中，第一环状通道柱和源极/漏极柱延伸至导体层中，以在导体层构成底部寄生晶体管。
在本发明的一实施例中，底部寄生晶体管保持在关闭状态。
在本发明的一实施例中，三维存储器元件还包括设置于两个所述源极/漏极柱之间的绝缘柱。
本发明一实施例的三维存储器元件的制造方法包括以下步骤。在基底上形成导体材料层。在导体材料层上形成堆叠结构，其中堆叠结构包括交替堆叠于基底上的多个绝缘材料层和多个牺牲材料层。在所述堆叠结构中形成多个第一环状通道柱。在堆叠结构中形成多个源极/漏极柱，且每个第一环状通道柱中配置有两个源极/漏极柱。对堆叠结构和导体材料层进行图案化工艺，以形成贯穿堆叠结构和导体材料层的多个第一沟道。第一沟道界定出多个图案化堆叠结构和多个导体层。每个图案化堆叠结构包括交替堆叠于基底上的多个绝缘层和多个牺牲层，且导体层位于基底和图案化堆叠结构之间。移除牺牲层以在相邻的两个绝缘层之间形成水平开口。在水平开口中依序形成电荷储存结构和栅极层，其中电荷储存结构设置于栅极层与对应的第一环状通道柱之间。
在本发明的一实施例中，多个第一沟道界定出多个块元以及包含于每个块元中的多个区块，其中每个区块包括图案化堆叠结构和导体层，且在块元内的多个区块的导体层彼此间隔开来。
在本发明的一实施例中，在块元内的多个区块的导体层彼此电性连接。
在本发明的一实施例中，多个第一沟道界定出多个块元，每个块元包括多个图案化堆叠结构和导体层，其中相邻的两个图案化堆叠结构之间形成有第二沟道，以在导体层上界定出多个区块。
在本发明的一实施例中，三维存储器元件的制造方法还包括形成位于图案化堆叠结构和导体层中的虚设通道柱，其中虚设通道柱包括第二环状通道柱以及位于第二环状通道柱中的导电柱。
在本发明的一实施例中，导体层中的至少一个经由导电柱连接至位于所述基底中的驱动器。
在本发明的一实施例中，栅极层或源极/漏极柱中经由虚设通道柱与位于基底中的有源元件连接。
在本发明的一实施例中，第一环状通道柱和源极/漏极柱分别延伸至对应的导体层中以于对应的导体层中形成底部寄生晶体管。
在本发明的一实施例中，底部寄生晶体管保持在关闭状态。
在本发明的一实施例中，两个源极/漏极柱之间形成有绝缘柱。
基于上述，在本发明的三维存储器元件中，多个块元中的至少一个块元的导体层与其他块元中的导体层隔离开来，故在对导体层施加偏压时，可不考虑其他块元中的导体层和对应的栅极层之间所产生的电容，如此能够良好地控制施加在导体层的偏压。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附附图作详细说明如下。
附图说明
图1为依据本发明一实施例的三维存储器元件的俯视示意图。
图2为图1的区域C于X方向的侧视图。
图3A为图1的区域C从一视角观察的立体示意图。
图3B为图1沿切线A-A’的剖面示意图。
图4为依据本发明一实施例的三维存储器元件的其中一块元的电路示意图。
图5A至图5H为依据本发明一实施例的三维存储器的制造流程示意图，其中图5A至图5H为图1中沿切线A-A’的制造流程。
图6A至图6H为依据本发明一实施例的三维存储器的制造流程示意图，其中图6A至图6H为图1中沿切线B-B’的制造流程。
【符号说明】
10：三维存储器元件
100：基底
105：导体材料层
110、114：导体层
112：导电插塞
115：堆叠结构
115a、116：绝缘材料层
115b：牺牲材料层
117：图案化堆叠结构
120：栅极堆叠结构
130、132：通道柱
130H：通道柱开孔
140a、140b：源极/漏极柱
140aH、140bH：源极/漏极柱开孔
142：绝缘柱
150：电荷储存结构
160：驱动器
170：有源元件
C：区域
B1、B2、B3、B4：区块
BL：位线
CR：存储单元区
CP：导电柱
DL1、DL2：介电层
DGS：虚设栅极堆叠结构
DVC：虚设通道柱
DVCH：虚设通道柱开孔
GL：栅极层
IL1、IL2、IL3：绝缘层
PT：晶体管
SCL：牺牲层
SCLH：水平开口
SL：源极线
SR：阶梯区
T1、T2、T3、T4：块元
T：沟道
WL：字线
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。
图1为依据本发明一实施例的三维存储器元件的俯视示意图。为了方便说明起见，图1仅绘示出基底100、导体层110、导体层114、栅极堆叠结构中的栅极层GL、介电层DL1、DL2、通道柱130、源极/漏极柱140a、140b、绝缘柱142、虚设栅极堆叠结构DGS、图案化堆叠结构中的牺牲层SCL的上视示意图，以清楚了解各构件的对应关系。图2为图1的区域C于X方向上的侧视图。为了方便说明起见，图2中以虚线框示意的部分是以俯视的方式来表示底部寄生晶体管PT，以清楚了解构成底部寄生晶体管PT之各构件的对应关系。图3A为图1的区域C于一视角的立体示意图。图3B为图1沿切线A-A’的剖面示意图。图4为依据本发明一实施例的三维存储器元件的其中一块元的电路示意图。
请参照图1至图4，三维存储器元件10可包括多个块元T1-T4，且各块元T1-T4可包括多个区块B1-B4，而各区块B1-B4可包括设置在基底100上的导体层110、栅极堆叠结构120、多个环状通道柱130、多个源极/漏极柱140a、140b和多个电荷储存结构150。图1是以示范性实施例示出4个块元T1-T4以及包含于各块元T1-T4中的4个区块B1-B4，然而三维存储器元件10的块元数目及各块元所包括的区块数并不以此为限。
导体层110可设置于基底100和栅极堆叠结构120之间。基底100可包括形成于半导体基底上的介电层，也就是说，基底100可包括内层介电层及/或接触窗、层间介电层及/或介层窗(例如内连线结构)、有源元件(例如PMOS、NMOS、CMOS、JFET、BJT或二极管等元件)或驱动器(例如驱动器)等构件。然而，为了方便说明起见，该些构件并未示出于图式中。导体层110的材料可包括掺杂多晶硅。举例来说，导体层110的材料可包括P型掺杂的多晶硅。
栅极堆叠结构120可设置于基底100上且包括彼此电性绝缘的多个栅极层GL。栅极堆叠结构120可包括多个绝缘层IL1，而栅极层GL可设置在相邻的两个绝缘层IL1之间。栅极堆叠结构120可包括阶梯区SR和存储单元区CR。在一些实施例中，阶梯区SR可配置在存储单元区CR的相对两侧。在一些实施例中，栅极层GL可分别通过阶梯接触件(未示出)来与字线WL(如图4所示)连接。栅极层GL的材料可包括钨(W)、钴(Co)、铝(Al)、硅化钨(WSix)或硅化钴(CoSix)。绝缘层IL1的材料可包括氧化硅。
多个块元T1-T4中的至少一个块元的导体层110可与其他块元T1-T4中的导体层110隔离开来(例如其中一个导体层110在结构上和电性上与其他导体层110隔离开来而呈现封闭的区块)，故在对导体层110施加偏压时，可不考虑其他块元中的导体层110和栅极层GL之间所产生的电容，如此能够良好地控制施加于导体层110的偏压。
在一些实施例中，相邻的两个块元T1-T4中的导体层110可彼此间隔开来。在一些实施例中，块元T1-T4内的多个区块B1-B4中的至少一个区块的导体层110可与其他区块B1-B4中的导体层110隔离开来。在一些实施例中，块元T1-T4内的多个区块B1-B4的导体层110可彼此间隔开来。在另一些实施例中，块元T1-T4内的多个区块B1-B4的导体层110可彼此连接或整合在一起而形成一块状导体层，而各块元T1-T4中的所述块状导体层可彼此间隔开来。
在一些实施例中，多个块元T1-T4中的至少一个块元的导体层110可与其他块元T1-T4中的导体层110电性隔离。在一些实施例中，块元T1-T4内的相邻的两个区块B1-B4中的导体层110可彼此电性隔离，但本发明不以此为限。在另一些实施例中，块元T1-T4内的相邻的两个区块B1-B4中的导体层110可彼此电性连接在一起，以节省配置为对导体层110施加电压之驱动器所占的空间。
环状通道柱130可设置于基底100上且位于栅极堆叠结构120中。通道柱130可配置在栅极堆叠结构120的存储单元区CR中。通道柱130在各栅极堆叠结构120的存储单元区CR中可配置为多个。在一些实施例中，通道柱130可贯穿栅极堆叠结构120和导体层110并延伸至基底100中。由于多个块元T1-T4中的至少一个块元的导体层110与其他块元T1-T4中的导体层110隔离开来，故在对导体层110施加偏压时，可不考虑其他块元中的导体层110和通道柱130之间所产生的电容，如此能够良好地控制施加于导体层110的偏压。
在一些实施例中，通道柱130在其延伸方向上(例如垂直基底100的方向上)可为连续的。也就是说，通道柱130在其延伸方向上为整体的，并未分成多个不相连的部分。在一些实施例中，通道柱130于上视角度来看可具有圆形的轮廓，但本发明不限于此。在其他实施例中，通道柱130以上视角度来看也可具有其他形状(例如多边形)的轮廓。在一些实施例中，通道柱130于基底100的径向尺寸可小于通道柱130在栅极堆叠结构120中的径向尺寸。在一些实施例中，通道柱130在导体层110的径向尺寸可自导体层110的邻近基底100的部分朝向基底100逐渐减小。通道柱130的材料可为半导体材料，例如非掺杂多晶硅。
在一些实施例中，在通道柱130与栅极堆叠结构120之间可设置有介电层DL1。在一些实施例中，介电层DL1可延伸至导体层110中。在一些实施例中，介电层DL1可贯穿导体层110并位于基底100中。在一些实施例中，在通道柱130与栅极层GL之间的介电层DL1可作为隧穿介电层。介电层DL1的材料可包括氧化硅。
源极/漏极柱140a、140b可设置于基底100上并贯穿栅极堆叠结构120，其中环状通道柱130中的每一个中配置有两个源极/漏极柱140a、140b。如此一来，可通过不同的操作方法，使得三维存储器元件10能够进行1位操作或2位操作。举例来说，在对源极/漏极柱140a、140b施加电压时，由于源极/漏极柱140a、140b与通道柱130连接，因此电子可沿着通道柱130传送并储存在整个电荷储存结构150中，如此可对三维存储器元件10进行1位的操作。此外，对于利用福勒-诺德汉隧穿(Fowler-Nordheim tunneling)、源极侧注入(source sideinjection)、通道热电子(channel-hot-electron)注入或带对带隧穿热载子(band-to-band tunneling hot carrier)注入的操作来说，可使电子或空穴被局部地捕捉在邻近两个源极/漏极柱140a、140b中的一个的电荷储存结构150中，如此可对三维存储器元件10进行单层单元(SLC，1位)或多层单元(MLC，大于等于2位)的操作。源极/漏极柱140a、140b可通过其他导体层连接至源极线SL/位线BL(如图4所示)。源极/漏极柱140a、140b的材料可包括掺杂多晶硅。
在一些实施例中，源极/漏极柱140a、140b可延伸至导体层110中，如此可在导体层110中与延伸至导体层110中的通道柱130构成底部寄生晶体管PT，使得两个源极/漏极柱140a、140b在底端处不易产生漏电流的状况。举例来说，导体层110可作为底部寄生晶体管PT的栅极(如图4所示出的栅极线GP)；延伸至导体层110中的介电层DL1可作为底部寄生晶体管PT的栅介电层；延伸至导体层110中的通道柱130可作为底部寄生晶体管PT的通道层；而延伸至导体层110中的源极/漏极柱140a、140b可分别作为底部寄生晶体管PT的源极和漏极。也就是说，底部寄生晶体管PT可为具有环绕式栅极结构(gate-all-around，GAA)的晶体管。底部寄生晶体管PT可保持在关闭状态。举例来说，底部寄生晶体管PT可为未施加电压而呈现关闭状态的晶体管或是施加电压而呈现关闭状态的晶体管。
在一些实施例中，配置于通道柱130中的两个源极/漏极柱140a、140b可设置为彼此交错，例如源极/漏极柱140a和源极/漏极柱140b的中心点的连线方向可与栅极层GL的延伸方向(例如X方向)呈小于90度的夹角(例如45度)，如此可提供上覆于源极/漏极柱140a、140b的导线(例如连接至源极线SL或位线BL的线路)良好的工艺裕度。此外，交错配置的源极/漏极柱140a、140b有助于降低栅极诱发漏极漏电流(gate induce drain leakage；GIDL)。
在一些实施例中，源极/漏极柱140a、140b于栅极堆叠结构120中的延伸方向可与通道柱130的延伸方向相同，而源极/漏极柱140a、140b在导体层110中邻近基底100的延伸方向可与通道柱130的延伸方向不同。
在一些实施例中，配置于通道柱130中的两个源极/漏极柱140a、140b之间可设置有将两个源极/漏极柱140a、140b分隔开的绝缘柱142，如此可提供良好的工艺裕度，以避免在两个源极/漏极柱140a、140b之间产生击穿(punch through)现象。在一些实施例中，绝缘柱142可贯穿栅极堆叠结构120并延伸至导体层110中。绝缘柱142的材料可包括氮化硅。
电荷储存结构150可设置于栅极层GL中的每一个与对应的通道柱130之间。在一些实施例中，电荷储存结构150可为氧化物-氮化物-氧化物(ONO)复合层。介电层DL1可作为ONO复合层中邻近通道的氧化物层或者是能隙工程隧穿氧化层(bandgap engineeredtunneling oxide layer)，也就是说，介电层DL1可为由单层氧化物层所构成之隧穿介电层或是由ONO复合层所构成之隧穿介电层(例如BE-SONOS的隧穿复合层部分)。电荷储存结构150中的电荷储存层(即ONO复合层中的氮化物层)和阻挡层(即ONO复合层中邻近栅极层GL的氧化物层)可位于通道柱130和栅极层GL之间以及栅极层GL和绝缘层IL1之间。
在一些实施例中，在栅极层GL与电荷储存结构150之间可设置缓冲层和阻障层。缓冲层的材料例如为介电常数大于7的高介电常数的材料，例如氧化铝(Al2O3)、氧化铪(HfO2)、氧化镧(La2O5)、过渡金属氧化物、镧系元素氧化物或其组合。阻障层的材料例如为钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)或其组合。
在一些实施例中，三维存储器元件10可还包括多个虚设通道柱DVC。虚设通道柱DVC可指其中未配置有源极/漏极柱140a、140b的通道柱。在一些实施例中，虚设通道柱DVC可设置于栅极堆叠结构120的阶梯区SR中，且虚设通道柱DVC可贯穿栅极堆叠结构120并延伸至基底100中，以将栅极堆叠结构120中各栅极层GL的信号连接至位于基底100中的有源元件。在一些实施例中，虚设通道柱DVC可包括介电层DL1、环状通道柱132、导电柱CP以及在环状通道柱132和导电柱CP之间的介电层DL2。在一些实施例中，虚设通道柱DVC的径向尺寸大于环形通道柱130的径向尺寸。通道柱132的材料可包括未掺杂的多晶硅。导电柱CP的材料可包括钨(W)、钴(Co)、铝(Al)、硅化钨(WSix)或硅化钴(CoSix)。介电层DL2的材料可包括氧化硅。
在一些实施例中，三维存储器元件10可还包括多个虚设栅极堆叠结构DGS。虚设栅极堆叠结构DGS可设置于基底100上且分别配置在各块元T1-T4的相对两侧(例如在多个区块B1-B4的排列方向上的相对两侧)。在一些实施例中，虚设通道柱DVC可贯穿对应的虚设栅极堆叠结构DGS中，而各区块B1-B4的导体层110可经由对应的虚设通道柱DVC连接至驱动器160。在一些实施例中，各区块B1-B4的导体层110可经由后段工艺(BEOL)的线路配置连接至相同的驱动器160。举例来说，各区块B1-B4的导体层110可分别经由导电插塞112连接至相同的导体层114并通过虚设通道柱DVC连接至相同的驱动器160，但本发明不以此为限。在其他实施例中，各区块B1-B4的导体层110也可分别连接至不同的驱动器160。在一些实施例中，虚设栅极堆叠结构DGS可与栅极堆叠结构120于同一工艺中同时形成。
在一些实施例中，绝缘层IL3可设置在相邻的两个栅极堆叠结构120之间和/或栅极堆叠结构120和虚设栅极堆叠结构DGS之间。绝缘层IL3的材料可包括有机绝缘材料、无机绝缘材料或其组合。
基于上述，三维存储器元件10可设计成多个块元T1-T4中的至少一个块元的导体层110与其他块元T1-T4中的导体层110隔离开来，故在对导体层110施加偏压时，可不考虑其他块元T1-T4中的导体层110和栅极层GL之间所产生的电容和/或导体层110与通道柱130之间的电容，如此能够良好地控制导体层110的偏压。
以下，将通过图5A至图5H来举例说明三维存储器元件的制造方法，但本发明的三维存储器元件的制造方法并不以此为限。另外，相同或相似的构件以相同或相似的元件标号表示，于此不再重复赘述。
图5A至图5H为依据本发明一实施例的三维存储器的制造流程示意图，其中图5A至图5H为图1中沿切线A-A’的制造流程。
首先，请参照图5A，在基底100上形成导体材料层105。导体材料层105的材料可包括掺杂多晶硅。在一些实施例中，驱动器160可设置于基底100中。
接着，在导体材料层105上形成阶梯状堆叠结构115。在一些实施例中，堆叠结构115可包括交替堆叠于导体材料层105上的多个绝缘材料层115a和多个牺牲材料层115b。在一些实施例中，绝缘材料层115a可为氧化硅层，而牺牲材料层115b可为氮化硅层。
而后，在所述阶梯状堆叠结构115覆盖绝缘材料层116。所述绝缘材料层116的最顶表面与阶梯状堆叠结构115的最顶表面为共平面。绝缘材料层116的材料可包括有机材料、无机材料或其组合。
接着，请参照图5A和图5B，在堆叠结构115中形成通道柱开孔130H和虚设通道柱开孔DVCH。然后，在通道柱开孔130H和虚设通道柱开孔DVCH的侧壁和底部上依序形成介电层DL1和通道材料层(未示出)。再来，可通过回蚀的方式移除位于通道柱开孔130H和虚设通道柱开孔DVCH底部的通道材料层，以形成通道柱130和通道柱132。在一些实施例中，虚设通道柱开孔DVCH的径向尺寸可大于通道柱开孔130H的径向尺寸。
在一些实施例中，在移除绝缘材料层115a和/或牺牲材料层115b的工艺中，导体材料层105可作为刻蚀停止层，如此可良好的控制通道柱开口130H和虚设通道柱开孔DVCH的深度。举例来说，通道柱开孔130H和虚设通道柱开孔DVCH可先通过一刻蚀工艺来移除位于导体材料层105上的绝缘材料层115a和牺牲材料层115b以形成暴露出导体材料层105的开孔。接着，可通过另一刻蚀工艺来移除所述开孔所暴露出的导体材料层105以形成暴露出基底100的通道柱开口130H和虚设通道柱开孔DVCH。
而后，请参照图5B和图5C，在通道柱130、132的侧壁上和通道柱130、132所暴露出的介电层DL1上形成介电层DL2，其中介电层DL2未将通道柱开孔130H和虚设通道柱开孔DVCH填满，而保留通道柱开孔130H和虚设通道柱开孔DVCH的中央部分。之后，在通道柱开孔130H和虚设通道柱开孔DVCH的中央部分中填入绝缘材料，以形成绝缘柱142。
然后，请参照图5C和图5D，在通道柱130中的绝缘柱142的相对两侧的介电层DL2中形成源极/漏极柱开孔140aH、140bH，并在源极/漏极柱开孔140aH、140bH中填入如掺杂多晶硅的材料，以形成源极/漏极柱140a、140b。每个通道柱130中可配置有两个源极/漏极柱140a、140b。
而后，请参照图5D和5E，对堆叠结构115和导体材料层105进行图案化工艺，以形成贯穿堆叠结构115和导体材料层105的多个沟道T。沟道T可将堆叠结构115和导体材料层105划分为多个图案化堆叠结构117和多个导体层110，以界定出多个块元(如图1所示的块元T1-T4)和各块元中的多个区块(如图1所示的区块B1-B4)并使得导体层110中的至少一个与其他导体层110隔离。各图案化堆叠结构117可包括交替堆叠于基底100上的多个绝缘层IL1和多个牺牲层SCL。导体层110可位于基底100和多个图案化堆叠结构117之间。在一些实施例中，在上述图案化工艺期间，也会些微的移除掉基底100的一部分，使得沟道T延伸至基底100中。在一些实施例中，在上述图案化工艺期间，也会一并移除部分绝缘材料层116以形成绝缘层IL2。
在一些实施例中，上述的图案化工艺包括以下步骤。首先，以导体材料层105为刻蚀停止层对堆叠结构115进行第一图案化工艺，以在导体材料层105上形成多个图案化堆叠结构117。接着，对导体材料层105进行第二图案化工艺，以形成多个导体层110。上述第一图案化工艺和第二图案化工艺所采用的刻蚀掩膜可相同或可不同，本发明不以此为限。
在一些实施例中，多个沟道T可整合在一起而形成连续的沟道T，但本发明不以此为限。在另一些实施例中，多个沟道T可彼此间隔开来。在一些实施例中，如图1所示，沟道T可位于相邻的两个块元T1-T4和相邻的两个区块B1-B4之间。在另一些实施例中，用来界定多个块元T1-T4的沟道T可贯穿堆叠结构115和导体材料层105；而用来在各块元T1-T4中界定多个区块B1-B4的沟道(未示出)可贯穿堆叠结构115并设置在导体层110上。如此一来，块元T1-T4内的多个区块B1-B4的导体层110可彼此连接或整合在一起而形成一块状导体层110，而各块元T1-T4中的块状导体层110可彼此间隔开来。
然后，请参照图5E和图5F，移除图案化堆叠结构117中的牺牲层SCL，以在相邻的两个绝缘层IL1之间成水平开口SCLH。在一些实施例中，沟道T可与水平开口SCLH连通。在一些实施例中，可采用热磷酸的方式来移除牺牲层SCL。在一些实施例中，在移除图案化堆叠结构117中的牺牲层SCL的工艺期间，存储单元区CR中的通道柱130和通道柱132中的介电层DL2、源极/漏极柱140a、140b、绝缘柱142以及阶梯区SR中的通道柱132和通道柱132中的介电层DL2和绝缘柱142可作为支撑柱，以维持结构的稳定性。应注意的是，以热磷酸来移除牺牲层SCL的区域有限，亦即邻近沟道T的牺牲层SCL会被移除，而远离沟道T的牺牲层SCL会被保留下来。举例来说，如图1所示，牺牲层SCL未被移除的图案化堆叠结构117设置在块元T1一侧的虚设栅极堆叠结构DGS与块元T3另一侧的虚设栅极堆叠结构DGS之间。换句话说，虚设栅极堆叠结构DGS可设置在牺牲层SCL未被移除的图案化堆叠结构117的一侧。
之后，请参照图5F和图5G，在水平开口SCLH中依序形成电荷储存结构150和栅极层GL。电荷储存结构150可设置于栅极层GL与对应的通道柱130之间。在一些实施例中，电荷储存结构150可为氧化物-氮化物-氧化物(ONO)复合层。在介电层DL1可作为ONO复合层中邻近通道的氧化物层的情况下，可在水平开口SCLH中依序形成氮化物层和邻近栅极层GL的氧化物层，以在通道柱130和栅极层GL之间形成电荷储存结构150。在此实施例中，ONO复合层中的氮化物层和邻近栅极层GL的氧化物层可位于栅极层GL和绝缘层IL1之间。在一些实施例中，电荷储存结构150和栅极层GL可通过以下步骤形成。首先，在水平开口SCLH和沟道T的表面上共形地形成电荷储存材料层(未示出)，其中电荷储存材料层未填满水平开口SCLH而保留水平开口SCLH的中央部分。接着，在所述电荷储存材料层上形成栅极材料层(未示出)，其中所述栅极材料层填入水平开口SCLH的中央部分并形成于沟槽T的表面上。然后，通过如各向异性回蚀(etch back)工艺来移除位于沟槽T表面上的电荷储存材料层和栅极材料层，以在水平开口SCLH中形成电荷储存结构150和栅极层GL。
再来，请参照图5G和图5H，在沟道T中填入绝缘材料以形成绝缘层IL3。绝缘层IL3可填满沟道T。也就是说，绝缘层IL3可位于相邻的两个栅极堆叠结构120之间和/或栅极堆叠结构120和虚设栅极堆叠结构DGS之间。
然后，请参照图5H，可将通道柱132中的绝缘柱142移除，并形成贯穿虚设栅极堆叠结构DGS以及导体层110且伸至基底100中的导电柱CP，如此可形成包含导电柱CP、介电层DL1、DL2和通道柱132的虚设通道柱DVC。导电柱CP可与基底100中的内连线结构(未示出)连接，以与位于基底100中的驱动器160连接。也就是说，在驱动器160设置于基底100中的情况下，虚设通道柱DVC可使导体层110的栅极线GP的信号连接至基底100中的驱动器160。
以下，将通过图6A至图6H来举例说明三维存储器元件的制造方法，但本发明的三维存储器元件的制造方法并不以此为限。另外，相同或相似的构件以相同或相似的元件标号表示，于此不再重复赘述。
图6A至图6H为依据本发明一实施例的三维存储器的制造流程示意图，其中图6A至图6H为图1中沿切线B-B’的制造流程。
首先，请参照图6A，在基底100上形成导体材料层105。在一些实施例中，有源元件170可设置于基底100中。然后，在导体材料层105上形成阶梯状堆叠结构115。在一些实施例中，堆叠结构115可包括交替堆叠于导体材料层105上的多个绝缘材料层115a和多个牺牲材料层115b。
接着，请参照图6A和图6B，在堆叠结构115中形成通道柱开孔130H和虚设通道柱开孔DVCH。然后，在通道柱开孔130H和虚设通道柱开孔DVCH的侧壁和底部上依序形成介电层DL1和通道材料层(未示出)。再来，可通过回蚀的方式移除位于通道柱开孔130H和虚设通道柱开孔DVCH底部的通道材料层，以形成通道柱130和通道柱132。
而后，请参照图6B和图6C，在通道柱130、132的侧壁上和通道柱130、132所暴露出的介电层DL1上形成介电层DL2，其中介电层DL2未将通道柱开孔130H和虚设通道柱开孔DVCH填满，而保留通道柱开孔130H和虚设通道柱开孔DVCH的中央部分。之后，在通道柱开孔130H和虚设通道柱开孔DVCH的中央部分中填入绝缘材料，以形成绝缘柱142。
然后，请参照图6C和图6D，在通道柱130中的绝缘柱142的相对两侧的介电层DL2中形成源极/漏极柱开孔140aH、140bH，并在源极/漏极柱开孔140aH、140bH中填入如掺杂多晶硅的材料，以形成源极/漏极柱140a、140b。每个通道柱130中可配置有两个源极/漏极柱140a、140b。
而后，请参照图6D和6E，对堆叠结构115和导体材料层105进行图案化工艺，以形成贯穿堆叠结构115和导体材料层105的多个沟道T。沟道T可将堆叠结构115和导体材料层105划分为多个图案化堆叠结构117和多个导体层110，以界定出多个块元(如图1所示的块元T1-T4)和各块元中的多个区块(如图1所示的区块B1-B4)并使得导体层110中的至少一个与其他导体层110隔离。各图案化堆叠结构117可包括交替堆叠于基底100上的多个绝缘层IL1和多个牺牲层SCL。导体层110可位于基底100和多个图案化堆叠结构117之间。
然后，请参照图6E和图6F，移除图案化堆叠结构117中的牺牲层SCL，以在相邻的两个绝缘层IL1之间成水平开口SCLH。在一些实施例中，沟道T可与水平开口SCLH连通。在一些实施例中，可采用热磷酸的方式来移除牺牲层SCL。应注意的是，以热磷酸来移除牺牲层SCL的区域有限，亦即邻近沟道T的牺牲层SCL会被移除，而远离沟道T的牺牲层SCL会被保留下来。举例来说，如图1所示，牺牲层SCL未被移除的图案化堆叠结构117设置在块元T1一侧的虚设栅极堆叠结构DGS与块元T3另一侧的虚设栅极堆叠结构DGS之间。换句话说，虚设栅极堆叠结构DGS可设置在牺牲层SCL未被移除的图案化堆叠结构117的一侧。
之后，请参照图6F和图6G，在水平开口SCLH中依序形成电荷储存结构150和栅极层GL。电荷储存结构150可设置于栅极层GL与对应的环状通道柱130之间。在一些实施例中，电荷储存结构150和栅极层GL可通过以下步骤形成。首先，在水平开口SCLH和沟道T的表面上共形地形成电荷储存材料层(未示出)，其中电荷储存材料层未填满水平开口SCLH而保留水平开口SCLH的中央部分。接着，在所述电荷储存材料层上形成栅极材料层(未示出)，其中所述栅极材料层填入水平开口SCLH的中央部分并形成于沟槽T的表面上。然后，通过如回蚀(etch back)的方式移除位于沟槽T表面上的电荷储存材料层和栅极材料层，以在水平开口SCLH形成电荷储存结构150和栅极层GL。在一些实施例中，电荷储存结构150可为氧化物-氮化物-氧化物(ONO)复合层。在介电层DL1可作为ONO复合层中邻近通道的氧化物层的情况下，可在水平开口SCLH中依序形成氮化物层和邻近栅极层GL的氧化物层，以在通道柱130和栅极层GL之间形成电荷储存结构150。
再来，请参照图6G和图6H，在沟道T中填入绝缘材料以形成绝缘层IL3。绝缘层IL3可填满沟道T。也就是说，绝缘层IL3可位于相邻的两个栅极堆叠结构120之间和/或栅极堆叠结构120和虚设栅极堆叠结构DGS之间。
然后，请参照图6H，可将通道柱132中的绝缘柱142移除，并形成贯穿虚设栅极堆叠结构DGS以及导体层110且延伸至基底100中的导电柱CP，如此可形成包含导电柱CP、介电层DL1、DL2和通道柱132的虚设通道柱DVC。导电柱CP可与基底100中的内连线结构(未示出)连接，以与位于基底100中的有源元件170连接。也就是说，在有源元件170设置于基底100中的情况下，虚设通道柱DVC可将字线WL和/或位线BL的信号连接至基底100中的有源元件170。
基于上述，在驱动器160和/或有源元件170设置于基底100中的情况下，虚设通道柱DVC可用来将导体层110的栅极线GP的信号和/或字线WL及位线BL的信号连接至基底100中的驱动器160和/或有源元件170。在一些实施例中，虚设通道柱DVC可设置在栅极堆叠结构120的阶梯区SR中并分别与栅极层GL电性连接。如此一来，虚设通道柱DVC可将字线WL的信号可连接至基底100中的有源元件170。在另一些实施例中，虚设通道柱DVC也可设置在虚设栅极堆叠结构DGS的存储单元区CR中并分别与源极/漏极柱140a、140b电性连接，如此可将位线BL或源极线SL的信号连接至基底100中的有源元件170。在其他实施例中，虚设通道柱DVC也可设置在虚设栅极堆叠结构DGS的阶梯区SR中并与导体层110电性连接，如此可将导体层110的栅极线GP的信号连接至基底100中的驱动器160。
综上所述，在本发明的三维存储器元件中，多个块元中的至少一个块元的导体层与其他块元中的导体层隔离开来，使得在对导体层施加偏压时，可不考虑其他块元中的导体层和栅极层之间所产生的电容，如此可易于控制导体层的偏压。
虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有公知常识的技术人员，在不脱离本发明的精神和范围内，当可作些许的改动与润饰，故本发明的保护范围当以权利要求所界定的范围为准。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种三维存储器元件，其特征在于，包括多个块元，每个所述块元包括多个区块，每个所述区块包括：
栅极堆叠结构，设置于基底上且包括彼此电性绝缘的多个栅极层；
导体层，设置于所述基底和所述栅极堆叠结构之间；
多个第一环状通道柱，设置于所述基底上且位于所述栅极堆叠结构中；
多个源极/漏极柱，设置于所述基底上且每个所述第一环状通道柱中配置有两个所述源极/漏极柱；以及
多个电荷储存结构，每个所述电荷储存结构设置于对应的所述栅极层与对应的所述第一环状通道柱之间，
其中多个所述块元中的一个的所述导体层与多个所述块元中的另一个的所述导体层隔离开来。
2.根据权利要求1所述的三维存储器元件，其特征在于，相邻的两个所述块元中的所述导体层彼此间隔开来。
3.根据权利要求2所述的三维存储器元件，其特征在于，在所述块元内的多个所述区块的所述导体层彼此间隔开来。
4.根据权利要求1所述的三维存储器元件，其特征在于，还包括：
多个虚设栅极堆叠结构，设置于所述基底上且分别配置在每个所述块元的多个所述区块的排列方向上的相对两侧。
5.根据权利要求4所述的三维存储器元件，其特征在于，还包括：
多个虚设通道柱，分别位于对应的所述虚设栅极堆叠结构中并延伸至所述基底中，每个所述虚设通道柱包括第二环状通道柱以及位于所述第二环状通道柱中的导电柱，多个所述导体层中的至少一个通过对应的所述导电柱连接至位于所述基底中的驱动器。
6.根据权利要求1所述的三维存储器元件，其特征在于，多个所述第一环状通道柱和多个所述源极/漏极柱延伸至所述导体层中以在所述导体层中构成多个底部寄生晶体管。
7.一种三维存储器元件的制造方法，其特征在于，包括：
在基底上形成导体材料层；
在所述导体材料层上形成堆叠结构，所述堆叠结构包括交替堆叠于所述基底上的多个绝缘材料层和多个牺牲材料层；
在所述堆叠结构中形成多个第一环状通道柱；
在所述堆叠结构中形成多个源极/漏极柱，且每个所述第一环状通道柱中配置有两个所述源极/漏极柱；
对所述堆叠结构进行图案化工艺，以形成贯穿所述堆叠结构和所述导体材料层的多个第一沟道，多个所述第一沟道界定出多个图案化堆叠结构和多个导体层，每个所述图案化堆叠结构包括交替堆叠于所述基底上的多个绝缘层和多个牺牲层，多个所述导体层位于所述基底和多个所述图案化堆叠结构之间；
移除多个所述牺牲层以在相邻的两个所述绝缘层之间形成水平开口；以及
在所述水平开口中依序形成电荷储存结构和栅极层，所述电荷储存结构形成于所述栅极层与对应的所述第一环状通道柱之间。
8.根据权利要求7所述的三维存储器元件的制造方法，其特征在于，多个所述第一沟道界定出多个块元以及包含于每个所述块元中的多个区块，每个所述区块包括所述图案化堆叠结构和所述导体层，且在所述块元内的多个所述区块的所述导体层彼此间隔开来。
9.根据权利要求7所述的三维存储器元件的制造方法，其特征在于，多个所述第一沟道界定出多个块元，每个所述块元包括多个所述图案化堆叠结构和所述导体层，其中相邻的两个所述图案化堆叠结构之间形成有第二沟道，以在所述导体层上界定出多个区块。
10.根据权利要求7所述的三维存储器元件的制造方法，其特征在于，还包括：
形成位于所述图案化堆叠结构和所述导体层中的虚设通道柱，其中所述虚设通道柱包括第二环状通道柱以及位于所述第二环状通道柱中的导电柱。
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