TWI795866B

TWI795866B - 記憶體結構

Info

Publication number: TWI795866B
Application number: TW110129528A
Authority: TW
Inventors: 王子嵩
Original assignee: 力晶積成電子製造股份有限公司
Priority date: 2021-08-10
Filing date: 2021-08-10
Publication date: 2023-03-11
Also published as: CN115707249A; US11825655B2; US20230047688A1; TW202308057A

Abstract

一種記憶體結構，包括基底以及多個記憶胞。多個記憶胞堆疊設置在基底上。每個記憶胞包括第一導體層、第一閘極、第二閘極、第二導體層、通道層與第一電荷儲存層。第一導體層、第一閘極、第二閘極與第二導體層依序堆疊。第一導體層與第一閘極彼此電性絕緣。第一閘極與第二閘極彼此電性絕緣。第二閘極與第二導體層彼此電性絕緣。通道層位在第一導體層的一側、第一閘極的一側、第二閘極的一側與第二導體層的一側。第一閘極與第二閘極電性絕緣於通道層。第一導體層與第二導體層電性連接於通道層。第一電荷儲存層位在第一閘極與通道層之間。

Description

記憶體結構

本發明是有關於一種半導體結構，且特別是有關於一種記憶體結構。

由於非揮發性記憶體(non-volatile memory)(如，快閃記憶體)可進行多次資料的存入、讀取與抹除等操作，且具有當電源供應中斷時，所儲存的資料不會消失、資料存取時間短以及低消耗功率等優點，所以已成為個人電腦和電子設備所廣泛採用的一種記憶體。

目前發展出一種三維反或型快閃記憶體(3D NOR flash memory)，其利用通道熱電子(channel hot electron，CHE)注入的方式進行程式化操作。然而，如何提升三維反或型快閃記憶體的程式化效率為目前努力的目標。

本發明提供一種半導體結構，其可有效地提升程式化效率。

本發明提出一種記憶體結構，包括基底以及多個記憶胞。多個記憶胞堆疊設置在基底上。每個記憶胞包括第一導體層、第一閘極、第二閘極、第二導體層、通道層與第一電荷儲存層。第一導體層、第一閘極、第二閘極與第二導體層依序堆疊。第一導體層與第一閘極彼此電性絕緣。第一閘極與第二閘極彼此電性絕緣。第二閘極與第二導體層彼此電性絕緣。通道層位在第一導體層的一側、第一閘極的一側、第二閘極的一側與第二導體層的一側。第一閘極與第二閘極電性絕緣於通道層。第一導體層與第二導體層電性連接於通道層。第一電荷儲存層位在第一閘極與通道層之間。

依照本發明的一實施例所述，在上述記憶體結構中，每個記憶胞更可包括第一介電層、第二介電層、第三介電層、第四介電層、第五介電層與第六介電層。第一介電層位在第一電荷儲存層與通道層之間以及第一閘極與第一導體層之間。第二介電層位在第一閘極與第一電荷儲存層之間。第三介電層位在第一導體層與通道層之間、第一介電層與通道層之間、第二閘極與通道層之間以及第二導體層與通道層之間。第四介電層位在第一閘極與第二閘極之間。第五介電層位在第二閘極與第二導體層之間。第六介電層位在第一介電層與第一導體層之間。第一導體層可藉由位在第一導體層與通道層之間的第三介電層的介電層崩潰來電性連接至通道層。第二導體層可藉由位在第二導體層與通道層之間的第三介電層的介電層崩潰來電性連接至通道層。

依照本發明的一實施例所述，在上述記憶體結構中，第三介電層可為位在第一導體層的一側、第一閘極的一側、第二閘極的一側與第二導體層的一側的連續結構。

依照本發明的一實施例所述，在上述記憶體結構中，每個記憶胞更可包括第一介電層、第二介電層、第三介電層、第四介電層、第五介電層與第六介電層。第一介電層位在第一電荷儲存層與通道層之間以及第一閘極與第一導體層之間。第二介電層位在第一閘極與第一電荷儲存層之間。第三介電層位在第二閘極與通道層之間。第四介電層位在第一閘極與第二閘極之間。第五介電層位在第二閘極與第二導體層之間。第六介電層位在第一介電層與第一導體層之間。

依照本發明的一實施例所述，在上述記憶體結構中，第一導體層可直接接觸通道層，且第二導體層可直接接觸通道層。

依照本發明的一實施例所述，在上述記憶體結構中，第三介電層更可位在第二閘極與第四介電層之間以及第二閘極與第五介電層之間。

依照本發明的一實施例所述，在上述記憶體結構中，每個記憶胞更可包括第二電荷儲存層。第二電荷儲存層位在第二閘極與通道層之間。

依照本發明的一實施例所述，在上述記憶體結構中，每個記憶胞更可包括第一介電層、第二介電層、第三介電層、第四介電層與第五介電層、第六介電層與第七介電層。第一介電層位在第一電荷儲存層與通道層之間、第一閘極與第一導體層之間以及第一閘極與第二閘極之間。第二介電層位在第一閘極與第一電荷儲存層之間。第三介電層位在第二電荷儲存層與通道層之間、第二閘極與第二導體層之間以及第二閘極與第一閘極之間。第四介電層位在第二閘極與第二電荷儲存層之間。第五介電層位在第一閘極與第二閘極之間的第一介電層與第三介電層之間。第六介電層位在第一介電層與第一導體層之間。第七介電層位在第三介電層與第二導體層之間。

依照本發明的一實施例所述，在上述記憶體結構中，第一導體層可直接接觸通道層，且第二導體層可直接接觸所述通道層。

依照本發明的一實施例所述，在上述記憶體結構中，相鄰兩個記憶胞可共用第一導體層。

依照本發明的一實施例所述，在上述記憶體結構中，共用第一導體層的相鄰兩個記憶胞中的構件可具有對稱的配置關係。

依照本發明的一實施例所述，在上述記憶體結構中，相鄰兩個記憶胞可共用第二導體層。

依照本發明的一實施例所述，在上述記憶體結構中，共用第二導體層的相鄰兩個記憶胞中的構件可具有對稱的配置關係。

依照本發明的一實施例所述，在上述記憶體結構中，第一導體層、第二閘極與第二導體層的材料例如是摻雜多晶矽。第一閘極的材料例如是金屬。

依照本發明的一實施例所述，在上述記憶體結構中，第一導體層與第二導體層的材料例如是摻雜多晶矽。第一閘極與第二閘極的材料例如是金屬。

依照本發明的一實施例所述，在上述記憶體結構中，通道層的材料例如是半導體材料。

依照本發明的一實施例所述，在上述記憶體結構中，半導體材料例如是多晶矽。

依照本發明的一實施例所述，在上述記憶體結構中，第一電荷儲存層的材料例如是電荷捕捉材料。

依照本發明的一實施例所述，在上述記憶體結構中，電荷捕捉材料例如是氮化矽。

依照本發明的一實施例所述，在上述記憶體結構中，記憶體結構可為三維反或型快閃記憶體結構。

基於上述，在本發明所提出的記憶體結構中，多個記憶胞堆疊設置在基底上，每個記憶胞具有依序堆疊的第一導體層、第一閘極、第二閘極與第二導體層，且第一電荷儲存層位在第一閘極與通道層之間。因此，本發明所提出的記憶體結構可利用源極側注入(source side injection，SSI)法對記憶胞進行程式化操作，藉此可提升程式化效率。此外，由於記憶胞可具有輔助閘極，因此在記憶胞的設計上較有彈性。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖1為根據本發明一實施例的記憶體結構的剖面圖。

請參照圖1，記憶體結構10包括基底100以及多個記憶胞MC1。記憶體結構10可為三維反或型快閃記憶體結構。基底100可為半導體基底，如矽基底。此外，依據產品設計需求，可於基底100中形成所需的摻雜區(未示出)。

多個記憶胞MC1堆疊設置在基底100上。每個記憶胞MC1包括導體層102、閘極104、閘極106、導體層108、通道層110與電荷儲存層112。導體層102、閘極104、閘極106與導體層108依序堆疊。導體層102與閘極104彼此電性絕緣。閘極104與閘極106彼此電性絕緣。閘極106與導體層108彼此電性絕緣。導體層102、閘極106與導體層108的材料例如是摻雜多晶矽。閘極104的材料例如是金屬，如鎢。

通道層110位在導體層102的一側、閘極104的一側、閘極106的一側與導體層108的一側。在一些實施例中，通道層110可具有類似於U形的剖面形狀。通道層110的材料例如是半導體材料。在一些實施例中，上述半導體材料例如是多晶矽。閘極104與閘極106電性絕緣於通道層110。導體層102與導體層108電性連接於通道層110。

電荷儲存層112位在閘極104與通道層110之間。電荷儲存層112更可位在閘極104與導體層102之間以及閘極104與閘極106之間。電荷儲存層112可用以儲存電荷。在一些實施例中，電荷儲存層212可具有絕緣的效果。在一些實施例中，電荷儲存層112可具有U形的剖面形狀。電荷儲存層112的材料例如是電荷捕捉材料。在一些實施例中，上述電荷捕捉材料例如是氮化矽。

此外，每個記憶胞MC1更可包括介電層114、介電層116、介電層118、介電層120、介電層122與介電層123。介電層114位在電荷儲存層112與通道層110之間以及閘極104與導體層102之間。介電層114更可位在閘極104與閘極106之間。介電層114可用以作為穿隧介電層(tunneling dielectric layer)。介電層114可使導體層102與閘極104彼此電性絕緣。介電層114可使閘極104與通道層110彼此電性絕緣。介電層114可使閘極104與閘極106彼此電性絕緣。在一些實施例中，介電層114可具有U形的剖面形狀。介電層114的材料例如是氧化矽。

介電層116位在閘極104與電荷儲存層112之間。介電層116可用以作為阻擋介電層(blocking dielectric layer)。介電層116可使導體層102與閘極104彼此電性絕緣。介電層116可使閘極104與通道層110彼此電性絕緣。介電層116可使閘極104與閘極106彼此電性絕緣。在一些實施例中，介電層116可具有U形的剖面形狀。介電層116的材料例如是氧化矽。

介電層118位在導體層102與通道層110之間、介電層114與通道層110之間、閘極106與通道層110之間以及導體層108與通道層110之間。介電層118可使閘極104與通道層110彼此電性絕緣。介電層118可使閘極106與通道層110彼此電性絕緣。另一方面，在對記憶胞MC1進行操作之前，可先施加大電壓至導體層102與導體層108，藉此導體層102可藉由位在導體層102與通道層110之間的介電層118的介電層崩潰來電性連接至通道層110，且導體層108可藉由位在導體層108與通道層110之間的介電層118的介電層崩潰來電性連接至通道層110。另外，介電層118可為位在導體層102的一側、閘極104的一側、閘極106的一側與導體層108的一側的連續結構。

介電層120位在閘極104與閘極106之間。舉例來說，介電層120可位在介電層114與閘極106之間。介電層120可使閘極104與閘極106彼此電性絕緣。介電層120的材料例如是氧化矽。

介電層122位在閘極106與導體層108之間。介電層122可使閘極106與導體層108彼此電性絕緣。介電層122的材料例如是氧化矽。

介電層123位在介電層114與導體層102之間。介電層123可使導體層102與閘極104彼此電性絕緣。介電層123的材料例如是氧化矽。

在一些實施例中，記憶體結構10更可包括介電層124與介電層126中的至少一者。介電層124位在通道層110上。介電層124的材料例如是氧化矽。介電層126位在記憶胞MC1與基底100之間。介電層126的材料例如是氧化矽。

在本實施例中，相鄰兩個記憶胞MC1可共用導體層102。共用導體層102的相鄰兩個記憶胞MC1中的構件可具有對稱的配置關係。在本實施例中，相鄰兩個記憶胞MC1可共用導體層108。共用導體層108的相鄰兩個記憶胞MC1中的構件可具有對稱的配置關係。

基於上述實施例可知，在記憶體結構10中，多個記憶胞MC1堆疊設置在基底100上，每個記憶胞MC1具有依序堆疊的導體層102、閘極104、閘極106與導體層108，且電荷儲存層112位在閘極104與通道層110之間。在對記憶胞MC1進行操作時，閘極104可用以作為控制閘極，閘極106可用以作為輔助閘極，導體層102可電性連接至位元線，且導體層108可電性連接至源極線。因此，可利用源極側注入法記憶胞MC1進行程式化操作，藉此可提升程式化效率。此外，由於記憶胞MC1可具有輔助閘極，因此在記憶胞MC1的設計上較有彈性。

圖2為根據本發明另一實施例的記憶體結構的剖面圖。

請參照圖2，記憶體結構20包括基底200以及多個記憶胞MC2。記憶體結構20可為三維反或型快閃記憶體結構。基底200可為半導體基底，如矽基底。此外，依據產品設計需求，可於基底200中形成所需的摻雜區(未示出)。

多個記憶胞MC2堆疊設置在基底200上。每個記憶胞MC2包括導體層202、閘極204、閘極206、導體層208、通道層210與電荷儲存層212。導體層202、閘極204、閘極206與導體層208依序堆疊。導體層202與閘極204彼此電性絕緣。閘極204與閘極206彼此電性絕緣。閘極206與導體層208彼此電性絕緣。導體層202、閘極206與導體層208的材料例如是摻雜多晶矽。閘極204的材料例如是金屬，如鎢。

通道層210位在導體層202的一側、閘極204的一側、閘極206的一側與導體層208的一側。在一些實施例中，通道層210可具有類似於U形的剖面形狀。通道層210的材料例如是半導體材料。在一些實施例中，上述半導體材料例如是多晶矽。閘極204與閘極206電性絕緣於通道層210。導體層202與導體層208電性連接於通道層210。在本實施例中，導體層202可直接接觸通道層210，且導體層208可直接接觸所述通道層210。

電荷儲存層212位在閘極204與通道層210之間。電荷儲存層212更可位在閘極204與導體層202之間以及閘極204與閘極206之間。電荷儲存層212可用以儲存電荷。在一些實施例中，電荷儲存層212可具有絕緣的效果。在一些實施例中，電荷儲存層212可具有U形的剖面形狀。電荷儲存層212的材料例如是電荷捕捉材料。在一些實施例中，上述電荷捕捉材料例如是氮化矽。

此外，每個記憶胞MC2更可包括介電層214、介電層216、介電層218、介電層220、介電層222與介電層223。介電層214位在電荷儲存層212與通道層210之間以及閘極204與導體層202之間。介電層214更可位在閘極204與閘極206之間。介電層214可用以作為穿隧介電層。介電層214可使導體層202與閘極204彼此電性絕緣。介電層214可使閘極204與通道層210彼此電性絕緣。介電層214可使閘極204與閘極206彼此電性絕緣。在一些實施例中，介電層214可具有U形的剖面形狀。介電層214的材料例如是氧化矽。

介電層216位在閘極204與電荷儲存層212之間。介電層216可用以作為阻擋介電層。介電層216可使導體層202與閘極204彼此電性絕緣。介電層216可使閘極204與通道層210彼此電性絕緣。介電層216可使閘極204與閘極206彼此電性絕緣。在一些實施例中，介電層216可具有U形的剖面形狀。介電層216的材料例如是氧化矽。

介電層218位在閘極206與通道層210之間。介電層218更可位在閘極206與介電層220之間以及閘極206與介電層222之間。介電層218可使閘極206與通道層210彼此電性絕緣。介電層218可使閘極206與閘極204彼此電性絕緣。介電層218可使閘極206與導體層208彼此電性絕緣。在一些實施例中，介電層218可具有U形的剖面形狀。介電層218的材料例如是氧化矽。

介電層220位在閘極204與閘極206之間。舉例來說，介電層220可位在介電層214與介電層218之間。介電層220可使閘極204與閘極206彼此電性絕緣。介電層220的材料例如是氧化矽。

介電層222位在閘極206與導體層208之間。舉例來說，介電層222可位在介電層218與導體層208之間。介電層222可使閘極206與導體層208彼此電性絕緣。介電層222的材料例如是氧化矽。

介電層223位在介電層214與導體層202之間。介電層223可使導體層202與閘極204彼此電性絕緣。介電層223的材料例如是氧化矽。

在一些實施例中，記憶體結構20更可包括介電層224與介電層226中的至少一者。介電層224位在通道層210上。介電層224的材料例如是氧化矽。介電層226位在記憶胞MC2與基底200之間。介電層226的材料例如是氧化矽。

在本實施例中，相鄰兩個記憶胞MC2可共用導體層202。共用導體層202的相鄰兩個記憶胞MC2中的構件可具有對稱的配置關係。在本實施例中，相鄰兩個記憶胞MC2可共用導體層208。共用導體層208的相鄰兩個記憶胞MC2中的構件可具有對稱的配置關係。

基於上述實施例可知，在記憶體結構20中，多個記憶胞MC2堆疊設置在基底200上，每個記憶胞MC2具有依序堆疊的導體層202、閘極204、閘極206與導體層208，且電荷儲存層212位在閘極204與通道層210之間。在對記憶胞MC2進行操作時，閘極204可用以作為控制閘極，閘極206可用以作為輔助閘極，導體層202可電性連接至位元線，且導體層208可電性連接至源極線。因此，可利用源極側注入法對記憶胞MC2進行程式化操作，藉此可提升程式化效率。此外，由於記憶胞MC2可具有輔助閘極，因此在記憶胞MC2的設計上較有彈性。

圖3為根據本發明另一實施例的記憶體結構的剖面圖。

請參照圖3，記憶體結構30包括基底300以及多個記憶胞MC3。記憶體結構30可為三維反或型快閃記憶體結構。基底300可為半導體基底，如矽基底。此外，依據產品設計需求，可於基底300中形成所需的摻雜區(未示出)。

多個記憶胞MC3堆疊設置在基底300上。每個記憶胞MC3包括導體層302、閘極304、閘極306、導體層308、通道層310與電荷儲存層312。導體層302、閘極304、閘極306與導體層308依序堆疊。導體層302與閘極304彼此電性絕緣。閘極304與閘極306彼此電性絕緣。閘極306與導體層308彼此電性絕緣。導體層302與導體層308的材料例如是摻雜多晶矽。閘極304與閘極306的材料例如是金屬，如鎢。

通道層310位在導體層302的一側、閘極304的一側、閘極306的一側與導體層308的一側。在一些實施例中，通道層310可具有類似於U形的剖面形狀。通道層310的材料例如是半導體材料。在一些實施例中，上述半導體材料例如是多晶矽。閘極304與閘極306電性絕緣於通道層310。導體層302與導體層308電性連接於通道層310。在本實施例中，導體層302可直接接觸通道層310，且導體層308可直接接觸所述通道層310。

電荷儲存層312位在閘極304與通道層310之間。電荷儲存層312更可位在閘極304與導體層302之間以及閘極304與閘極306之間。電荷儲存層312可用以儲存電荷。在一些實施例中，電荷儲存層312可具有絕緣的效果。在一些實施例中，電荷儲存層312可具有U形的剖面形狀。電荷儲存層312的材料例如是電荷捕捉材料。在一些實施例中，上述電荷捕捉材料例如是氮化矽。

此外，每個記憶胞MC3更可包括電荷儲存層314。電荷儲存層314位在閘極306與通道層310之間。電荷儲存層314更可位在閘極306與導體層308之間以及閘極306與閘極304之間。電荷儲存層314可用以儲存電荷。在一些實施例中，電荷儲存層314可具有絕緣的效果。在一些實施例中，電荷儲存層314可具有U形的剖面形狀。電荷儲存層314的材料例如是電荷捕捉材料。在一些實施例中，上述電荷捕捉材料例如是氮化矽。

另外，每個記憶胞MC3更可包括介電層316、介電層318、介電層320、介電層322、介電層324、介電層325與介電層327。介電層316位在電荷儲存層312與通道層310之間、閘極304與導體層302之間以及閘極304與閘極306之間。介電層316可用以作為穿隧介電層。介電層316可使導體層302與閘極304彼此電性絕緣。介電層316可使閘極304與通道層310彼此電性絕緣。介電層316可使閘極304與閘極306彼此電性絕緣。在一些實施例中，介電層316可具有U形的剖面形狀。介電層316的材料例如是氧化矽。

介電層318位在閘極304與電荷儲存層312之間。介電層318可用以作為阻擋介電層。介電層318可使導體層302與閘極304彼此電性絕緣。介電層318可使閘極304與通道層310彼此電性絕緣。介電層318可使閘極304與閘極306彼此電性絕緣。在一些實施例中，介電層318可具有U形的剖面形狀。介電層318的材料例如是氧化矽。

介電層320位在電荷儲存層314與通道層310之間、閘極306與導體層308之間以及閘極306與閘極304之間。介電層320可用以作為穿隧介電層。介電層320可使閘極306與導體層308彼此電性絕緣。介電層320可使閘極306與通道層310彼此電性絕緣。介電層320可使閘極304與閘極306彼此電性絕緣。在一些實施例中，介電層320可具有U形的剖面形狀。介電層320的材料例如是氧化矽。

介電層322位在閘極306與電荷儲存層314之間。介電層322可用以作為阻擋介電層。介電層322可使閘極306與導體層308彼此電性絕緣。介電層322可使閘極306與通道層310彼此電性絕緣。介電層322可使閘極304與閘極306彼此電性絕緣。在一些實施例中，介電層322可具有U形的剖面形狀。介電層322的材料例如是氧化矽。

介電層324位在閘極304與閘極306之間的介電層316與介電層320之間。介電層324可使閘極304與閘極306彼此電性絕緣。介電層324的材料例如是氧化矽。

介電層325位在介電層316與導體層302之間。介電層325可使導體層302與閘極304彼此電性絕緣。介電層325的材料例如是氧化矽。

介電層327位在介電層320與導體層308之間。介電層327可使閘極306與導體層308彼此電性絕緣。介電層327的材料例如是氧化矽。

在一些實施例中，記憶體結構30更可包括介電層326與介電層328中的至少一者。介電層326位在通道層310上。介電層326的材料例如是氧化矽。介電層328位在記憶胞MC3與基底300之間。介電層328的材料例如是氧化矽。

在本實施例中，相鄰兩個記憶胞MC3可共用導體層302。共用導體層302的相鄰兩個記憶胞MC3中的構件可具有對稱的配置關係。在本實施例中，相鄰兩個記憶胞MC3可共用導體層308。共用導體層308的相鄰兩個記憶胞MC3中的構件可具有對稱的配置關係。

基於上述實施例可知，在記憶體結構30中，多個記憶胞MC3堆疊設置在基底300上，每個記憶胞MC3具有依序堆疊的導體層302、閘極304、閘極306與導體層308，且電荷儲存層312位在閘極304與通道層310之間。此外，每個記憶胞MC3更可包括電荷儲存層314，且電荷儲存層314位在閘極306與通道層310之間。由於記憶胞MC3具有彼此分離的電荷儲存層312與電荷儲存層314，因此記憶胞MC3可包括使用電荷儲存層312儲存電荷的第一位元以及使用電荷儲存層314儲存電荷的第二位元，藉此可提升位元密度(bit density)。

在對記憶胞MC3中的第一位元進行操作時，閘極304可用以作為控制閘極，閘極306可用以作為輔助閘極，導體層302可電性連接至位元線，且導體層308可電性連接至源極線。因此，可利用源極側注入法對記憶胞MC3的第一位元進行程式化操作，藉此可提升程式化效率。另外，在對記憶胞MC3中的第二位元進行操作時，閘極304可用以作為輔助閘極，閘極306可用以作為控制閘極，導體層302可電性連接至源極線，且導體層308可電性連接至位元線。因此，可利用源極側注入法對記憶胞MC3的第二位元進行程式化操作，藉此可提升程式化效率。另一方面，由於記憶胞MC3可具有輔助閘極，因此在記憶胞MC3的設計上較有彈性。

綜上所述，在上述實施例的記憶體結構中，多個記憶胞堆疊設置在基底上。由於每個記憶胞具有控制閘極與輔助閘極，因此可利用源極側注入法對記憶胞進行程式化操作，藉此可提升程式化效率。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

10, 20, 30: 記憶體結構 100, 200, 300: 基底 102, 108, 202, 208, 302, 308: 導體層 104, 106, 204, 206, 304, 306: 閘極 110, 210, 310: 通道層 112, 212, 312, 314: 電荷儲存層 114, 116, 118, 120, 122, 123, 124, 126, 214, 216, 218, 220, 222, 223, 224, 226, 316, 318, 320, 322, 324, 325, 326, 327, 328: 介電層 MC1, MC2, MC3: 記憶胞

圖1為根據本發明一實施例的記憶體結構的剖面圖。圖2為根據本發明另一實施例的記憶體結構的剖面圖。圖3為根據本發明另一實施例的記憶體結構的剖面圖。

10: 記憶體結構 100: 基底 102, 108: 導體層 104, 106: 閘極 110: 通道層 112: 電荷儲存層 114, 116, 118, 120, 122, 123, 124, 126: 介電層 MC1: 記憶胞

Claims

一種記憶體結構，包括：基底；以及多個記憶胞，堆疊設置在所述基底上，其中每個所述記憶胞包括：依序堆疊的第一導體層、第一閘極、第二閘極與第二導體層，其中所述第一導體層與第一閘極彼此電性絕緣，所述第一閘極與所述第二閘極彼此電性絕緣，所述第二閘極與第二導體層彼此電性絕緣，所述第一導體層電性連接至位元線，且所述第二導體層電性連接至源極線；通道層，位在所述第一導體層的一側、所述第一閘極的一側、所述第二閘極的一側與所述第二導體層的一側，其中所述第一閘極與所述第二閘極電性絕緣於所述通道層，且所述第一導體層與所述第二導體層電性連接於所述通道層；以及第一電荷儲存層，位在所述第一閘極與所述通道層之間。
如請求項1所述的記憶體結構，其中每個所述記憶胞更包括：第一介電層，位在所述第一電荷儲存層與所述通道層之間以及所述第一閘極與所述第一導體層之間；第二介電層，位在所述第一閘極與所述第一電荷儲存層之間；第三介電層，位在所述第一導體層與所述通道層之間、所述第一介電層與所述通道層之間、所述第二閘極與所述通道層之間以及所述第二導體層與所述通道層之間；第四介電層，位在所述第一閘極與所述第二閘極之間；第五介電層，位在所述第二閘極與所述第二導體層之間；以及第六介電層，位在所述第一介電層與所述第一導體層之間，其中所述第一導體層藉由位在所述第一導體層與所述通道層之間的所述第三介電層的介電層崩潰來電性連接至所述通道層，且所述第二導體層藉由位在所述第二導體層與所述通道層之間的所述第三介電層的介電層崩潰來電性連接至所述通道層。
如請求項2所述的記憶體結構，其第三介電層為位在所述第一導體層的一側、所述第一閘極的一側、所述第二閘極的一側與所述第二導體層的一側的連續結構。
如請求項1所述的記憶體結構，其中每個所述記憶胞更包括：第一介電層，位在所述第一電荷儲存層與所述通道層之間以及所述第一閘極與所述第一導體層之間；第二介電層，位在所述第一閘極與所述第一電荷儲存層之間；第三介電層，位在所述第二閘極與所述通道層之間；第四介電層，位在所述第一閘極與所述第二閘極之間；第五介電層，位在所述第二閘極與所述第二導體層之間；以及第六介電層，位在所述第一介電層與所述第一導體層之間。
如請求項4所述的記憶體結構，其中所述第一導體層直接接觸所述通道層，且所述第二導體層直接接觸所述通道層。
如請求項4所述的記憶體結構，其中所述第三介電層更位在所述第二閘極與所述第四介電層之間以及所述第二閘極與所述第五介電層之間。
如請求項1所述的記憶體結構，其中相鄰兩個所述記憶胞共用所述第一導體層。
如請求項7所述的記憶體結構，其中共用所述第一導體層的相鄰兩個所述記憶胞中的構件具有對稱的配置關係。
如請求項1所述的記憶體結構，其中相鄰兩個所述記憶胞共用所述第二導體層。
如請求項9所述的記憶體結構，其中共用所述第二導體層的相鄰兩個所述記憶胞中的構件具有對稱的配置關係。
如請求項1所述的記憶體結構，其中所述第一導體層、所述第二閘極與所述第二導體層的材料包括摻雜多晶矽，且所述第一閘極的材料包括金屬。
如請求項1所述的記憶體結構，其中所述通道層的材料包括半導體材料。
如請求項12所述的記憶體結構，其中所述半導體材料包括多晶矽。
如請求項1所述的記憶體結構，其中所述第一電荷儲存層的材料包括電荷捕捉材料。
如請求項14所述的記憶體結構，其中所述電荷捕捉材料包括氮化矽。
如請求項1所述的記憶體結構，其中所述記憶體結構包括三維反或型快閃記憶體結構。
一種記憶體結構，包括：基底；以及多個記憶胞，堆疊設置在所述基底上，其中每個所述記憶胞包括：依序堆疊的第一導體層、第一閘極、第二閘極與第二導體層，其中所述第一導體層與第一閘極彼此電性絕緣，所述第一閘極與所述第二閘極彼此電性絕緣，所述第二閘極與第二導體層彼此電性絕緣，所述第一導體層電性連接至位元線與源極線中的一者，且所述第二導體層電性連接至所述位元線與所述源極線中的另一者；通道層，位在所述第一導體層的一側、所述第一閘極的一側、所述第二閘極的一側與所述第二導體層的一側，其中所述第一閘極與所述第二閘極電性絕緣於所述通道層，且所述第一導體層與所述第二導體層電性連接於所述通道層；第一電荷儲存層，位在所述第一閘極與所述通道層之間；以及第二電荷儲存層，位在所述第二閘極與所述通道層之間。
如請求項17所述的記憶體結構，其中每個所述記憶胞更包括：第一介電層，位在所述第一電荷儲存層與所述通道層之間、所述第一閘極與所述第一導體層之間以及所述第一閘極與所述第二閘極之間；第二介電層，位在所述第一閘極與所述第一電荷儲存層之間；第三介電層，位在所述第二電荷儲存層與所述通道層之間、所述第二閘極與所述第二導體層之間以及所述第二閘極與所述第一閘極之間；第四介電層，位在所述第二閘極與所述第二電荷儲存層之間；第五介電層，位在所述第一閘極與所述第二閘極之間的所述第一介電層與所述第三介電層之間；第六介電層，位在所述第一介電層與所述第一導體層之間；以及第七介電層，位在所述第三介電層與所述第二導體層之間。
如請求項18所述的記憶體結構，其中所述第一導體層直接接觸所述通道層，且所述第二導體層直接接觸所述通道層。
如請求項17所述的記憶體結構，其中所述第一導體層與所述第二導體層的材料包括摻雜多晶矽，且所述第一閘極與所述第二閘極的材料包括金屬。