JP6594198B2 - 半導体装置およびその製造方法 - Google Patents
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-
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-
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- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
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Description
<半導体チップのレイアウト構成例>
本実施の形態における不揮発性メモリを有する半導体装置について図面を参照しながら説明する。まず、不揮発性メモリを含むシステムが形成された半導体装置(半導体チップ)のレイアウト構成について説明する。
次に、本実施の形態の半導体装置の構造について説明する。図2は、実施の形態の半導体装置の要部平面図である。図3および図4は、実施の形態の半導体装置の要部斜視図である。図4は、図面の簡略化のために、図3に示す斜視図から、ゲート絶縁膜GIc(図5参照)、制御ゲート電極CG、ゲート絶縁膜GImおよびメモリゲート電極MGを除去して透視した状態を示す。
次に、本実施の形態の半導体装置の製造方法について説明する。図9および図10は、実施の形態の半導体装置の製造工程の一部を示すプロセスフロー図である。図11〜図48は、実施の形態の半導体装置の製造工程中の要部断面図である。
次に、電荷蓄積部としての絶縁膜6bに注入された電子および正孔の分布について、比較例と対比しながら説明する。
一方、本実施の形態の半導体装置では、領域FA2の上面TS2は、領域FA1の上面TS1よりも低く、かつ、領域FA2の側面SS3は、Y軸方向において、領域FA1の側面SS1に対してY軸方向における負側に配置されている。
次に、フィンの側面が傾斜した場合の後退幅の定義について、図51を参照しながら説明する。図51および図52は、実施の形態の半導体装置の要部断面図である。図51および図52は、図5に示す断面図のうち二点鎖線で囲まれた領域RG4を拡大して示す。なお、図51および図52では、図面の簡略化のために、素子分離膜STMよりも上方、および、領域FA2よりも上方の部分の図示を省略している。
1a、1b 主面
2 絶縁膜
2a 主面
3 絶縁膜
4 導電膜
5、6、6a、6b、6c 絶縁膜
7 導電膜
11a、11b n−型半導体領域
12a、12b n+型半導体領域
13 金属シリサイド層
14 絶縁膜
15 層間絶縁膜
16 絶縁膜
100 CPU
200 RAM
300 アナログ回路
400 EEPROM
500 フラッシュメモリ
600 I/O回路
BA1、BA2 反射防止膜
BS31、BS33、BS41、BS43 側面
BS32、BS42 接続面
BT21 下面
BT22 接続面
BT23 側面
CG 制御ゲート電極
CHP 半導体チップ
CNT コンタクトホール
CP1 キャップ絶縁膜
CT 制御トランジスタ
DS1〜DS3 距離
EL 電子
ELA1〜ELA3 矢印
ES31〜ES34、ES41〜ES44 端部
ES51、ES52、ES61、ES62 端部
ET21〜ET24、ET31、ET32 端部
FA フィン
FA1、FA2、FA21、FA3、FA31 領域
GIc、GIm ゲート絶縁膜
HL 正孔
HLA1〜HLA3 矢印
HM ハードマスク膜
IF1、IF2 絶縁膜
MC、MC1、MC2 メモリセル
MD 半導体領域
MG メモリゲート電極
MG21、MG22、MG31、MG32、MG41、MG42 電極部
MP1、MP2 マスクパターン
MS 半導体領域
MT メモリトランジスタ
MW1、MW2 金属配線
PG プラグ
PP1〜PP4 平面
PS31〜PS33、PS41〜PS43、PT21〜PT23 部分
PW p型ウェル
RF1、RF2 レジスト膜
RG1〜RG4 領域
SIF 絶縁膜
SOF1 犠牲酸化膜
SP1 スペーサ
SS1、SS2、SS3、SS4、SS5、SS6、SSV3、SSV4 側面
SS31、SS41、SS51、SS61 接続面
STM 素子分離膜
SW サイドウォールスペーサ
TE1〜TE4 上端部
TS1、TS2、TS3 上面
TS21、TS31 接続面
TSV3、TSV4 平面
VMG n−型半導体領域
WD1〜WD3 幅
Claims (15)
- 半導体基板と、
前記半導体基板の一部分であって、前記半導体基板の主面から突出し、かつ、平面視において第1方向に延在する突出部と、
前記突出部上に形成され、かつ、平面視において前記第1方向と交差する第2方向に延在する第1ゲート電極と、
前記第1ゲート電極と前記突出部との間に形成された第1ゲート絶縁膜と、
前記突出部上に形成され、平面視において前記第2方向に延在し、かつ、前記第1ゲート電極と隣り合う第2ゲート電極と、
前記第2ゲート電極と前記突出部との間、および、前記第2ゲート電極と前記第1ゲート電極との間に形成され、かつ、内部に電荷蓄積部を有する第2ゲート絶縁膜と、
を有し、
前記突出部は、
第1領域と、
平面視において、前記第1領域に対して前記第1方向における第1の側に配置された第2領域と、
を含み、
前記第1ゲート電極は、前記第1領域の第1上面、前記第1領域の前記第2方向における第2の側の第1側面、および、前記第1領域の前記第2方向における前記第2の側と反対側の第2側面を覆い、
前記第2ゲート電極は、前記第2領域の第2上面、前記第2領域の前記第2の側の第3側面、および、前記第2領域の前記第2の側と反対側の第4側面を覆い、
前記突出部は、前記第1上面と前記第2上面とを接続する第1接続面と、前記第1側面と前記第3側面とを接続する第2接続面とを含み、
前記第2上面は、前記第1上面よりも低く、前記第1接続面は、前記第1上面および前記第2上面に対して傾斜しており、
平面視において、前記第1接続面と前記第2上面とが接続された第1端部は、前記第1接続面と前記第1上面とが接続された第2端部よりも前記第1方向における前記第1の側に位置し、
前記第3側面は、前記第2方向において、前記第1側面に対して前記第2の側と反対側に配置され、前記第2接続面は、前記第1側面および前記第3側面に対して傾斜し、
平面視において、前記第2接続面と前記第3側面とが接続された第3端部は、前記第2接続面と前記第1側面とが接続された第4端部よりも前記第2方向における前記第2の側と反対側に位置している、半導体装置。 - 請求項1記載の半導体装置において、
前記主面に垂直な第3方向における前記第2上面と前記第1上面との間の距離は、前記第2方向における前記第3側面と前記第1側面との間の距離よりも長い、半導体装置。 - 請求項1記載の半導体装置において、
前記第4側面は、前記第2方向において、前記第2側面に対して前記第2の側に配置されている、半導体装置。 - 請求項3記載の半導体装置において、
前記主面に垂直な第4方向における前記第2上面と前記第1上面との間の距離は、前記第2方向における前記第3側面と前記第1側面との間の距離、および、前記第2方向における前記第4側面と前記第2側面との間の距離のいずれよりも長い、半導体装置。 - 請求項1記載の半導体装置において、
前記突出部は、平面視において、前記第1領域に対して前記第1の側と反対側に配置された第3領域を含み、
前記第3領域の第3上面は、前記第1上面よりも低く、かつ、前記第2上面よりも高く、
前記第3領域の前記第2の側の第5側面は、前記第2方向において、前記第1側面に対して前記第2の側と反対側に配置され、かつ、前記第3側面に対して前記第2の側に配置されている、半導体装置。 - 請求項5記載の半導体装置において、
前記第4側面は、前記第2方向において、前記第2側面に対して前記第2の側に配置され、
前記第3領域の前記第2の側と反対側の第6側面は、前記第2方向において、前記第2側面に対して前記第2の側に配置され、かつ、前記第4側面に対して前記第2の側と反対側に配置されている、半導体装置。 - 請求項1記載の半導体装置において、
前記第2ゲート絶縁膜は、
第1酸化シリコン膜と、
前記第1酸化シリコン膜上の第1窒化シリコン膜と、
前記第1窒化シリコン膜上の第2酸化シリコン膜と、
を含む、半導体装置。 - 請求項1記載の半導体装置において、
前記第1ゲート絶縁膜と、前記第1ゲート電極と、前記第2ゲート絶縁膜と、前記第2ゲート電極とにより不揮発性メモリが形成されている、半導体装置。 - (a)半導体基板を用意する工程、
(b)前記半導体基板の一部分であって、前記半導体基板の主面から突出し、かつ、平面視において第1方向に延在する突出部を形成する工程、
(c)前記突出部上に、平面視において前記第1方向と交差する第2方向に延在する第1ゲート電極を形成し、前記第1ゲート電極と前記突出部との間に第1ゲート絶縁膜を形成する工程、
(d)前記突出部上、および、前記第1ゲート電極の表面に、内部に電荷蓄積部を有する絶縁膜を形成する工程、
(e)前記絶縁膜上に、導電膜を形成する工程、
(f)前記導電膜をエッチバックすることにより、平面視において、前記第1ゲート電極の前記第1方向における第1の側に前記絶縁膜を介して前記導電膜を残して第2ゲート電極を形成し、前記第2ゲート電極と前記突出部との間、および、前記第2ゲート電極と前記第1ゲート電極との間の前記絶縁膜を含む第2ゲート絶縁膜を形成する工程、
を有し、
前記(b)工程では、第1領域と、平面視において、前記第1領域に対して前記第1の側に配置された第2領域と、を含む前記突出部を形成し、
前記(c)工程では、前記第1領域の第1上面、前記第1領域の前記第2方向における第2の側の第1側面、および、前記第1領域の前記第2方向における前記第2の側と反対側の第2側面を覆う前記第1ゲート電極を形成し、
前記(d)工程は、
(d1)前記(c)工程の後、前記第2領域をエッチングすることにより、前記第2領域の第2上面を、前記第1上面よりも低くし、前記第2領域の前記第2の側の第3側面を、前記第2方向において、前記第1側面に対して前記第2の側と反対側に後退させる工程、
(d2)前記(d1)工程の後、前記第2上面、前記第3側面、前記第2領域の前記第2方向における前記第2の側と反対側の第4側面、および、前記第1ゲート電極の表面に、前記絶縁膜を形成する工程、
を含み、
前記(f)工程では、前記第2上面、前記第3側面および前記第4側面を覆う前記第2ゲート電極を形成し、
前記(d1)工程では、前記第1上面と前記第2上面とを接続する第1接続面と、前記第1側面と前記第3側面とを接続する第2接続面とが形成され、
前記第1接続面は、前記第1上面および前記第2上面に対して傾斜しており、
平面視において、前記第1接続面と前記第2上面とが接続された第1端部は、前記第1接続面と前記第1上面とが接続された第2端部よりも前記第1方向における前記第1の側に位置し、
前記第2接続面は、前記第1側面および前記第3側面に対して傾斜し、
平面視において、前記第2接続面と前記第3側面とが接続された第3端部は、前記第2接続面と前記第1側面とが接続された第4端部よりも前記第2方向における前記第2の側と反対側に位置している、半導体装置の製造方法。 - 請求項9記載の半導体装置の製造方法において、
前記(d1)工程では、前記主面に垂直な第3方向における前記第2上面と前記第1上面との間の距離が、前記第2方向における前記第3側面と前記第1側面との間の距離よりも長くなるように、前記第2上面を前記第1上面よりも低くし、前記第3側面を前記第1側面に対して後退させる、半導体装置の製造方法。 - 請求項9記載の半導体装置の製造方法において、
前記(d1)工程では、前記第2領域をエッチングすることにより、前記第4側面を、前記第2方向において、前記第2側面に対して前記第2の側に後退させる、半導体装置の製造方法。 - 請求項11記載の半導体装置の製造方法において、
前記(d1)工程では、前記主面に垂直な第4方向における前記第2上面と前記第1上面との間の距離が、前記第2方向における前記第3側面と前記第1側面との間の距離、および、前記第2方向における前記第4側面と前記第2側面との間の距離のいずれよりも長くなるように、前記第2上面を前記第1上面よりも低くし、前記第3側面を前記第1側面に対して後退させ、前記第4側面を前記第2側面に対して後退させる、半導体装置の製造方法。 - 請求項9記載の半導体装置の製造方法において、
前記(b)工程では、平面視において、前記第1領域に対して前記第1の側と反対側に配置された第3領域を含む前記突出部を形成し、
前記(d)工程は、
(d3)前記(d1)工程の後、前記(d2)工程の前に、前記第3領域の表面を酸化することにより、前記第3領域の第3上面を、前記第1領域の前記第1上面よりも低くし、前記第3領域の前記第2の側の第5側面を、前記第2方向において、前記第1側面に対して前記第2の側と反対側に後退させる工程、
を含み、
前記(d3)工程では、前記第3上面が前記第2上面よりも高くなるように、前記第3上面を前記第1上面よりも低くし、前記第5側面が、前記第2方向において、前記第3側面に対して前記第2の側に配置されるように、前記第5側面を後退させる、半導体装置の製造方法。 - 請求項13記載の半導体装置の製造方法において、
前記(d1)工程では、前記第2領域をエッチングすることにより、前記第4側面を、前記第2方向において、前記第2側面に対して前記第2の側に後退させ、
前記(d3)工程では、前記第3領域の表面を酸化することにより、前記第3領域の前記第2の側と反対側の第6側面を、前記第2方向において、前記第2側面に対して前記第2の側に後退させ、
前記(d3)工程では、前記第6側面が、前記第2方向において、前記第4側面に対して前記第2の側と反対側に配置されるように、前記第6側面を後退させる、半導体装置の製造方法。 - 請求項9記載の半導体装置の製造方法において、
前記第1ゲート絶縁膜と、前記第1ゲート電極と、前記第2ゲート絶縁膜と、前記第2ゲート電極とにより不揮発性メモリが形成される、半導体装置の製造方法。
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