KR20170077779A - 반도체 장치 및 그 제조 방법 - Google Patents

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film
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다쯔요시 미하라
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르네사스 일렉트로닉스 가부시키가이샤
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Abstract

본 발명은, 반도체 장치의 성능을 향상시키는 것으로 과제로 한다. 핀 FA는, 영역 FA1과, 영역 FA1에 대하여 X축 방향에서의 정측에 배치된 영역 FA2를 포함한다. 제어 게이트 전극 CG는, 영역 FA1의 상면, 영역 FA1의 Y축 방향에서의 정측의 측면 SS1, 및 영역 FA1의 Y축 방향에서의 부측의 측면 SS2를 덮고, 메모리 게이트 전극 MG는, 영역 FA2의 상면, 영역 FA2의 Y축 방향에서의 정측의 측면 SS3, 및 영역 FA2의 Y축 방향에서의 부측의 측면 SS4를 덮는다. 영역 FA2의 상면은, 영역 FA1의 상면보다도 낮고, 측면 SS3은, Y축 방향에 있어서, 측면 SS1에 대하여 Y축 방향에서의 부측에 배치되어 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은, 반도체 장치 및 그 제조 방법에 관한 것으로, 예를 들어 반도체 기판에 형성된 반도체 소자를 구비하는 반도체 장치 및 그 제조 방법에 적합하게 이용할 수 있는 것이다.
반도체 기판 위에 예를 들어 불휘발성 메모리 등의 메모리 셀 등이 형성된 메모리 셀 영역을 갖는 반도체 장치가, 널리 사용되고 있다. 예를 들어 불휘발성 메모리로서, MONOS(Metal-Oxide-Nitride-Oxide-Semiconductor)막을 사용한 스플릿 게이트형 셀로 구성되는 메모리 셀을 형성하는 경우가 있다. 이때, 메모리 셀은, 제어 게이트 전극을 갖는 제어 트랜지스터와, 메모리 게이트 전극을 갖는 메모리 트랜지스터의 2개의 MISFET(Metal Insulator Semiconductor Field Effect Transistor)에 의해 형성된다.
이 메모리 게이트 전극은, 제어 게이트 전극의 측면 위에 절연막을 개재하여 도전막을 사이드 월 스페이서 형상으로 남김으로써 형성된다. 또한, 메모리 게이트 전극과 제어 게이트 전극의 사이, 및 메모리 게이트 전극과 반도체 기판의 사이에, 내부에 전하 축적부를 갖는 절연막이 형성된다.
일본 특허공개 제2006-332143호 공보(특허문헌 1)에는, 반도체 기판에 형성된 불휘발성 기억 소자를 갖는 반도체 장치로서, 불휘발성 기억 소자는, 컨트롤 게이트 전극과, 컨트롤 게이트 전극과 인접해서 설치된 메모리 게이트 전극을 갖는 기술이 개시되어 있다.
일본 특허공개 제2006-41354호 공보(특허문헌 2)에는, 반도체 장치에 있어서, 반도체 기판의 표면에 볼록형 형상의 활성 영역을 형성하고, 당해 볼록형의 활성 영역을 걸치도록 선택 게이트 혹은 메모리 게이트를 배치하는 기술이 개시되어 있다.
일본 특허공개 제2006-332143호 공보 일본 특허공개 제2006-41354호 공보
이와 같은 스플릿 게이트형 셀로 구성되는 메모리 셀을 갖는 반도체 장치에서는, 예를 들어 절연막의 내부의 전하 축적부에 전자를 주입함으로써, 데이터를 기입한다. 또한, 예를 들어 절연막의 내부의 전하 축적부에 정공을 주입함으로써, 데이터를 소거한다.
그런데, 전하 축적부의 형상에 따라서는, 데이터를 기입할 때 전하 축적부에 주입된 전자의 분포와, 데이터를 소거할 때 전하 축적부에 주입된 정공의 분포가, 서로 상이한 경우가 있다. 특히, 제어 게이트 전극과 메모리 게이트 전극이 돌출부로서의 핀을 걸쳐 있는 경우, 핀의 상면측 및 양 측면측의 각각에 있어서, 데이터를 기입할 때 전하 축적부에 주입된 전자의 분포와, 데이터를 소거할 때 전하 축적부에 주입된 정공의 분포가, 서로 상이하기 쉽다. 이와 같은 경우, 기입 동작과 소거 동작을 다수 회 반복한 경우, 전하 축적부를 포함하는 절연막에 잔류하는 정공의 수가 증가하고, 메모리 셀의 유지 특성이 저하되어, 반도체 장치의 특성을 향상시킬 수 없다.
그 밖의 과제와 신규 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명백해질 것이다.
일 실시 형태에 의하면, 반도체 장치는, 반도체 기판의 주면으로부터 돌출된 돌출부를 갖고, 돌출부는, 제1 영역과, 평면에서 볼 때, 제1 영역에 대하여 제1 방향에서의 제1측에 배치된 제2 영역을 포함한다. 제어 게이트 전극은, 제1 영역의 제1 상면, 제1 영역의 제2 방향에서의 제2 측의 제1 측면, 및 제1 영역의 제2 방향에서의 제2 측과 반대측의 제2 측면을 덮고, 제2 게이트 전극은, 제2 영역의 제2 상면, 제2 영역의 제2 측의 제3 측면, 및 제2 영역의 제2 측과 반대측의 제4 측면을 덮는다. 제2 상면은, 제1 상면보다도 낮고, 제3 측면은, 제2 방향에 있어서, 제1 측면에 대하여 제2 측과 반대측에 배치되어 있다.
또한, 다른 실시 형태에 의하면, 반도체 장치의 제조 방법에 있어서, 반도체 기판의 주면으로부터 돌출되고, 제1 영역과, 평면에서 볼 때, 제1 영역에 대하여 제1측에 배치된 제2 영역을 포함하는 돌출부를 형성한다. 다음으로, 제1 영역의 제1 상면, 제1 영역의 제2 방향에서의 제2 측의 제1 측면, 및 제1 영역의 제2 방향에서의 제2 측과 반대측의 제2 측면을 덮는 제1 게이트 전극을 형성한다. 다음으로, 제2 영역을 에칭함으로써, 제2 영역의 제2 상면을, 제1 상면보다도 낮게 하고, 제2 영역의 제2 측의 제3 측면을, 제2 방향에 있어서, 제1 측면에 대하여 제2 측과 반대측으로 후퇴시킨다. 다음으로, 돌출부 위, 및 제1 게이트 전극의 표면에, 내부에 전하 축적부를 갖는 절연막을 형성하고, 절연막 상에, 도전막을 형성한다. 다음으로, 도전막을 에치 백함으로써, 제2 상면, 제3 측면, 및 제2 영역의 제2 방향에서의 제2 측과 반대측의 제4 측면을 덮는 제2 게이트 전극을 형성한다.
일 실시 형태에 의하면, 반도체 장치의 성능을 향상시킬 수 있다.
도 1은, 실시 형태에 있어서의 반도체 칩의 레이아웃 구성예를 나타내는 도면이다.
도 2는, 실시 형태의 반도체 장치의 주요부 평면도이다.
도 3은, 실시 형태의 반도체 장치의 주요부 사시도이다.
도 4는, 실시 형태의 반도체 장치의 주요부 사시도이다.
도 5는, 실시 형태의 반도체 장치의 주요부 단면도이다.
도 6은, 실시 형태의 반도체 장치의 주요부 단면도이다.
도 7은, 실시 형태의 반도체 장치의 주요부 단면도이다.
도 8은, 실시 형태의 반도체 장치의 주요부 단면도이다.
도 9는, 실시 형태의 반도체 장치의 제조 공정의 일부를 나타내는 프로세스 흐름도이다.
도 10은, 실시 형태의 반도체 장치의 제조 공정의 일부를 나타내는 프로세스 흐름도이다.
도 11은, 실시 형태의 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 12는, 실시 형태의 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 13은, 실시 형태의 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 14는, 실시 형태의 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 15는, 실시 형태의 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 16은, 실시 형태의 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 17은, 실시 형태의 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 18은, 실시 형태의 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 19는, 실시 형태의 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 20은, 실시 형태의 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 21은, 실시 형태의 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 22는, 실시 형태의 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 23은, 실시 형태의 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 24는, 실시 형태의 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 25는, 실시 형태의 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 26은, 실시 형태의 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 27은, 실시 형태의 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 28은, 실시 형태의 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 29는, 실시 형태의 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 30은, 실시 형태의 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 31은, 실시 형태의 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 32는, 실시 형태의 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 33은, 실시 형태의 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 34는, 실시 형태의 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 35는, 실시 형태의 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 36은, 실시 형태의 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 37은, 실시 형태의 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 38은, 실시 형태의 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 39는, 실시 형태의 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 40은, 실시 형태의 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 41은, 실시 형태의 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 42는, 실시 형태의 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 43은, 실시 형태의 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 44는, 실시 형태의 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 45는, 실시 형태의 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 46은, 실시 형태의 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 47은, 실시 형태의 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 48은, 실시 형태의 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 49는, 비교예의 반도체 장치의 주요부 단면도이다.
도 50은, 비교예의 반도체 장치의 주요부 단면도이다.
도 51은, 실시 형태의 반도체 장치의 주요부 단면도이다.
도 52는, 실시 형태의 반도체 장치의 주요부 단면도이다.
이하의 실시 형태에 있어서는 편의상 그 필요가 있을 때에는, 복수의 섹션 또는 실시 형태로 나누어 설명하지만, 특별히 명시한 경우를 제외하고, 그들은 서로 무관계한 것이 아니라, 한쪽은 다른 쪽의 일부 또는 전부의 변형예, 상세, 보충 설명 등의 관계에 있다.
또한, 이하의 실시 형태에 있어서, 요소의 수 등(개수, 수치, 양, 범위 등을 포함함)으로 언급하는 경우, 특별히 명시한 경우 및 원리적으로 명백하게 특정한 수로 한정되는 경우 등을 제외하고, 그 특정한 수로 한정되는 것이 아니라, 특정한 수 이상이어도 이하여도 된다.
또한, 이하의 실시 형태에 있어서, 그 구성 요소(요소 스텝 등도 포함함)는, 특별히 명시한 경우 및 원리적으로 명백하게 필수적이라고 생각되는 경우 등을 제외하고, 반드시 필수적인 것이 아님은 물론이다. 마찬가지로, 이하의 실시 형태에 있어서, 구성 요소 등의 형상, 위치 관계 등으로 언급할 때는, 특별히 명시한 경우 및 원리적으로 명백하게 그렇지 않다고 생각되는 경우 등을 제외하고, 실질적으로 그 형상 등에 근사 또는 유사한 것 등을 포함하는 것으로 한다. 이것은, 상기 수치 및 범위에 대해서도 마찬가지이다.
이하, 대표적인 실시 형태를 도면에 기초하여 상세히 설명한다. 또한, 실시 형태를 설명하기 위한 전체 도면에 있어서, 동일한 기능을 갖는 부재에는 동일한 부호를 부여하고, 그 반복되는 설명은 생략한다. 또한, 이하의 실시 형태에서는, 특별히 필요할 때 이외에는 동일 또는 마찬가지 부분의 설명을 원칙으로서 반복하지 않는다.
또한, 실시 형태에서 사용하는 도면에 있어서는, 단면도이더라도 도면을 보기 쉽게 하기 위해서 해칭을 생략하는 경우도 있다.
(실시 형태)
<반도체 칩의 레이아웃 구성예>
본 실시 형태에 있어서의 불휘발성 메모리를 갖는 반도체 장치에 대하여 도면을 참조하면서 설명한다. 우선, 불휘발성 메모리를 포함하는 시스템이 형성된 반도체 장치(반도체 칩)의 레이아웃 구성에 대하여 설명한다.
도 1은, 실시 형태에 있어서의 반도체 칩의 레이아웃 구성예를 나타내는 도면이다. 도 1에 있어서, 반도체 칩 CHP는, CPU(Central Processing Unit)(100), RAM(Random Access Memory)(200), 아날로그 회로(300), EEPROM(Electrically Erasable Programmable Read Only Memory)(400), 플래시 메모리(500) 및 I/O(Input/Output) 회로(600)를 갖고, 반도체 장치를 구성하고 있다.
CPU(회로)(100)는, 중앙 연산 처리 장치라고도 불리고, 기억 장치로부터 명령을 판독해서 해독하고, 그에 기초하여 다양한 연산이나 제어를 행하는 것이다.
RAM(회로)(200)은, 기억 정보를 랜덤하게, 즉 수시 기억되어 있는 기억 정보를 판독하거나, 기억 정보를 새롭게 기입할 수 있는 메모리이며, 수시 기입 판독을 할 수 있는 메모리라고도 불린다. RAM으로서는, 스태틱 회로를 사용한 SRAM(Static RAM)을 사용한다.
아날로그 회로(300)는, 시간적으로 연속해서 변화하는 전압이나 전류의 신호, 즉 아날로그 신호를 취급하는 회로이며, 예를 들어 증폭 회로, 변환 회로, 변조 회로, 발진 회로 및 전원 회로 등으로 구성되어 있다.
EEPROM(400) 및 플래시 메모리(500)는, 기입 동작 및 소거 동작과도 전기적으로 재기입 가능한 불휘발성 메모리의 일종이며, 전기적 소거 가능한 프로그래머블 판독 전용 메모리라고도 불린다. 이 EEPROM(400) 및 플래시 메모리(500)의 메모리 셀은, 기억(메모리)용, 예를 들어 MONOS형 트랜지스터나 MNOS(Metal-Nitride-Oxide-Semiconductor)형 트랜지스터로 구성된다. EEPROM(400)과 플래시 메모리(500)의 상이점은, EEPROM(400)이, 예를 들어 바이트 단위로 소거할 수 있는 불휘발성 메모리인 것에 비하여, 플래시 메모리(500)가, 예를 들어 워드선 단위로 소거할 수 있는 불휘발성 메모리인 점이다. 일반적으로, 플래시 메모리(500)에는, CPU(100)에서 다양한 처리를 실행하기 위한 프로그램 등이 기억되어 있다. 이에 반하여, EEPROM(400)에는, 재기입 빈도가 높은 각종 데이터가 기억되어 있다. EEPROM(400) 또는 플래시 메모리(500)는, 복수의 불휘발성 메모리 셀이 행렬 형상으로 배치된 메모리 셀 어레이와, 그 이외의, 어드레스 버퍼, 행 디코더, 열 디코더, 베리파이 감지 증폭기 회로, 감지 증폭기 회로, 기입 회로 등을 갖는다.
I/O 회로(600)는, 입출력 회로이며, 반도체 칩 CHP 내로부터 반도체 칩 CHP의 외부에 접속된 기기로의 데이터의 출력이나, 반도체 칩 CHP의 외부에 접속된 기기로부터 반도체 칩 내로의 데이터의 입력을 행하기 위한 회로이다.
본 실시 형태의 반도체 장치는, 메모리 셀 형성 영역을 갖는다. 메모리 셀 형성 영역에는, 복수의 불휘발성 메모리 셀이 행렬 형상으로 배치된 메모리 셀 어레이가 형성되어 있다. 이하에서는, 메모리 셀 형성 영역에 대하여 도시 및 설명을 행한다.
한편, 이하에서는, 도시 및 설명은 생략하지만, 본 실시 형태의 반도체 장치는, 로직 회로 형성 영역을 갖는다. 로직 회로 형성 영역에는, CPU(100), RAM(200), 아날로그 회로(300), I/O 회로(600), 및 EEPROM(400) 또는 플래시 메모리(500)의 어드레스 버퍼, 행 디코더, 열 디코더, 베리파이 감지 증폭기 회로, 감지 증폭기 회로, 기입 회로 등이 형성되어 있다.
<반도체 장치의 구조>
다음으로, 본 실시 형태의 반도체 장치의 구조에 대하여 설명한다. 도 2는, 실시 형태의 반도체 장치의 주요부 평면도이다. 도 3 및 도 4는, 실시 형태의 반도체 장치의 주요부 사시도이다. 도 4는, 도면의 간략화를 위해서, 도 3에 도시한 사시도로부터, 게이트 절연막 GIc(도 5 참조), 제어 게이트 전극 CG, 게이트 절연막 GIm 및 메모리 게이트 전극 MG를 제거해서 투시한 상태를 나타낸다.
도 5 내지 도 8은, 실시 형태의 반도체 장치의 주요부 단면도이다. 도 5는, 도 2의 A-A선을 따른 단면도, 도 2의 B-B선을 따른 단면도, 및 도 2의 C-C선을 따른 단면도이다. 이 중, 도 2의 A-A선을 따른 단면은, 도 3의 평면 PP1에 의한 단면이며, 도 2의 B-B선을 따른 단면은, 도 3의 평면 PP2에 의한 단면이며, 도 2의 C-C선을 따른 단면은, 도 3의 평면 PP3에 의한 단면이다. 도 6은, 도 5의 D-D선을 따른 단면도이며, 도 2에 도시한 평면도 중 이점쇄선으로 둘러싸인 영역 RG1을 나타낸다. 또한, 도 5의 D-D선을 따른 단면은, 도 3의 평면 PP4에 의한 단면이다.
도 7은, 도 5에 도시한 단면도 중 이점쇄선으로 둘러싸인 영역 RG2를 확대해서 나타내고, 도 8은, 도 6에 도시한 단면도 중 이점쇄선으로 둘러싸인 영역 RG3을 확대해서 나타낸다. 또한, 도 7 및 도 8에서는, 도면의 간략화를 위해서, 도 5 및 도 6에 도시한 단면도로부터, n-형 반도체 영역 VMG, 금속 실리사이드층(13), 절연막(14) 및 층간 절연막(15)의 도시를 생략하였다.
도 5 중, 도 2의 A-A선을 따른 단면도는, 2개의 메모리 셀 MC로서의 메모리 셀 MC1 및 MC2를 나타낸다. 메모리 셀 MC1 및 MC2는, 메모리 셀 MC1과 메모리 셀 MC2 사이의 평면(후술하는 YZ 평면)을 대칭면으로 하여 서로 대칭으로 배치되어 있다. 이하에서는, 2개의 메모리 셀 MC1 및 MC2 중, 메모리 셀 MC1에 대하여 설명한다.
또한, 본 실시 형태에 있어서는, 메모리 셀 MC가, ｎ채널형의 제어 트랜지스터 CT 및 메모리 트랜지스터 MT를 갖는 경우에 대하여 설명한다. 그러나, 도전형을 반대로 하여, 메모리 셀 MC가, p채널형의 제어 트랜지스터 CT 및 메모리 트랜지스터 MT를 가질 수도 있다.
도 2 및 도 5에 도시한 바와 같이, 반도체 장치는, 반도체 기판(1)을 갖는다. 반도체 기판(1)은, 예를 들어 1 내지 10Ω㎝ 정도의 비저항을 갖는 p형의 단결정 실리콘 등으로 구성되는 반도체 웨이퍼이다. 반도체 기판(1)은, 주면(1a)과, 주면(1a)과 반대측의 주면(1b)을 갖는다.
도 2 및 도 5에 도시한 바와 같이, 반도체 기판(1)의 주면(1a) 내에서 서로 교차, 바람직하게는 직교하는 2개의 방향을 X축 방향 및 Y축 방향이라 하고, 반도체 기판(1)의 주면(1a)에 수직인 방향, 즉 상하 방향을 Z축 방향이라 한다. 또한, 도 3, 도 4, 도 6 내지 도 8에 있어서의 X축 방향, Y축 방향 및 Z축 방향의 정의에 대해서도, 도 2 및 도 5와 마찬가지이다. 또한, 본원 명세서에서는, 평면에서 볼 때라 함은, 반도체 기판(1)의 주면(1a)에 수직인 방향에서 본 경우를 의미한다.
도 2에 도시한 바와 같이, 반도체 기판(1) 위에는, 예를 들어 X축 방향으로 연장되는 복수의 핀 FA가, Y축 방향으로 등간격으로 배치되어 있다. 핀 FA는, 반도체 기판(1)의 주면(1a)으로부터 돌출된 직육면체의 돌출부(볼록부)이며, 핀 FA의 하부는, 반도체 기판(1)의 주면을 덮는 소자 분리막 STM으로 둘러싸여 있다. 핀 FA는, 반도체 기판(1)의 일부이며, 반도체 기판(1)의 활성 영역이다. 또한, 평면에서 볼 때, 이웃하는 핀 FA의 사이의 홈부의 하부는, 소자 분리막 STM으로 매립되어 있으며, 핀 FA의 하부의 Y축 방향에서의 양측은, 소자 분리막 STM으로 둘러싸여 있다. 핀 FA는, 메모리 셀 MC를 형성하기 위한 활성 영역이다.
복수의 소자 분리막 STM 위, 및 복수의 핀 FA 위에는, Y축 방향으로 연장되는 복수의 제어 게이트 전극 CG 및 복수의 메모리 게이트 전극 MG가 형성, 즉 배치되어 있다. 복수의 메모리 게이트 전극 MG는, 복수의 제어 게이트 전극 CG의 각각과 각각 인접하고 있다. 제어 게이트 전극 CG와 메모리 게이트 전극 MG의 조에 있어서, 핀 FA 중, 제어 게이트 전극 CG를 사이에 두고 메모리 게이트 전극 MG와 반대측에 위치하는 부분에는, 드레인 영역으로서의 반도체 영역 MD가 형성되어 있다. 또한, 핀 FA 중, 메모리 게이트 전극 MG를 사이에 두고 제어 게이트 전극 CG와 반대측에 위치하는 부분에는, 소스 영역으로서의 반도체 영역 MS가 형성되어 있다. 반도체 영역 MD 및 반도체 영역 MS는, n형의 반도체 영역이다. 반도체 영역 MD는, 이웃하는 2개의 제어 게이트 전극 CG 간에 형성되어 있으며, 도시를 생략하였지만, 반도체 영역 MS는, 이웃하는 2개의 메모리 게이트 전극 MG 간에 형성되어 있다. 제어 게이트 전극 CG, 메모리 게이트 전극 MG, 반도체 영역 MD, 및 반도체 영역 MS에 의해, 불휘발성 메모리로서의 메모리 셀 MC가 형성되어 있다.
즉, 본 실시 형태의 메모리 셀은, 제어 게이트 전극 CG 및 메모리 게이트 전극 MG의 각각이 핀 FA를 걸치도록 형성된 핀형의 구조를 갖는다. 이와 같은 핀형의 구조를 가짐으로써, 채널 폭을 확보하면서 Y축 방향에서의 메모리 셀 MC의 폭을 작게 하여 메모리 셀을 집적화할 수 있다.
X축 방향에 인접하는 2개의 메모리 셀 MC에 있어서, 반도체 영역 MD 또는 반도체 영역 MS는 공유되어 있다. 드레인 영역으로서의 반도체 영역 MD를 공유하는 2개의 메모리 셀 MC는, X축 방향에 있어서, 그 반도체 영역 MD를 사이에 두고 서로 경면 대칭, 즉 그 반도체 영역 MD를 통과하는 YZ 평면을 대칭면으로서 서로 면 대칭으로 배치되어 있다. 또한, 도시를 생략하였지만, 소스 영역으로서의 반도체 영역 MS를 공유하는 2개의 메모리 셀 MC는, X축 방향에 있어서, 그 반도체 영역 MS를 사이에 두고 서로 경면 대칭, 즉 그 반도체 영역 MS를 통과하는 YZ 평면을 대칭면으로서 서로 면 대칭으로 배치되어 있다. 여기서, YZ 평면은, X축 방향에 수직인 평면이다.
예를 들어 X축 방향으로 연장되는 핀 FA에는, X축 방향을 따라서 복수의 메모리 셀 MC가 형성되어 있고, X축 방향으로 배열된 복수의 메모리 셀 MC의 소스 영역으로서의 반도체 영역 MD는, 콘택트 홀 CNT 내에 형성된 콘택트 전극으로서의 플러그 PG를 개재하여, X축 방향으로 연장되는 금속 배선 MW1에 접속되어 있다. 또한, Y축 방향으로 배열된 복수의 메모리 셀 MC의 소스 영역으로서의 반도체 영역 MS는, 콘택트 홀 CNT 내에 형성된 플러그 PG를 개재하여, Y축 방향으로 연장되는 금속 배선 MW2에 접속되어 있다. 금속 배선 MW1 및 MW2 중, 한쪽은 예를 들어 소스선이며, 다른 쪽은 예를 들어 비트선이다. 또한, 금속 배선 MW1에는, 금속 배선 MW2와는 상이한 층의 금속 배선을 사용해도 된다.
다음으로, 도 5 내지 도 8을 참조하여, 핀 FA에 형성된 메모리 셀 MC의 구조에 대하여 설명한다. 또한, 이하에서는, X축 방향에 인접하는 2개의 메모리 셀 MC인 메모리 셀 MC1 및 MC2 중, 메모리 셀 MC2에 대하여 X축 방향에서의 정측에 배치된 메모리 셀 MC1에 대하여 설명한다.
전술한 바와 같이, 핀 FA는, 반도체 기판(1)의 일부분으로서, 반도체 기판(1)의 주면(1a)으로부터 돌출되어 있다. 핀 FA의 하부의 Y축 방향에서의 양측은, 반도체 기판(1)의 주면(1a) 위에 형성된 소자 분리막 STM으로 둘러싸여 있다. 즉, 핀 FA 간은, 소자 분리막 STM으로 분리되어 있다. 핀 FA의 내부에는, p형의 반도체 영역인 p형 웰 PW가 형성되어 있다. 바꾸어 말하면, 핀 FA는, p형 웰 PW 내에 형성되어 있다.
도 5 내지 도 8에 도시한 바와 같이, 본 실시 형태에서는, 핀 FA 중, 1개의 메모리 셀 MC가 형성되는 부분은, 영역 FA1과, 영역 FA2와, 영역 FA3을 포함한다. 핀 FA 중 메모리 셀 MC1이 형성되는 부분에서는, 영역 FA2는, 평면에서 볼 때, 영역 FA1에 대하여 X축 방향에서의 정측에 배치되고, 또한 영역 FA1과 인접한다. 또한, 핀 FA 중 메모리 셀 MC1이 형성되는 부분에서는, 영역 FA3은, 평면에서 볼 때, 영역 FA1에 대하여 X축 방향에서의 부측, 즉 X축 방향에서의 정측과 반대측에 배치되고, 또한 영역 FA1과 인접한다.
또한, 본원 명세서에 있어서, 「X축 방향에서의 정측」이란, 도면 중의 X축 방향을 나타내는 화살표가 연장되는 측을 나타내고, 「X축 방향에서의 부측」이란 상기 「정측」과는 반대측을 나타낸다. 또한, Y축 방향에서의 정측 및 부측도 마찬가지이다.
바람직하게는, 영역 FA1과 영역 FA2의 사이에, 영역 FA21이 배치되어 있어도 된다. 또는, 영역 FA2는, 영역 FA1과 인접하고 있어도 된다. 또한, 바람직하게는, 영역 FA1과 영역 FA3의 사이에, 영역 FA31이 배치되어 있어도 된다. 또는, 영역 FA3은, 영역 FA1과 인접하고 있어도 된다.
도 7 및 도 8에 도시한 바와 같이, 영역 FA1의 상면을 상면 TS1이라고 칭하고, 영역 FA1의 Y축 방향에서의 정측의 측면을 측면 SS1이라고 칭하며, 영역 FA1의 Y축 방향에서의 부측, 즉 Y축 방향에서의 정측과 반대측의 측면을 측면 SS2라고 칭한다. 영역 FA2의 상면을 상면 TS2라고 칭하고, 영역 FA2의 Y축 방향에서의 정측의 측면을 측면 SS3이라고 칭하며, 영역 FA2의 Y축 방향에서의 부측의 측면을 측면 SS4라고 칭한다. 영역 FA3의 상면을 상면 TS3이라고 칭하고, 영역 FA3의 Y축 방향에서의 정측의 측면을 측면 SS5라고 칭하며, 영역 FA3의 Y축 방향에서의 부측의 측면을 측면 SS6이라고 칭한다.
핀 FA의 영역 FA1 위에는, 게이트 절연막 GIc를 개재하여 제어 게이트 전극 CG가 형성되어 있고, 핀 FA의 영역 FA2 위에는, 게이트 절연막 GIm을 개재하여 메모리 게이트 전극 MG가 형성되어 있다. 제어 게이트 전극 CG와 메모리 게이트 전극 MG의 사이에는, 게이트 절연막 GIm이 개재되어 있으며, 제어 게이트 전극 CG와 메모리 게이트 전극 MG는, 게이트 절연막 GIm에 의해 전기적으로 분리되어 있다. 또한, 제어 게이트 전극 CG와 메모리 게이트 전극 MG 간에, 게이트 절연막 GIm 이외의 절연막을 개재시켜서 전기적으로 분리하여도 된다.
구체적으로는, 제어 게이트 전극 CG는, 영역 FA1의 상면 TS1 위, 영역 FA1의 측면 SS1 위, 및 영역 FA1의 측면 SS2 위에 형성되어 있다. 바꿔 말하면, 제어 게이트 전극 CG는, 영역 FA1의 상면 TS1, 영역 FA1의 측면 SS1, 및 영역 FA1의 측면 SS2를 덮도록 형성되어 있다. 게이트 절연막 GIc는, 제어 게이트 전극 CG와 영역 FA1의 상면 TS1의 사이, 제어 게이트 전극 CG와 영역 FA1의 측면 SS1의 사이, 제어 게이트 전극 CG와 영역 FA1의 측면 SS2의 사이에 형성되어 있다.
메모리 게이트 전극 MG, 및 메모리 게이트 전극 MG의 측면 위의 사이드 월 스페이서 SW는, 영역 FA2의 상면 TS2 위, 영역 FA2의 측면 SS3 위, 및 영역 FA2의 측면 SS4 위에 형성되어 있다. 바꿔 말하면, 메모리 게이트 전극 MG, 및 메모리 게이트 전극 MG의 측면 위의 사이드 월 스페이서 SW는, 영역 FA2의 상면 TS2, 영역 FA2의 측면 SS3, 및 영역 FA2의 측면 SS4를 덮도록 형성되어 있다. 게이트 절연막 GIm은, 메모리 게이트 전극 MG와 제어 게이트 전극 CG의 사이, 메모리 게이트 전극 MG와 영역 FA2의 상면 TS2의 사이, 메모리 게이트 전극 MG와 영역 FA2의 측면 SS3의 사이, 및 메모리 게이트 전극 MG와 영역 FA2의 측면 SS4 사이에, 형성되어 있다. n-형 반도체 영역(11a) 및 n+형 반도체 영역(12a)은, 영역 FA2 내에 형성되어 있다.
제어 게이트 전극 CG의 측면 위의 사이드 월 스페이서 SW는, 영역 FA3의 상면 TS3 위, 영역 FA3의 측면 SS5 위, 및 영역 FA3의 측면 SS6 위에 형성되어 있다. 바꿔 말하면, 제어 게이트 전극 CG의 측면 위의 사이드 월 스페이서 SW는, 영역 FA3의 상면 TS3, 영역 FA3의 측면 SS5, 및 영역 FA3의 측면 SS6을 덮도록 형성되어 있다. n-형 반도체 영역(11b) 및 n+형 반도체 영역(12b)은 영역 FA3 내에 형성되어 있다.
또한, 본원 명세서에 있어서, 제어 게이트 전극 CG의 측면 위에 형성되어 있다고 함은, 제어 게이트 전극 CG의 당해 측면을 덮도록 형성되어 있는 것을 의미하고, 메모리 게이트 전극 MG의 측면 위에 형성되어 있다고 함은, 메모리 게이트 전극 MG의 당해 측면을 덮도록 형성되어 있음을 의미한다.
게이트 절연막 GIc는, 절연막(3)을 포함한다. 절연막(3)은, 산화실리콘막, 질화실리콘막 혹은 산질화실리콘막, 또는 질화실리콘막보다도 높은 비유전율을 갖는 고유전율막, 즉 소위 High-k막으로 구성된다. 또한, 본 출원에 있어서, High-k막 또는 고유전율막이라고 할 때는, 질화실리콘보다도 유전율(비유전율)이 높은 막을 의미한다. 절연막(3)으로서는, 예를 들어 산화하프늄막, 산화지르코늄막, 산화알루미늄막, 산화탄탈막 또는 산화란탄막 등의 금속 산화물막을 사용할 수 있다.
게이트 절연막 GIm은, 절연막(6)을 포함한다. 절연막(6)은, 예를 들어 절연막(6a)과, 절연막(6a) 위의 전하 축적부로서의 절연막(6b)과, 절연막(6b) 위의 절연막(6c)을 포함하는 적층막이다.
또한, 메모리 게이트 전극 MG와 핀 FA의 영역 FA2 사이의 게이트 절연막 GIm은, 전술한 바와 같이, 메모리 트랜지스터 MT의 게이트 절연막으로서 기능한다. 한편, 메모리 게이트 전극 MG와 제어 게이트 전극 CG 사이의 게이트 절연막 GIm은, 메모리 게이트 전극 MG와 제어 게이트 전극 CG의 사이를 절연, 즉 전기적으로 분리하기 위한 절연막으로서 기능한다.
절연막(6b)은, 전하를 축적하기 위한 절연막이며, 전하 축적부로서 기능한다. 즉, 절연막(6b)은, 절연막(6) 중에 형성된 트랩성 절연막이다. 이로 인해, 절연막(6)은, 그 내부에 전하 축적부를 갖는 절연막이라 간주할 수 있다.
절연막(6b)의 상하에 위치하는 절연막(6c) 및 절연막(6a)은, 전하를 가두는 전하 블록층으로서 기능할 수 있다. 절연막(6b)을 절연막(6c) 및 절연막(6a)의 사이에 끼운 구조로 함으로써, 절연막(6b)으로의 전하의 축적이 가능하게 된다.
절연막(6a)으로서, 예를 들어 핀 FA의 영역 FA2의 표면을 열 산화함으로써 형성된 산화실리콘막을 사용할 수 있다. 절연막(6a)의 막 두께를, 예를 들어 4㎚ 정도로 할 수 있다. 절연막(6b)으로서, 예를 들어 질화실리콘막 또는 규산 하프늄막을 사용할 수 있다. 절연막(6b)의 막 두께를, 예를 들어 7㎚ 정도로 할 수 있다. 절연막(6c)으로서, 예를 들어 산화실리콘막, 산질화실리콘막 또는 산화알루미늄막을 사용할 수 있다. 절연막(6c)의 막 두께를, 예를 들어 9㎚ 정도로 할 수 있다.
산화실리콘막을 포함하는 절연막(6a), 질화실리콘막을 포함하는 절연막(6b), 및 산화실리콘막을 포함하는 절연막(6c)은, ONO(Oxide-Nitride-Oxide)막이라 간주할 수도 있다.
제어 게이트 전극 CG는, 도전막(4)을 포함한다. 도전막(4)은, 실리콘으로 구성되고, 예를 들어 n형의 불순물을 도입한 다결정 실리콘막인 n형 폴리실리콘막 등으로 구성된다. 구체적으로는, 제어 게이트 전극 CG는, 패터닝된 도전막(4)을 포함한다.
메모리 게이트 전극 MG는, 도전막(7)을 포함한다. 도전막(7)은, 실리콘으로 구성되고, 예를 들어 n형의 불순물을 도입한 다결정 실리콘막인 n형 폴리실리콘막 등으로 구성된다. 메모리 게이트 전극 MG는, 핀 FA 위에 제어 게이트 전극 CG를 덮도록 형성된 도전막(7)을 이방성 에칭, 즉 에치 백하고, 제어 게이트 전극 CG의 측벽 위에 절연막(6)을 개재하여 도전막(7)을 남김으로써 형성되어 있다. 이로 인해, 메모리 게이트 전극 MG는, 제어 게이트 전극 CG의 측벽 위에 절연막(6)을 개재하여 사이드 월 스페이서 형상으로 형성되어 있다.
캡 절연막 CP1은, 예를 들어 질화실리콘막 등, 실리콘과 질소를 함유하는 절연막(5)을 포함한다. 캡 절연막 CP1은, 제어 게이트 전극 CG를 보호하는 보호막이며, 도전막(4)을 패터닝하여 제어 게이트 전극 CG를 형성할 때의 하드마스크막이다. 또는, 캡 절연막 CP1은, 도전막(7)을 에치 백해서 메모리 게이트 전극 MG를 형성할 때 메모리 게이트 전극 MG의 각각의 상면 높이를 각각 조정하기 위한 캡막이다. 또한, 캡 절연막 CP1과 제어 게이트 전극 CG의 사이에, 예를 들어 산화실리콘막 등, 실리콘과 산소를 함유하는 캡 절연막이 형성되어 있어도 된다.
반도체 영역 MS는, 소스 영역 또는 드레인 영역의 한쪽으로서 기능하는 반도체 영역이며, 반도체 영역 MD는, 소스 영역 또는 드레인 영역의 다른 쪽으로서 기능하는 반도체 영역이다. 여기에서는, 반도체 영역 MS는, 예를 들어 소스 영역으로서 기능하는 반도체 영역이며, 반도체 영역 MD는, 예를 들어 드레인 영역으로서 기능하는 반도체 영역이다. 반도체 영역 MS 및 MD의 각각은, n형의 불순물이 도입된 반도체 영역으로 구성되고, 각각 LDD(Lightly doped drain) 구조를 구비하고 있다.
소스용 반도체 영역 MS는, n-형 반도체 영역(11a)과, n-형 반도체 영역(11a)보다도 높은 불순물 농도를 갖는 n+형 반도체 영역(12a)을 갖는다. 또한, 드레인용 반도체 영역 MD는, n-형 반도체 영역(11b)과, n-형 반도체 영역(11b)보다도 높은 불순물 농도를 갖는 n+형 반도체 영역(12b)을 갖는다.
메모리 게이트 전극 MG 및 제어 게이트 전극 CG의 서로 인접하지 않는 측의 측벽 위에는, 산화실리콘막, 질화실리콘막 또는 그들의 적층막 등의 절연막으로 구성되는 사이드 월 스페이서 SW가 형성되어 있다. 제어 게이트 전극 CG를 사이에 두고 메모리 게이트 전극 MG와 반대측에서 제어 게이트 전극 CG와 이웃하는 부분에, 사이드 월 스페이서 SW가 형성되어 있다. 그리고, 메모리 게이트 전극 MG를 사이에 두고 제어 게이트 전극 CG와 반대측에서 메모리 게이트 전극 MG와 이웃하는 부분에, 사이드 월 스페이서 SW가 형성되어 있다.
또한, 도 5 내지 도 8에 도시한 바와 같이, 제어 게이트 전극 CG와 사이드 월 스페이서 SW의 사이, 및 메모리 게이트 전극 MG와 사이드 월 스페이서 SW의 사이에는, 예를 들어 산화실리콘으로 구성되는 절연막 SIF가 개재되어 있어도 된다.
n-형 반도체 영역(11a)은, 메모리 게이트 전극 MG의 측면에 대하여 자기 정합적으로 형성되고, n+형 반도체 영역(12a)은, 메모리 게이트 전극 MG의 측면 위의 사이드 월 스페이서 SW의 측면에 대하여 자기 정합적으로 형성되어 있다. 이로 인해, 저농도의 n-형 반도체 영역(11a)은, 영역 FA2 중, 메모리 게이트 전극 MG의 측면을 덮는 사이드 월 스페이서 SW와 대향하는 부분에 형성되고, 고농도의 n+형 반도체 영역(12a)은, 저농도의 n-형 반도체 영역(11a)에 대하여 제어 게이트 전극 CG측과 반대측에 형성되어 있다. 그리고, 고농도의 n+형 반도체 영역(12a)은, 저농도의 n-형 반도체 영역(11a)에 접촉하도록 형성되어 있다.
n-형 반도체 영역(11b)은, 제어 게이트 전극 CG의 측면에 대하여 자기 정합적으로 형성되고, n+형 반도체 영역(12b)은, 제어 게이트 전극 CG의 측면 위의 사이드 월 스페이서 SW의 측면에 대하여 자기 정합적으로 형성되어 있다. 이로 인해, 저농도의 n-형 반도체 영역(11b)은 영역 FA3 중, 제어 게이트 전극 CG의 측면을 덮는 사이드 월 스페이서 SW와 대향하는 부분에 형성되고, 고농도의 n+형 반도체 영역(12b)은, 저농도의 n-형 반도체 영역(11b)에 대하여 메모리 게이트 전극 MG측과 반대측에 형성되어 있다. 그리고, 고농도의 n+형 반도체 영역(12b)은, 저농도의 n-형 반도체 영역(11b)에 접촉하도록 형성되어 있다. 또한, 전술한 바와 같이, 이웃하는 2개의 메모리 셀 MC는, 고농도의 n+형 반도체 영역(12b)을 공유한다.
또한, 영역 FA2 중 소자 분리막 STM으로부터 노출된 부분에 대해서는, 어느 쪽의 높이 위치에 있어서도, n-형 반도체 영역(11a) 및 n+형 반도체 영역(12a)은, 영역 FA2의 측면 SS3으로부터 영역 FA2의 측면 SS4까지, 영역 FA2 내에 연속적으로 형성되어 있다. 또한, 영역 FA3 중 소자 분리막 STM으로부터 노출된 부분에 대해서는, 어느 쪽의 높이 위치에 있어서도, n-형 반도체 영역(11b) 및 n+형 반도체 영역(12b)은 영역 FA3의 측면 SS5로부터 영역 FA3의 측면 SS6까지, 영역 FA3 내에 연속적으로 형성되어 있다.
핀 FA 중, 게이트 절연막 GIc를 개재하여 제어 게이트 전극 CG와 대향하는 부분에는, 제어 트랜지스터 CT의 채널 영역이 형성된다.
핀 FA 중, 게이트 절연막 GIm을 개재하여 메모리 게이트 전극 MG와 대향하는 부분에는, n-형 반도체 영역 VMG가 형성되어 있다. n-형 반도체 영역 VMG는, 메모리 트랜지스터 MT의 임계값 전압 Vth를 조정하기 위한 것이고, n-형 반도체 영역(11a)에 접촉하도록 형성되어 있다. 또한, n-형 반도체 영역 VMG에 있어서의 n형 불순물의 농도는, n-형 반도체 영역(11a)에 있어서의 n형 불순물의 농도보다도 낮다.
n+형 반도체 영역(12a 및 12b)의 각각의 위, 즉 n+형 반도체 영역(12a 및 12b)의 각각의 표면에는, 살리사이드(Salicide: Self Aligned Silicide) 기술 등에 의해, 금속 실리사이드층(13)이 형성되어 있다. 금속 실리사이드층(13)은, 예를 들어 코발트 실리사이드층, 니켈 실리사이드층, 또는, 플라티나 첨가 니켈 실리사이드층 등으로 구성된다. 금속 실리사이드층(13)에 의해, 확산 저항이나 콘택트 저항을 저저항화할 수 있다. 또한, 금속 실리사이드층(13)은, 메모리 게이트 전극 MG의 위에 형성되어 있어도 된다.
소자 분리막 STM 위, 및 핀 FA 위에는, 제어 게이트 전극 CG, 캡 절연막 CP1, 메모리 게이트 전극 MG 및 각 사이드 월 스페이서 SW를 덮도록, 절연막(14)이 형성되어 있다. 절연막(14)은, 예를 들어 질화실리콘막 등으로 구성된다.
절연막(14) 위에는, 층간 절연막(15)이 형성되어 있다. 층간 절연막(15)은, 산화실리콘막의 단체막, 혹은 질화실리콘막과 산화실리콘막의 적층막 등으로 구성된다. 층간 절연막(15)의 상면은 평탄화되어 있다.
층간 절연막(15) 및 절연막(14)에는 콘택트 홀 CNT가 형성되어 있으며, 콘택트 홀 CNT 내에, 도전체부로서 도전성의 플러그 PG가 매립되어 있다.
플러그 PG는, 콘택트 홀 CNT의 저부, 및 측벽 위, 즉 측면 위에 형성된 얇은 배리어 도체막과, 이 배리어 도체막 위에 콘택트 홀 CNT를 매립하도록 형성된 주 도체막에 의해 형성되어 있다. 도 5에서는, 도면의 간략화를 위해서, 플러그 PG를 구성하는 배리어 도체막 및 주 도체막을 일체화해서 나타내고 있다. 또한, 플러그 PG를 구성하는 배리어 도체막은, 예를 들어 티타늄(Ti)막, 질화티타늄(TiN)막, 또는 그들의 적층막으로 할 수 있으며, 플러그 PG를 구성하는 주 도체막은, 텅스텐(W)막으로 할 수 있다.
콘택트 홀 CNT 및 그것에 매립된 플러그 PG는, n+형 반도체 영역(12a 및 12b) 등의 위에 형성되어 있다. 콘택트 홀 CNT의 저부에서는, 예를 들어 n+형 반도체 영역(12a 및 12b)의 각각의 표면 위의 금속 실리사이드층(13)의 일부가 노출된다. 그리고, 그 노출부에 플러그 PG가 접속된다. 또한, 도시를 생략하였지만, 콘택트 홀 CNT 및 그것에 매립된 플러그 PG는, 제어 게이트 전극 CG 및 메모리 게이트 전극 MG의 각각의 위에 형성되어 있어도 된다.
플러그 PG가 매립된 층간 절연막(15) 위에는, 절연막(16)이 형성되고, 절연막(16)에는, 절연막(16)을 관통해서 플러그 PG에 도달하는 배선 홈이 형성되고, 배선 홈에는, 예를 들어 구리(Cu)를 주 도전 재료로 하는 매립 배선으로서의 다마신 배선으로 구성되는, 제1층째의 배선으로서의 금속 배선 MW1 및 MW2가 형성되어 있다. 또한, 제1층째의 배선의 위에는, 다마신 배선으로 구성되는 상층의 배선도 형성되어 있지만, 여기서는 그 도시 및 설명은 생략한다. 또한, 제1층째의 배선 및 그보다도 상층의 배선은, 다마신 배선으로 한정되지 않고, 배선용 도전막을 패터닝하여 형성할 수도 있으며, 예를 들어 텅스텐(W) 배선 또는 알루미늄(Al) 배선 등으로 할 수도 있다.
도 7 및 도 8에 도시한 바와 같이, 영역 FA2의 상면 TS2는, 영역 FA1의 상면 TS1보다도 낮다. 즉, 영역 FA2의 상면 TS2는, 주면(1a)에 수직인 방향인 Z축 방향에 있어서, 영역 FA1의 상면 TS1에 대하여 주면(1b)(도 5 참조)측에 배치되어 있다. 또한, 영역 FA2의 측면 SS3은, Y축 방향에 있어서, 영역 FA1의 측면 SS1에 대하여 Y축 방향에서의 부측에 배치되어 있다.
이에 의해, 게이트 절연막 GIm 중, 메모리 게이트 전극 MG와 영역 FA2의 상면 TS2의 사이, 및 메모리 게이트 전극 MG와 영역 FA2의 측면 SS3의 사이에 형성된 부분에 있어서, 데이터를 기입할 때 주입된 전자의 분포와, 데이터를 소거할 때 주입된 정공의 분포가, 서로 가까워진다. 또한, 데이터를 기입할 때 주입된 전자의 분포와, 데이터를 소거할 때 주입된 정공의 분포에 대해서는, 도 7 및 도 8을 이용하여, 후술한다.
바람직하게는, Z축 방향에서의, 영역 FA2의 상면 TS2와 영역 FA1의 상면 TS1 사이의 거리 DS1(도 7 참조)은, Y축 방향에서의, 영역 FA2의 측면 SS3과 영역 FA1의 측면 SS1 사이의 거리 DS2(도 8 참조)보다도 길다.
핀형의 구조를 갖는 메모리 셀에 있어서, 채널 폭을 확보하면서 Y축 방향에서의 메모리 셀 MC의 폭을 작게 하여 메모리 셀을 집적화한다는 효과를 증가시키기 위해서, 바람직하게는, Y축 방향에서의 영역 FA2의 폭은, Z축 방향에서의 영역 FA2의 높이에 비하여 작다. 그로 인해, 영역 FA2와 메모리 게이트 전극 MG 사이의 전계는, 영역 FA2의 상부에 집중한다. 따라서, 상면 TS2를 상면 TS1보다도 낮게 할 때의 파임 깊이(거리 DS1)를 측면 SS3을 측면 SS1에 대하여 후퇴시키는 후퇴폭(거리 DS2)보다도 크게 함으로써, 데이터를 기입할 때 주입된 전자의 분포와, 데이터를 소거할 때 주입된 정공의 분포를 근접시키는 효과를, 증가시킬 수 있다.
또한, 영역 FA2의 측면 SS4는, Y축 방향에 있어서, 영역 FA1의 측면 SS2에 대하여 Y축 방향에서의 정측에 배치되어 있어도 된다. 이때, 영역 FA2의 Y축 방향에서의 폭 WD2(도 8 참조)는, 영역 FA1의 Y축 방향에서의 폭 WD1(도 8 참조)보다도 좁다.
이에 의해, 게이트 절연막 GIm 중, 또한 메모리 게이트 전극 MG와 영역 FA2의 측면 SS4의 사이에 형성된 부분에 있어서도, 데이터를 기입할 때 주입된 전자의 분포와, 데이터를 소거할 때 주입된 정공의 분포가, 서로 가까워진다.
이때, 바람직하게는, Z축 방향에서의, 영역 FA2의 상면 TS2와 영역 FA1의 상면 TS1 사이의 거리 DS1은, Y축 방향에서의, 영역 FA2의 측면 SS4와 영역 FA1의 측면 SS2 사이의 거리 DS3(도 8 참조)보다도 길다. 즉, 거리 DS1은, 거리 DS2 및 거리 DS3 중 어느 것보다도 길다.
전술한 바와 같이, 영역 FA2와 메모리 게이트 전극 MG 사이의 전계는, 영역 FA2의 상부에 집중한다. 따라서, 상면 TS2를 상면 TS1보다도 낮게 할 때의 파임 깊이(거리 DS1)를 측면 SS4를 측면 SS2에 대하여 후퇴시키는 후퇴폭(거리 DS3)보다도 크게 함으로써, 데이터를 기입할 때 주입된 전자의 분포와, 데이터를 소거할 때 주입된 정공의 분포를 근접시키는 효과를, 증가시킬 수 있다.
영역 FA1과 영역 FA2의 사이에, 영역 FA21이 배치되어 있는 경우를 생각한다. 이와 같은 경우, 바람직하게는, 영역 FA21은, 영역 FA1의 상면 TS1과 영역 FA2의 상면 TS2를 접속하는 접속면 TS21과, 영역 FA1의 측면 SS1과 영역 FA2의 측면 SS3을 접속하는 접속면 SS31과, 영역 FA1의 측면 SS2와 영역 FA2의 측면 SS4를 접속하는 접속면 SS41을 갖는다. 게이트 절연막 GIm은, 메모리 게이트 전극 MG와 접속면 TS21의 사이, 메모리 게이트 전극 MG와 접속면 SS31의 사이, 및 메모리 게이트 전극 MG와 접속면 SS41의 사이에도 형성되어 있다. 즉, 게이트 절연막 GIm은, 접속면 TS21 위, 접속면 SS31 위, 접속면 SS41 위, 상면 TS2 위, 측면 SS3 위 및 측면 SS4 위에 형성되어 있다. 바꿔 말하면, 게이트 절연막 GIm은, 접속면 TS21, 접속면 SS31, 접속면 SS41, 상면 TS2, 측면 SS3 및 측면 SS4를 덮도록 형성되어 있다.
접속면 TS21의 단부 ET21은, 영역 FA2의 상면 TS2와 접속되고, 접속면 TS21의 단부 ET21과 반대측의 단부 ET22는, 영역 FA1의 상면 TS1과 접속되어 있어도 된다. 접속면 TS21의 단부 ET21은, 접속면 TS21의 단부 ET22에 대하여, X축 방향에서의 정측에 배치되고, 또한 접속면 TS21의 단부 ET22보다도 하방, 즉, Z축 방향에 있어서, 단부 ET22에 대하여 주면(1b)(도 5 참조)측에 배치되어 있어도 된다. 바꿔 말하면, 접속면 TS21은, 단부 ET21이, 단부 ET22에 대하여 X축 방향에서의 정측에 위치하고, 또한 Z축 방향에 있어서, 단부 ET22보다도 하방에 위치하도록, 상면 TS2 및 YZ 평면 중 어느 쪽에 대해서도 경사져 있어도 된다.
접속면 SS31의 단부 ES31은, 영역 FA2의 측면 SS3과 접속되고, 접속면 SS31의 단부 ES31과 반대측의 단부 ES32는, 영역 FA1의 측면 SS1과 접속되어 있어도 된다. 접속면 SS31의 단부 ES31은, 접속면 SS31의 단부 ES32에 대하여 X축 방향에서의 정측에 배치되고, 또한 단부 ES32에 대하여 Y축 방향에서의 부측에 배치되어 있어도 된다. 바꿔 말하면, 접속면 SS31은, 단부 ES31이, 단부 ES32에 대하여 X축 방향에서의 정측에 위치하고, 또한 단부 ES32에 대하여 Y축 방향에서의 부측에 위치하도록, 측면 SS3 및 YZ 평면 중 어느 쪽에 대해서도 경사져 있어도 된다.
접속면 SS41의 단부 ES41은, 영역 FA2의 측면 SS4와 접속되고, 접속면 SS41의 단부 ES41과 반대측의 단부 ES42는, 영역 FA1의 측면 SS2와 접속되어 있어도 된다. 접속면 SS41의 단부 ES41은, 접속면 SS41의 단부 ES42에 대하여 X축 방향에서의 정측에 배치되고, 또한 단부 ES42에 대하여 Y축 방향에서의 정측에 배치되어 있어도 된다. 바꿔 말하면, 접속면 SS41은, 단부 ES41이, 단부 ES42에 대하여 X축 방향에서의 정측에 위치하고, 또한 단부 ES42에 대하여 Y축 방향에서의 정측에 위치하도록, 측면 SS4 및 YZ 평면 중 어느 쪽에 대해서도 경사져 있어도 된다.
이에 의해, 게이트 절연막 GIm 중, 메모리 게이트 전극 MG와 상면 TS2의 사이, 및 메모리 게이트 전극 MG와 측면 SS3 사이의 부분에 있어서, 데이터를 기입할 때 주입된 전자의 분포와, 데이터를 소거할 때 주입된 정공의 분포가, 서로 더 가까워지거나, 또는, 서로 동일해진다. 또한, 게이트 절연막 GIm 중, 메모리 게이트 전극 MG와 측면 SS4 사이의 부분에 있어서, 데이터를 기입할 때 주입된 전자의 분포와, 데이터를 소거할 때 주입된 정공의 분포가, 서로 더 가까워지거나, 또는, 서로 동일해진다.
한편, 도 7 및 도 8에 도시한 바와 같이, 영역 FA3의 상면 TS3은, 영역 FA1의 상면 TS1보다도 낮다. 즉, 영역 FA3의 상면 TS3은, Z축 방향에 있어서, 영역 FA1의 상면 TS1에 대하여 주면(1b)측에 배치되어 있다. 또한, 영역 FA3의 측면 SS5는, Y축 방향에 있어서, 영역 FA1의 측면 SS1에 대하여 Y축 방향에서의 부측에 배치되어 있다.
바람직하게는, 영역 FA3의 상면 TS3은, 영역 FA2의 상면 TS2보다도 높다. 즉, 영역 FA2의 상면 TS2는, Z축 방향에 있어서, 영역 FA3의 상면 TS3에 대하여 주면(1b)(도 5 참조)측에 배치되어 있다. 또한, 영역 FA3의 측면 SS5는, Y축 방향에 있어서, 영역 FA2의 측면 SS3에 대하여 Y축 방향에서의 정측에 배치되어 있다.
이에 의해, 영역 FA3의 상면 TS3을, 영역 FA1의 상면 TS1과 거의 동일한 정도의 높이로 배치할 수 있고, Y축 방향에 있어서, 영역 FA3의 측면 SS5를, 영역 FA1의 측면 SS1과 거의 동일한 정도의 위치에 배치할 수 있다. 그로 인해, 상면 TS3을 상면 TS1과 동등한 높이에 배치하고, Y축 방향에 있어서 측면 SS5를 측면 SS1과 동등한 위치에 배치하는 경우에 비해, n-형 반도체 영역(11b) 및 n+형 반도체 영역(12b)의 분포가 거의 변화되지 않으므로, 제어 트랜지스터 CT에 흐르는 온 전류가 저하되는 것을 방지 또는 억제할 수 있다.
또한, 영역 FA3의 측면 SS6은, Y축 방향에 있어서, 영역 FA1의 측면 SS2에 대하여 Y축 방향에서의 정측에 배치되어 있어도 된다. 이때, 영역 FA3의 Y축 방향에서의 폭 WD3(도 8 참조)은, 영역 FA1의 Y축 방향에서의 폭 WD1(도 8 참조)보다도 좁다.
또한, 바람직하게는, 영역 FA3의 측면 SS6은, Y축 방향에 있어서, 영역 FA2의 측면 SS4에 대하여 Y축 방향에서의 부측에 배치되어 있어도 된다. 이때, 영역 FA3의 Y축 방향에서의 폭 WD3(도 8 참조)은, 영역 FA2의 Y축 방향에서의 폭 WD2(도 8 참조)보다도 넓다.
이에 의해, Y축 방향에 있어서, 영역 FA3의 측면 SS6을, 영역 FA1의 측면 SS2와 거의 동일한 정도의 위치에 배치할 수 있다. 그로 인해, Y축 방향에 있어서, 영역 FA3의 측면 SS6을, 영역 FA1의 측면 SS2와 동등한 위치에 배치하는 경우에 비하여, n-형 반도체 영역(11b) 및 n+형 반도체 영역(12b)의 분포가 거의 변화되지 않으므로, 제어 트랜지스터 CT에 흐르는 온 전류가 저하되는 것을 방지 또는 억제할 수 있다.
영역 FA1과 영역 FA3의 사이에, 영역 FA31이 배치되어 있는 경우를 생각한다. 이와 같은 경우, 바람직하게는, 영역 FA31은, 영역 FA1의 상면 TS1과 영역 FA3의 상면 TS3을 접속하는 접속면 TS31과, 영역 FA1의 측면 SS1과 영역 FA3의 측면 SS5를 접속하는 접속면 SS51과, 영역 FA1의 측면 SS2와 영역 FA3의 측면 SS6을 접속하는 접속면 SS61을 갖는다. 제어 게이트 전극 CG의 측면 위의 사이드 월 스페이서 SW는, 접속면 TS31 위, 접속면 SS51 위, 접속면 SS61 위, 상면 TS3 위, 측면 SS5 위 및 측면 SS6 위에 형성되어 있다. 바꿔 말하면, 제어 게이트 전극 CG의 측면 위의 사이드 월 스페이서 SW는, 접속면 TS31, 접속면 SS51, 접속면 SS61, 상면 TS3, 측면 SS5 및 측면 SS6을 덮도록 형성되어 있다.
접속면 TS31의 단부 ET31은, 영역 FA3의 상면 TS3과 접속되고, 접속면 TS31의 단부 ET31과 반대측의 단부 ET32는, 영역 FA1의 상면 TS1과 접속되어 있어도 된다. 접속면 TS31의 단부 ET31은, 접속면 TS31의 단부 ET32에 대하여, X축 방향에서의 부측에 배치되고, 또한 접속면 TS31의 단부 ET32보다도 하방, 즉, Z축 방향에 있어서, 단부 ET32에 대하여 주면(1b)(도 5 참조)측에 배치되어 있다. 바꿔 말하면, 접속면 TS31은, 단부 ET31이, 단부 ET32에 대하여 X축 방향에서의 부측에 위치하고, 또한 Z축 방향에 있어서, 단부 ET32보다도 하방에 위치하도록, 상면 TS3 및 YZ 평면 중 어느 쪽에 대해서도 경사져 있어도 된다.
접속면 SS51의 단부 ES51은, 영역 FA3의 측면 SS5와 접속되고, 접속면 SS51의 단부 ES51과 반대측의 단부 ES52는, 영역 FA1의 측면 SS1과 접속되어 있어도 된다. 접속면 SS51의 단부 ES51은, 접속면 SS51의 단부 ES52에 대하여 X축 방향에서의 부측에 배치되고, 또한 단부 ES52에 대하여 Y축 방향에서의 부측에 배치되어 있어도 된다. 바꿔 말하면, 접속면 SS51은, 단부 ES51이, 단부 ES52에 대하여 X축 방향에서의 부측에 위치하고, 또한 단부 ES52에 대하여 Y축 방향에서의 부측에 위치하도록, 측면 SS5 및 YZ 평면 중 어느 쪽에 대해서도 경사져 있어도 된다.
접속면 SS61의 단부 ES61은, 영역 FA3의 측면 SS6과 접속되고, 접속면 SS61의 단부 ES61과 반대측의 단부 ES62는, 영역 FA1의 측면 SS2와 접속되어 있어도 된다. 접속면 SS61의 단부 ES61은, 접속면 SS61의 단부 ES62에 대하여 X축 방향에서의 부측에 배치되고, 또한 단부 ES62에 대하여 Y축 방향에서의 정측에 배치되어 있어도 된다. 바꿔 말하면, 접속면 SS61은, 단부 ES61이, 단부 ES62에 대하여 X축 방향에서의 부측에 위치하고, 또한 단부 ES62에 대하여 Y축 방향에서의 정측에 위치하도록, 측면 SS6 및 YZ 평면 중 어느 쪽에 대해서도 경사져 있어도 된다.
또한, 도 7 및 도 8에서는 도시를 생략하였지만, 접속면 TS21의 상면 TS2측의 부분과 상면 TS2의 접속면 TS21측의 부분 사이에 코너부가 형성되지 않고, 접속면 TS21의 상면 TS2측의 부분, 및 상면 TS2의 접속면 TS21측의 부분이 동일 곡면을 형성하는 경우가 있다. 또한, 접속면 SS31의 측면 SS3측의 부분과 측면 SS3의 접속면 SS31측의 부분 사이에 코너부가 형성되지 않고, 접속면 SS31의 측면 SS3측의 부분, 및 측면 SS3의 접속면 SS31측의 부분이 동일 곡면을 형성하는 경우가 있다. 또한, 접속면 SS41의 측면 SS4측의 부분과 측면 SS4의 접속면 SS41측의 부분 사이에 코너부가 형성되지 않고, 접속면 SS41의 측면 SS4측의 부분, 및 측면 SS4의 접속면 SS41측의 부분이 동일 곡면을 형성하는 경우가 있다.
한편, 접속면 TS31의 상면 TS3측의 부분과 상면 TS3의 접속면 TS31측의 부분의 사이에 코너부가 형성되지 않고, 접속면 TS31의 상면 TS3측의 부분, 및 상면 TS3의 접속면 TS31측의 부분이 동일 곡면을 형성하는 경우가 있다. 또한, 접속면 SS51의 측면 SS5측의 부분과 측면 SS5의 접속면 SS51측의 부분의 사이에 코너부가 형성되지 않고, 접속면 SS51의 측면 SS5측의 부분, 및 측면 SS5의 접속면 SS51측의 부분이 동일 곡면을 형성하는 경우가 있다. 또한, 접속면 SS61의 측면 SS6측의 부분과 측면 SS6의 접속면 SS61측의 부분 사이에 코너부가 형성되지 않고, 접속면 SS61의 측면 SS6측의 부분, 및 측면 SS6의 접속면 SS61측의 부분이 동일 곡면을 형성하는 경우가 있다.
다음으로, 메모리 셀 MC의 동작을 설명한다. 본 실시 형태에서는, 메모리 트랜지스터의 절연막(6) 중의 전하 축적부인, 예를 들어 질화실리콘막으로 구성되는 절연막(6b)으로의 전자의 주입을 「기입」이라 정의하고, 홀, 즉 정공의 주입을 「소거」라 정의한다. 또한, 전원 전압 Vdd를 1.5V로 한다.
기입 방식은, 소위 소스 사이드 주입(Source Side Injection: SSI) 방식이라 불리는 핫일렉트론 기입을 사용할 수 있다. 이때, 반도체 영역 MD에 인가되는 전압 Vd를, 예를 들어 전원 전압 Vdd 정도로 하고, 제어 게이트 전극 CG에 인가되는 전압 Vcg를, 예를 들어 1V 정도로 하며, 메모리 게이트 전극 MG에 인가되는 전압 Vmg를, 예를 들어 12V 정도로 한다. 또한, 반도체 영역 MS에 인가되는 전압 Vs를, 예를 들어 6V 정도로 하고, p형 웰 PW에 인가되는 전압 Vb를, 예를 들어 0V 정도로 한다. 그리고, 상기한 각 전압을, 기입을 행하는 메모리 셀 MC의 각 부위에 인가한다.
이에 의해, 도 7의 화살표 ELA1과, 도 8의 화살표 ELA2 및 ELA3으로 나타낸 바와 같이, 메모리 셀 MC의 게이트 절연막 GIm 중의 절연막(6b) 중에, 전자 EL이 주입되고, 메모리 셀 MC에 데이터가 기입된다.
핫일렉트론은, 주로, 채널 영역 중, 게이트 절연막 GIm을 개재하여 메모리 게이트 전극 MG와 대향하는 부분에서 발생하고, 게이트 절연막 GIm 중의 전하 축적부인 절연막(6b)에 주입된다. 주입된 핫일렉트론은, 게이트 절연막 GIm 중의 절연막(6b) 중의 트랩 준위에 포획되고, 그 결과, 메모리 트랜지스터의 임계값 전압이 상승한다.
소거 방법으로서, 밴드 간 터널(Band-To-Band Tunneling: BTBT) 현상에 의한 핫 홀로서의 정공을 주입해서 소거를 행하는 방식을 이용할 수도 있지만, 직접 터널 현상, 즉 파울러 노드하임(Fowler-Nordheim: FN)형 터널 현상을 이용한 정공 주입에 의한 소거 방식을 이용하는 것이 바람직하다. 이 FN형 터널 현상을 이용하는 경우, 직접 터널 현상에 의해 정공을 전하 축적부, 즉 게이트 절연막 GIm 중의 절연막(6b)에 주입함으로써 소거를 행한다. 이때, 전압 Vd를, 예를 들어 0V 정도로 하고, 전압 Vcg를, 예를 들어 0V 정도로 하고, 전압 Vmg를, 예를 들어 12V 정도로 하고, 전압 Vs를, 예를 들어 0V 정도로 하며, 전압 Vb를, 예를 들어 0V 정도로 한다. 그리고, 상기한 각 전압을, 소거를 행하는 메모리 셀 MC의 각 부위에 인가한다.
이에 의해, 도 7의 화살표 HLA1과, 도 8의 화살표 HLA2 및 HLA3으로 나타낸 바와 같이, 메모리 게이트 전극 MG측으로부터 정공 HL이, 예를 들어 산화실리콘막으로 구성되는 절연막(6c)을 개재하여 직접 터널 현상에 의해 전하 축적부, 즉 절연막(6b)에 주입되고, 절연막(6b) 중의 전자를 상쇄함으로써 소거가 행해진다. 또는, 절연막(6b)에 주입된 정공이 절연막(6b) 중의 트랩 준위에 포획됨으로써 소거가 행해진다. 이에 의해 메모리 트랜지스터의 임계값 전압이 저하되고, 소거 상태로 된다.
이와 같은 FN형 터널 현상에 의한 소거 방법을 이용한 경우에는, BTBT 현상에 의한 소거 방법을 이용한 경우와 비교하여, 소비 전류를 저감할 수 있어, 메모리 셀의 특성을 향상시킬 수 있다. 그리고, 불휘발성 메모리의 미세화에 수반하여, 메모리 게이트 전극 MG의 게이트 길이가 짧아지면, FN형 터널 현상에 의한 소거 방법을 이용한 경우에, BTBT 현상에 의한 소거 방법을 이용한 경우와 비교하여, 소비 전류를 저감하고, 메모리 셀의 특성을 향상시키는 효과가 현저해진다.
판독 시에는, 전압 Vd를, 예를 들어 전원 전압 Vdd 정도로 하고, 전압 Vcg를, 예를 들어 전원 전압 Vdd 정도로 하고, 전압 Vmg를, 예를 들어 0V 정도로 하고, 전압 Vs를, 예를 들어 0V 정도로 하며, 전압 Vb를, 예를 들어 0V 정도로 한다. 상기한 각 전압을, 판독을 행하는 메모리 셀 MC의 각 부위에 인가한다. 판독 시의 메모리 게이트 전극 MG에 인가하는 전압 Vmg를, 기입 상태에 있어서의 메모리 트랜지스터의 임계값 전압과 소거 상태에 있어서의 메모리 트랜지스터의 임계값 전압 사이의 값으로 함으로써, 기입 상태와 소거 상태를 판별할 수 있다.
<반도체 장치의 제조 방법>
다음으로, 본 실시 형태의 반도체 장치의 제조 방법에 대하여 설명한다. 도 9 및 도 10은, 실시 형태의 반도체 장치의 제조 공정의 일부를 나타내는 프로세스 흐름도이다. 도 11 내지 도 48은 실시 형태의 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 11, 도 13, 도 15, 도 17, 도 19, 도 21, 도 23, 도 25, 도 27, 도 29, 도 31, 도 33, 도 35, 도 37, 도 39, 도 41, 도 43, 도 45 및 도 47은 도 2의 A-A선을 따른 단면도, 도 2의 B-B선을 따른 단면도, 및 도 2의 C-C선을 따른 단면도에 대응하고 있다. 도 12, 도 14, 도 16, 도 18, 도 20, 도 22, 도 24, 도 26, 도 28, 도 30, 도 32, 도 34, 도 36, 도 38, 도 40, 도 42, 도 44, 도 46 및 도 48은, 도 5의 D-D선을 따른 단면도에 대응하고 있다. 또한, 도 11 내지 도 48에 있어서의 X축 방향, Y축 방향 및 Z축 방향의 정의에 대해서도, 도 2 내지 도 8과 마찬가지이다.
도 11 내지 도 48은, 도 5 및 도 6에 도시한 2개의 메모리 셀 MC로서의 메모리 셀 MC1 및 MC2를 형성하기 위한 제조 공정을 나타내는 단면도이다. 전술한 바와 같이, 메모리 셀 MC1 및 MC2는, 메모리 셀 MC1과 메모리 셀 MC2 사이의 평면(YZ 평면)을 대칭면으로서 서로 대칭으로 배치된다. 이하에서는, 2개의 메모리 셀 MC1 및 MC2 중, 주로 메모리 셀 MC1을 형성하기 위한 제조 공정에 대하여 설명한다.
또한, 본 실시 형태에 있어서는, ｎ채널형의 제어 트랜지스터 CT 및 메모리 트랜지스터 MT를 형성하는 경우에 대하여 설명한다. 그러나, 도전형을 반대로 하여, p채널형의 제어 트랜지스터 CT 및 메모리 트랜지스터 MT를 형성할 수도 있다.
우선, 도 11 및 도 12에 도시한 바와 같이, 반도체 기판(1)을 준비한다(도 9의 스텝 S1). 이 스텝 S1에서는, 예를 들어 1 내지 10Ω㎝ 정도의 비저항을 갖는 p형의 단결정 실리콘 등으로 구성되는 반도체 웨이퍼로서의 반도체 기판(1)을 준비한다. 반도체 기판(1)은, 주면(1a)과, 주면(1a)과 반대측의 주면(1b)을 갖는다. 또한, 도 11 및 도 12에서는, 반도체 기판(1) 중, 핀 FA의 영역 FA1, FA2, FA21, FA3 및 FA31이 형성되는 영역을 나타내고 있다.
다음으로, 절연막 IF1 및 IF2와 하드마스크막 HM을 형성한다(도 9의 스텝 S2).
이 스텝 S2에서는, 우선, 도 11 및 도 12에 도시한 바와 같이, 반도체 기판(1) 위에 절연막 IF1 및 IF2를 퇴적한다. 절연막 IF1은, 예를 들어 산화실리콘막으로 구성되고, 절연막 IF2는, 예를 들어 질화실리콘막으로 구성된다.
이 스텝 S2에서는, 이어서, 도 11 및 도 12에 도시한 바와 같이, 절연막 IF2 위에 예를 들어 아몰퍼스 실리콘막으로 구성되는 마스크막(도시생략)을 형성하고, 그 마스크막을 덮도록, 예를 들어 산화실리콘막을 퇴적한 후, 그 산화실리콘막에 이방성 드라이 에칭을 실시함으로써, 그 마스크막의 측벽 위에 하드마스크막 HM을 형성한다. 하드마스크막 HM의 Y축 방향의 폭을, 예를 들어 10 내지 30㎚(전술한 폭 WD1에 상당) 정도로 할 수 있다. 하드마스크막 HM을 형성한 후, 마스크막(도시생략)을 제거한다.
다음으로, 도 13 및 도 14에 도시한 바와 같이, 핀 FA를 형성한다(도 9의 스텝 S3).
이 스텝 S3에서는, 하드마스크막 HM을 마스크로 하여, 절연막 IF2 및 IF1과, 반도체 기판(1)에 이방성 드라이 에칭을 실시하고, 평면에서 볼 때, 하드마스크막 HM의 형상이 전사된 절연막 IF2 및 IF1과, 핀 FA를 형성한다. 이때, 반도체 기판(1) 중, 하드마스크막 HM으로부터 노출된 부분을 에칭하고, 반도체 기판(1)의 주면(1a)을 파내려 감으로써, 반도체 기판(1)의 일부분이며, 반도체 기판(1)의 주면(1a)으로부터 돌출된 돌출부로서의 핀 FA를 형성할 수 있다. 핀 FA는, 예를 들어 X축 방향으로 연장된다. 핀 FA를 형성한 후, 하드마스크막 HM을 제거한다.
핀 FA 중, 1개의 메모리 셀 MC가 형성되는 부분은, 영역 FA1과, 영역 FA2와, 영역 FA3을 포함한다. 핀 FA 중 메모리 셀 MC1(후술하는 도 45 참조)이 형성되는 부분에서는, 영역 FA2는, 평면에서 볼 때, 영역 FA1에 대하여 X축 방향에서의 정측에 배치되고, 또한 영역 FA1과 인접한다. 핀 FA 중 메모리 셀 MC1(후술하는 도 45 참조)이 형성되는 부분에서는, 영역 FA3은, 평면에서 볼 때, 영역 FA1에 대하여 X축 방향에서의 부측, 즉 X축 방향에서의 정측과 반대측에 배치되고, 또한 영역 FA1과 인접한다.
도 13 및 도 14에 도시한 바와 같이, 영역 FA1의 상면을 상면 TS1이라고 칭하고, 영역 FA1의 Y축 방향에서의 정측의 측면을 측면 SS1이라고 칭하고, 영역 FA1의 Y축 방향에서의 정측과 반대측, 즉 Y축 방향에서의 부측의 측면을 측면 SS2라고 칭한다. 영역 FA2의 상면을 상면 TS2라고 칭하고, 영역 FA2의 Y축 방향에서의 정측의 측면을 측면 SS3이라고 칭하고, 영역 FA2의 Y축 방향에서의 부측의 측면을 측면 SS4라고 칭한다. 영역 FA3의 상면을 상면 TS3이라고 칭하고, 영역 FA3의 Y축 방향에서의 정측의 측면을 측면 SS5라고 칭하고, 영역 FA3의 Y축 방향에서의 부측의 측면을 측면 SS6이라고 칭한다. 또한, 도 15 내지 도 48에서는, 도면의 간략화를 위해서, 상면 TS1, TS2 및 TS3과, 측면 SS1, SS2, SS3, SS4, SS5 및 SS6의 부호의 표시를, 적절히 생략하는 경우가 있다.
다음으로, 소자 분리막 STM 및 p형 웰 PW를 형성한다(도 9의 스텝 S4).
이 스텝 S4에서는, 우선, 도 15 및 도 16에 도시한 바와 같이, 반도체 기판(1)의 위에 핀 FA와, 절연막 IF1 및 IF2를 완전히 매립하도록 산화실리콘막 등으로 구성되는 절연막을 퇴적하고, 이 절연막에 CMP(Chemical Mechanical Polishing) 처리를 실시하고, 절연막 IF2를 노출시킨다. 이에 의해, 반도체 기판(1)의 주면(1a) 위에 평탄한 주면(2a)을 갖는 절연막(2)을 형성한다.
이 스텝 S4에서는, 이어서, 도 17 및 도 18에 도시한 바와 같이, 절연막 IF2 및 IF1을 제거한다.
이 스텝 S4에서는, 이어서, 도 17 및 도 18에 도시한 바와 같이, 예를 들어 붕소(B) 등의 p형의 불순물을, 핀 FA 및 반도체 기판(1)에 이온 주입법 등으로 도입함으로써, 핀 FA 내 및 반도체 기판(1) 내에 p형 웰 PW를 형성할 수 있다. p형 웰 PW는, 핀 FA의 전체에 걸쳐 형성되고, 반도체 기판(1)의 주면(1a)으로부터 소정의 깊이에 걸쳐 형성된다.
이 스텝 S4에서는, 이어서, 도 17 및 도 18에 도시한 바와 같이, 절연막(2)에 에칭 처리를 실시하고, 절연막(2)의 주면(2a)을 높이 방향으로 후퇴(하강)시켜서, 핀 FA의 측면의 일부 및 상면을 노출시킨다. 이에 의해, 절연막(2)을 포함하는 소자 분리막 STM이 형성된다.
핀 FA 중, 소자 분리막 STM으로부터 돌출된 부분에 대해서는, Y축 방향의 폭을, 예를 들어 10 내지 30㎚(전술한 폭 WD1에 상당) 정도로 하고, Z축 방향의 높이를, 예를 들어 30 내지 50㎚ 정도로 할 수 있다.
다음으로, 절연막(3), 도전막(4) 및 절연막(5)을 형성한다(도 9의 스텝 S5).
이 스텝 S5에서는, 우선, 도 19 및 도 20에 도시한 바와 같이, 소자 분리막 STM 위, 및 핀 FA 위에, 절연막(3)을 형성한다. 전술한 바와 같이, 절연막(3)으로서, 산화실리콘막, 질화실리콘막 혹은 산질화실리콘막, 또는 High-k막, 즉 고유전율막을 사용할 수 있고, 절연막(3)으로서 사용 가능한 재료의 예는, 전술한 바와 같다. 또한, 절연막(3)을, 열산화법, 스퍼터링, 원자층 퇴적(Atomic Layer Deposition: ALD)법 또는 화학적 기상 성장(Chemical Vapor Deposition: CVD)법 등을 이용하여 형성할 수 있다. 또한, 절연막(3)의 두께를, 예를 들어 2㎚ 정도로 할 수 있다.
이 스텝 S5에서는, 이어서, 도 19 및 도 20에 도시한 바와 같이, 소자 분리막 STM 위, 및 핀 FA 위에, 절연막(3)을 덮도록, Z축 방향에서의 핀 FA의 높이 이상의 막 두께를 갖는 도전막(4)을 퇴적하고, 퇴적된 도전막(4)에 CMP 처리를 실시함으로써, 평탄한 상면을 갖는 도전막(4)을 형성한다. 또한, 도전막(4)의 CMP 공정에서는, 핀 FA 위 면 위에 도전막(4)이 남아있는 것이 긴요하다.
바람직하게는, 도전막(4)은, 다결정 실리콘막, 즉 폴리실리콘막 등의 실리콘막으로 구성된다. 이와 같은 도전막(4)을 CVD법 등을 이용하여 형성할 수 있다. 또한, 성막 시에는 도전막(4)을 아몰퍼스 실리콘막으로서 성막하고 나서, 그 후의 열처리에서 아몰퍼스 실리콘막을 다결정 실리콘막으로 할 수도 있다.
도전막(4)으로서, 예를 들어 인(P) 또는 비소(As) 등의 n형의 불순물 또는 붕소(B) 등의 p형의 불순물을 도입하여 저저항율로 한 것을 사용하는 것이, 바람직하다. 불순물은, 도전막(4)의 성막 시 또는 성막 후에 도입할 수 있다. 도전막(4)의 성막 시에 불순물을 도입하는 경우에는, 도전막(4)의 성막용 가스에 도핑 가스를 포함시킴으로써, 불순물이 도입된 도전막(4)을 성막할 수 있다. 한편, 실리콘막의 성막 후에 불순물을 도입하는 경우에는, 의도적으로는 불순물을 도입하지 않고 실리콘막을 성막한 후에, 이 실리콘막에 불순물을 이온 주입법 등에 의해 도입함으로써, 불순물이 도입된 도전막(4)을 형성할 수 있다.
이 스텝 S5에서는, 이어서, 도 19 및 도 20에 도시한 바와 같이, 도전막(4) 위에, 예를 들어 질화실리콘막으로 구성되는 절연막(5)을, 예를 들어 CVD법 등을 이용하여 형성한다.
다음으로, 도 21 및 도 22에 도시한 바와 같이, 절연막(5) 및 도전막(4)을 패터닝한다(도 9의 스텝 S6). 이 스텝 S6에서는, 예를 들어 포토리소그래피 및 에칭을 사용하여, 절연막(5) 및 도전막(4)을 패터닝한다.
우선, 절연막(5) 위에 레지스트막(도시생략)을 형성한다. 계속해서, 제어 게이트 전극 CG를 형성하는 예정의 영역 이외의 영역에서, 레지스트막을 관통하여 절연막(5)에 도달하는 개구부를 형성하고, 개구부가 형성된 레지스트막으로 구성되는 레지스트 패턴(도시생략)을 형성한다. 이때, 제어 게이트 전극 CG를 형성하는 예정의 영역에 배치된 부분의 절연막(5)은, 레지스트막으로 덮여 있다.
계속해서, 레지스트 패턴을 에칭 마스크로서 사용하고, 절연막(5) 및 도전막(4)을, 예를 들어 드라이 에칭 등에 의해 에칭하여 패터닝한다. 이에 의해, 소자 분리막 STM 위, 및 핀 FA 위에, 도전막(4)을 포함하고, 또한 평면에서 볼 때 Y축 방향으로 연장되는 제어 게이트 전극 CG를 형성하고, 제어 게이트 전극 CG와 핀 FA 사이의 절연막(3)을 포함하는 게이트 절연막 GIc를 형성한다.
구체적으로는, 영역 FA1의 상면 TS1, 영역 FA1의 측면 SS1, 및 영역 FA1의 측면 SS2를 덮고, 도전막(4)을 포함하는 제어 게이트 전극 CG가 형성된다. 또한, 제어 게이트 전극 CG와 영역 FA1의 상면 TS1의 사이, 제어 게이트 전극 CG와 영역 FA1의 측면 SS1의 사이, 및 제어 게이트 전극 CG와 영역 FA1의 측면 SS2 사이의 절연막(3)을 포함하는 게이트 절연막 GIc가 형성된다.
또한, 제어 게이트 전극 CG 위의 절연막(5)을 포함하는 캡 절연막 CP1이 형성된다. 그 후, 레지스트 패턴, 즉 레지스트막을 제거한다.
다음으로, 핀 FA의 표면을 에칭한다(도 9의 스텝 S7). 이 스텝 S7에서는, 제어 게이트 전극 CG, 제어 게이트 전극 CG 위의 캡 절연막 CP1, 및 마스크 패턴을 에칭 마스크로 한 등방성의 드라이 에칭에 의해, 핀 FA 중 영역 FA2의 표면을 에칭한다.
이 스텝 S7에서는, 우선, 도 23 및 도 24에 도시한 바와 같이, 소자 분리막 STM 위, 및 핀 FA 위에 제어 게이트 전극 CG 및 캡 절연막 CP1을 덮도록, 예를 들어 유기막으로 구성되는 반사 방지막 BA1을 형성하고, 반사 방지막 BA1 위에 레지스트막 RF1을 형성한다. 이와 같이, 레지스트막 RF1과, 소자 분리막 STM 및 핀 FA의 사이에 형성되는 반사 방지막 BA1은, BARC(Bottom Anti Reflective Coating)라 칭해진다. 그리고, 레지스트막 RF1을 패터닝한다.
이웃하는 2개의 제어 게이트 전극 CG로 구성되는 조에 있어서, 한쪽의 제어 게이트 전극 CG를 사이에 두고 다른 쪽의 제어 게이트 전극 CG와 반대측에, 당해 한쪽의 제어 게이트 전극 CG와 이웃하는 메모리 게이트 전극 MG(후술하는 도 33 및 도 34 참조)가 배치된다. 그로 인해, 여기서는, 반사 방지막 BA1 중, 이웃하는 2개의 제어 게이트 전극 CG의 사이에 위치하는 부분이 레지스트막 RF1로 덮이고, 반사 방지막 BA1 중, 한쪽의 제어 게이트 전극 CG를 사이에 두고 다른 쪽의 제어 게이트 전극 CG와 반대측에 위치하는 부분이, 레지스트막 RF1로부터 노출되도록, 레지스트막 RF1을 패터닝한다.
이 스텝 S7에서는, 이어서, 도 25 및 도 26에 도시한 바와 같이, 패터닝된 레지스트막 RF1을 에칭 마스크로 하고, 예를 들어 플루오로 카본 가스, 아르곤(Ar) 가스 및 산소(O2) 가스의 혼합 가스를 에칭 가스로서 사용한 드라이 에칭에 의해, 반사 방지막 BA1을 패터닝한다. 이에 의해, 반사 방지막 BA1 중, 이웃하는 2개의 제어 게이트 전극 CG의 사이에 위치하는 부분, 및 레지스트막 RF1 중, 이웃하는 2개의 제어 게이트 전극 CG의 사이에 위치하는 부분을 포함하는 마스크 패턴 MP1이 형성된다.
이 스텝 S7에서는, 이어서, 도 27 및 도 28에 도시한 바와 같이, 제어 게이트 전극 CG, 제어 게이트 전극 CG 위의 캡 절연막 CP1, 및 마스크 패턴 MP1을 에칭 마스크로 한 등방성의 드라이 에칭에 의해, 핀 FA 중, 영역 FA2의 표면을 에칭한다.
이에 의해, 영역 FA2의 상면 TS2를, 영역 FA1의 상면 TS1보다도 낮게 하고, 영역 FA2의 측면 SS3을, Y축 방향에 있어서, 영역 FA1의 측면 SS1에 대하여 Y축 방향에서의 부측, 즉 Y축 방향에서의 정측과 반대측으로 후퇴시킨다.
이에 의해, 게이트 절연막 GIm(후술하는 도 39 및 도 40 참조) 중, 메모리 게이트 전극 MG(후술하는 도 33 및 도 34 참조)와 상면 TS2의 사이, 및 메모리 게이트 전극 MG와 측면 SS3 사이의 부분에 있어서, 데이터를 기입할 때 주입된 전자의 분포와, 데이터를 소거할 때 주입된 정공의 분포가, 서로 가까워진다.
바람직하게는, Z축 방향에서의, 영역 FA2의 상면 TS2와 영역 FA1의 상면 TS1 사이의 거리 DS1이, Y축 방향에서의 영역 FA2의 측면 SS3과 영역 FA1의 측면 SS1 사이의 거리 DS2보다도 길어지도록, 상면 TS2를 상면 TS1보다도 낮게 하고, 측면 SS3을 측면 SS1에 대하여 Y축 방향의 부측으로 후퇴시킨다. 이에 의해, 데이터를 기입할 때 주입된 전자의 분포와, 데이터를 소거할 때 주입된 정공의 분포를 근접시키는 효과를, 증가시킬 수 있다.
또한, 영역 FA2의 측면 SS4을, Y축 방향에 있어서, 영역 FA1의 측면 SS2에 대하여 Y축 방향에서의 정측으로 후퇴시킨다. 이때, 영역 FA2의 Y축 방향에서의 폭 WD2는, 영역 FA1의 Y축 방향에서의 폭 WD1보다도 좁아진다. 그리고, 이에 의해, 게이트 절연막 GIm(후술하는 도 39 및 도 40 참조) 중, 메모리 게이트 전극 MG(후술하는 도 33 및 도 34 참조)와 측면 SS4 사이의 부분에 있어서도, 데이터를 기입할 때 주입된 전자의 분포와, 데이터를 소거할 때 주입된 정공의 분포가, 서로 가까워진다.
바람직하게는, Z축 방향에서의, 영역 FA2의 상면 TS2와 영역 FA1의 상면 TS1 사이의 거리 DS1이, Y축 방향에서의 영역 FA2의 측면 SS4와 영역 FA1의 측면 SS2 사이의 거리 DS3보다도 길어지도록, 상면 TS2를 상면 TS1보다도 낮게 하고, 측면 SS4를 측면 SS2에 대하여 Y축 방향의 정측으로 후퇴시킨다. 즉, 거리 DS1이 거리 DS2 및 거리 DS3 중 어느 것보다도 길어지도록, 상면 TS2를 상면 TS1보다도 낮게 하고, 측면 SS3을 측면 SS1에 대하여 후퇴시키고, 측면 SS4를 측면 SS2에 대하여 후퇴시킨다. 이에 의해, 데이터를 기입할 때 주입된 전자의 분포와, 데이터를 소거할 때 주입된 정공의 분포를 근접시키는 효과를, 증가시킬 수 있다.
영역 FA1과 영역 FA2의 사이에, 영역 FA21이 형성되어도 된다. 이와 같은 경우, 바람직하게는, 영역 FA21은, 영역 FA1의 상면 TS1과 영역 FA2의 상면 TS2를 접속하는 접속면 TS21과, 영역 FA1의 측면 SS1과 영역 FA2의 측면 SS3을 접속하는 접속면 SS31과, 영역 FA1의 측면 SS2와 영역 FA2의 측면 SS4를 접속하는 접속면 SS41을 갖는다.
도 7에 도시한 바와 같이, 접속면 TS21의 단부 ET21은, 영역 FA2의 상면 TS2와 접속되고, 접속면 TS21의 단부 ET21과 반대측의 단부 ET22는, 영역 FA1의 상면 TS1과 접속되어도 된다. 그리고, 접속면 TS21은, 단부 ET21이, 단부 ET22에 대하여 X축 방향에서의 정측에 위치하고, 또한 Z축 방향에 있어서, 단부 ET22보다도 하방에 위치하도록, 상면 TS2 및 YZ 평면 중 어느 쪽에 대해서도 경사져도 된다.
도 8에 도시한 바와 같이, 접속면 SS31의 단부 ES31은, 영역 FA2의 측면 SS3과 접속되고, 접속면 SS31의 단부 ES31과 반대측의 단부 ES32는, 영역 FA1의 측면 SS1과 접속되어도 된다. 그리고, 접속면 SS31은, 단부 ES31이, 단부 ES32에 대하여 X축 방향에서의 정측에 위치하고, 또한 단부 ES32에 대하여 Y축 방향에서의 부측에 위치하도록, 측면 SS3 및 YZ 평면 중 어느 쪽에 대해서도 경사져도 된다.
도 8에 도시한 바와 같이, 접속면 SS41의 단부 ES41은, 영역 FA2의 측면 SS4와 접속되고, 접속면 SS41의 단부 ES41과 반대측의 단부 ES42는, 영역 FA1의 측면 SS2와 접속되어도 된다. 그리고, 접속면 SS41은, 단부 ES41이, 단부 ES42에 대하여 X축 방향에서의 정측에 위치하고, 또한 단부 ES42에 대하여 Y축 방향에서의 정측에 위치하도록, 측면 SS4 및 YZ 평면 중 어느 쪽에 대해서도 경사져도 된다.
이에 의해, 게이트 절연막 GIm(후술하는 도 39 및 도 40 참조) 중, 메모리 게이트 전극 MG(후술하는 도 33 및 도 34 참조)와 상면 TS2 사이의 부분에 있어서, 데이터를 기입할 때 주입된 전자의 분포와, 데이터를 소거할 때 주입된 정공의 분포가, 서로 더 가까워지거나, 또는 서로 동일해진다. 또한, 게이트 절연막 GIm 중, 메모리 게이트 전극 MG와 측면 SS3 사이의 부분에 있어서, 데이터를 기입할 때 주입된 전자의 분포와, 데이터를 소거할 때 주입된 정공의 분포가, 서로 더 가까워지거나, 또는 서로 동일해진다. 또한, 게이트 절연막 GIm 중, 메모리 게이트 전극 MG와 측면 SS4 사이의 부분에 있어서, 데이터를 기입할 때 주입된 전자의 분포와, 데이터를 소거할 때 주입된 정공의 분포가, 서로 더 가까워지거나, 또는 서로 동일해진다.
스텝 S7에 있어서의 영역 FA2의 에칭 조건은, 예를 들어 질화실리콘막 등의 절연막(5)으로 구성되는 캡 절연막 CP1과, 예를 들어 실리콘으로 구성되는 핀 FA 사이의 선택비, 즉 캡 절연막 CP1의 에칭 속도에 대한 핀 FA의 에칭 속도의 비가, 가능한 한 높은 조건에서 행하는 것이, 바람직하다.
영역 FA2의 표면 에칭에서는, 실제로는 표면에 퇴적물이 퇴적되는 공정과, 표면을 에칭하는 공정을 반복하고, 에칭되는 양이 퇴적물이 퇴적되는 양보다 많아짐으로써 에칭이 진행된다. 이때, 제어 게이트 전극 CG의 단부 근방의 영역 FA21에서는, 제어 게이트 전극 CG의 측면이 존재함으로써, 퇴적물이 퇴적되는 양이 에칭되는 양보다도 많아진다. 그 결과, 영역 FA21에서는, 제어 게이트 전극 CG측의 단부로부터 영역 FA2측의 단부에 걸쳐서 경사진 접속면 TS21, SS31 및 SS41이 형성된다. 이들 접속면 TS21, SS31 및 SS41의 경사각은, 에칭 조건에 있어서의 퇴적물이 퇴적되는 양과 에칭되는 양의 밸런스를 바꿈으로써, 어느 정도의 범위에서 조정하는 것이 가능하다.
또한, 스텝 S7에서는, 캡 절연막 CP1 중, 캡 절연막 CP1의 상면과 측면 사이의 코너부가 에칭되고, 소위 모따기된 상태가 된다.
또한, 스텝 S7에서는, 도시를 생략하였지만, 제어 게이트 전극 CG의 X축 방향(게이트 길이 방향)에 있어서의 양 측면이 에칭되고, 제어 게이트 전극 CG의 X축 방향의 폭이 좁아지는 경우가 있다. 이와 같은 경우에는, 스텝 S6에 있어서, 제어 게이트 전극 CG의 X축 방향의 폭이 원하는 폭보다도 커지도록, 절연막(5) 및 도전막(4)(도 21 참조)을 패터닝하는 것이 바람직하다.
스텝 S7에서는, 등방성 에칭만을 행해도 되지만, 등방성 에칭을 행하기 전에 이방성 에칭을 행하여도 된다. 이방성 에칭을 행함으로써, 거리 DS1이 거리 DS2보다도 길어지고, 거리 DS1이 거리 DS3보다도 길어지도록, 영역 FA2의 표면을 형상 정밀도 좋게 에칭할 수 있다. 또한, 이방성 에칭을 행한 후, 등방성 에칭을 행함으로써, 이방성 에칭에 의해 손상을 받을 우려가 있는 부분을 등방적으로 에칭할 수 있으므로, 메모리 트랜지스터 MT(후술하는 도 45 및 도 46 참조)의 특성을 향상시킬 수 있다.
다음으로, 희생 산화막 SOF1을 형성한다(도 9의 스텝 S8).
이 스텝 S8에서는, 우선, 도 29 및 도 30에 도시한 바와 같이, 레지스트막 RF1 및 반사 방지막 BA1을 포함하는 마스크 패턴 MP1(도 27 및 도 28 참조)을 제거한다.
이 스텝 S8에서는, 이어서, 도 29 및 도 30에 도시한 바와 같이, 핀 FA의 표면, 및 제어 게이트 전극 CG의 측면을 산화하고, 희생 산화막 SOF1을 형성한다. 희생 산화막 SOF1은, n-형 반도체 영역 VMG를 형성할 때, 핀 FA의 표면, 및 제어 게이트 전극 CG의 측면을 보호하는 보호막이다. 희생 산화막 SOF1을, 예를 들어 열산화법 혹은 ISSG 산화법에 의해, 또는, 열산화법과 ISSG 산화법을 병용함으로써, 형성할 수 있다.
이때, 핀 FA 중, 평면에서 볼 때, 영역 FA1을 사이에 두고 영역 FA2와 반대측에 배치된 영역 FA3의 표면이 산화된다. 영역 FA2가, 영역 FA1에 대하여, X축 방향에서의 정측에 배치되어 있는 경우, 영역 FA3은, 영역 FA1에 대하여 X축 방향에서의 부측에 배치되어 있다.
이와 같이, 영역 FA3의 표면을 산화함으로써, 스텝 S8에서는, 영역 FA3의 상면 TS3을, 영역 FA1의 상면 TS1보다도 낮게 하고, 영역 FA3의 측면 SS5를, Y축 방향에 있어서, 영역 FA1의 측면 SS1에 대하여 Y축 방향에서의 부측으로 후퇴시킨다.
바람직하게는, 영역 FA3의 상면 TS3이 영역 FA2의 상면 TS2보다도 높아지도록, 상면 TS3을 낮게 하고, 영역 FA3의 측면 SS5가, Y축 방향에 있어서, 영역 FA2의 측면 SS3에 대하여 Y축 방향에서의 정측에 배치되도록, 측면 SS5를 후퇴시킨다. 이에 의해, 영역 FA3의 상면 TS3을, 영역 FA1의 상면 TS1과 거의 동일한 정도의 높이로 배치할 수 있고, Y축 방향에 있어서, 영역 FA3의 측면 SS5를, 영역 FA1의 측면 SS1과 거의 동일한 정도의 위치로 배치할 수 있어, 제어 트랜지스터 CT에 흐르는 온 전류가 저하되는 것을 방지 또는 억제할 수 있다.
또한, 스텝 S8에서는, 영역 FA3의 표면을 산화함으로써, 영역 FA3의 측면 SS6을, Y축 방향에 있어서, 영역 FA1의 측면 SS2에 대하여 Y축 방향에서의 정측으로 후퇴시킨다. 이때, 영역 FA3의 Y축 방향에서의 폭 WD3은, 영역 FA1의 Y축 방향에서의 폭 WD1보다도 좁아진다.
바람직하게는, 영역 FA3의 측면 SS6이, Y축 방향에 있어서, 영역 FA2의 측면 SS4에 대하여 Y축 방향에서의 부측에 배치되도록, 측면 SS6을 후퇴시킨다. 이때, 영역 FA3의 Y축 방향에서의 폭 WD3은, 영역 FA2의 Y축 방향에서의 폭 WD2보다도 넓어진다. 이에 의해, Y축 방향에 있어서, 영역 FA3의 측면 SS6을, 영역 FA1의 측면 SS2와 거의 동일한 정도의 위치에 배치할 수 있어, 제어 트랜지스터 CT에 흐르는 온 전류가 저하되는 것을 방지 또는 억제할 수 있다.
영역 FA1과 영역 FA3의 사이에, 영역 FA31이 형성되어도 된다. 이와 같은 경우, 바람직하게는, 영역 FA31은, 영역 FA1의 상면 TS1과 영역 FA3의 상면 TS3을 접속하는 접속면 TS31과, 영역 FA1의 측면 SS1과 영역 FA3의 측면 SS5를 접속하는 접속면 SS51과, 영역 FA1의 측면 SS2와 영역 FA3의 측면 SS6을 접속하는 접속면 SS61을 갖는다.
도 7에 도시한 바와 같이, 접속면 TS31의 단부 ET31은, 영역 FA3의 상면 TS3과 접속되고, 접속면 TS31의 단부 ET31과 반대측의 단부 ET32는, 영역 FA1의 상면 TS1과 접속되어도 된다. 그리고, 접속면 TS31은, 단부 ET31이, 단부 ET32에 대하여 X축 방향에서의 부측에 위치하고, 또한 Z축 방향에 있어서, 단부 ET32보다도 하방에 위치하도록, 상면 TS3 및 YZ 평면 중 어느 쪽에 대해서도 경사져도 된다.
도 8에 도시한 바와 같이, 접속면 SS51의 단부 ES51은, 영역 FA3의 측면 SS5와 접속되고, 접속면 SS51의 단부 ES51과 반대측의 단부 ES52는, 영역 FA1의 측면 SS1과 접속되어도 된다. 그리고, 접속면 SS51은, 단부 ES51이, 단부 ES52에 대하여 X축 방향에서의 부측에 위치하고, 또한 단부 ES52에 대하여 Y축 방향에서의 부측에 위치하도록, 측면 SS5 및 YZ 평면 중 어느 쪽에 대해서도 경사져도 된다.
도 8에 도시한 바와 같이, 접속면 SS61의 단부 ES61은, 영역 FA3의 측면 SS6과 접속되고, 접속면 SS61의 단부 ES61과 반대측의 단부 ES62는, 영역 FA1의 측면 SS2와 접속되어도 된다. 그리고, 접속면 SS61은, 단부 ES61이, 단부 ES62에 대하여 X축 방향에서의 부측에 위치하고, 또한 단부 ES62에 대하여 Y축 방향에서의 정측에 위치하도록, 측면 SS6 및 YZ 평면 중 어느 쪽에 대해서도 경사져도 된다.
다음으로, 도 29 및 도 30에 도시한 바와 같이, n-형 반도체 영역 VMG를 형성한다(도 9의 스텝 S9).
이 스텝 S9에서는, 캡 절연막 CP1, 및 측면에 희생 산화막 SOF1이 형성된 제어 게이트 전극 CG를 마스크로 하여, 핀 FA에, 예를 들어 인(P) 또는 비소(As) 등의 n형의 불순물을, 이온 주입법에 의해 도입한다. 이에 의해, 핀 FA 중, 제어 게이트 전극 CG에 대하여 메모리 게이트 전극 MG(후술하는 도 33 및 도 34 참조)가 배치되는 측에 위치하는 부분, 즉 영역 FA2에, n-형 반도체 영역 VMG가 형성된다.
영역 FA2의 표면에, 희생 산화막 SOF1이 형성되어 있다. 그로 인해, 영역 FA2에 n형의 불순물을 이온 주입법에 의해 도입할 때 영역 FA2의 표면에 손상이 가해지는 것을 방지할 수 있다.
전술한 바와 같이, 영역 FA2의 상면 TS2는, 영역 FA1의 상면 TS1보다도 낮고, 영역 FA2의 측면 SS3은, 영역 FA1의 측면 SS1에 대하여 Y축 방향에서의 부측에 배치되고, 영역 FA2의 측면 SS4는, 영역 FA1의 측면 SS2에 대하여 Y축 방향에서의 정측에 배치되어 있다. 그로 인해, 이온 주입에 의해 주입되는 불순물 이온이, 핀 FA 중, 제어 게이트 전극 CG 아래로 위치하는 부분, 즉 영역 FA1에까지 도입되므로, n-형 반도체 영역 VMG를 원하는 영역에 형상 정밀도 좋게 형성할 수 있다.
또한, n-형 반도체 영역 VMG는, 핀 FA 중, 제어 게이트 전극 CG에 대하여, 당해 제어 게이트 전극 CG와 이웃하는 메모리 게이트 전극 MG가 배치되는 측과 반대측, 즉 영역 FA3에 형성되어도 된다. 그러나, 도 29 및 도 30에서는, 제어 게이트 전극 CG에 대하여, 당해 제어 게이트 전극 CG와 이웃하는 메모리 게이트 전극 MG가 배치되는 측과 반대측에 형성되는 n-형 반도체 영역에 대해서는, 도시를 생략한다. 즉, n-형 반도체 영역 VMG는, 영역 FA3에도 형성되지만, 도 29 및 도 30에서는 도시를 생략하였다.
또한, 반도체 장치의 제조 공정 중 이후의 공정을 나타내는 단면도(도 31 내지 도 48)에 있어서는, 도면의 간략화를 위해서, n-형 반도체 영역 VMG의 도시를 생략한다.
다음으로, 소자 분리막 STM 위, 및 핀 FA 위에 절연막(6)을 형성한다(도 9의 스텝 S10).
이 스텝 S10에서는, 우선, 도 31 및 도 32에 도시한 바와 같이, 희생 산화막 SOF1을, 예를 들어 드라이 에칭 등에 의해 에칭하여 제거한다. 이에 의해, 영역 FA2 및 FA3의 표면이 노출된다.
이 스텝 S10에서는, 이어서, 도 31 및 도 32에 도시한 바와 같이, 소자 분리막 STM 위, 핀 FA 위, 제어 게이트 전극 CG의 표면, 및 캡 절연막 CP1의 표면에, 절연막(6)을 형성한다. 절연막(6)은, 내부에 전하 축적부를 갖는 절연막이며, 예를 들어 절연막(6a)과, 절연막(6a) 위의 전하 축적부로서의 절연막(6b)과, 절연막(6b) 위의 절연막(6c)을 포함하는 적층막이다.
이 중, 영역 FA2의 표면에 대해서는, 영역 FA2의 상면 TS2 위, 영역 FA2의 측면 SS3 위, 및 영역 FA2의 측면 SS4 위에, 절연막(6a)을 형성한다. 바꿔 말하면, 영역 FA2의 상면 TS2, 영역 FA2의 측면 SS3, 및 영역 FA2의 측면 SS4에, 절연막(6a)을 형성한다. 예를 들어 산화실리콘막으로 구성되는 절연막(6a)을, 예를 들어 열산화법 또는 ISSG 산화법 등에 의해 형성할 수 있다. 절연막(6a)의 막 두께를, 예를 들어 4㎚ 정도로 할 수 있다.
다음으로, 절연막(6a) 위에 절연막(6b)을 형성한다. 예를 들어 질화실리콘막 또는 규산 하프늄막으로 구성되는 절연막(6b)을, 예를 들어 CVD법 등에 의해 형성할 수 있다. 절연막(6b)의 막 두께를, 예를 들어 7㎚ 정도로 할 수 있다.
다음으로, 절연막(6b) 위에 절연막(6c)을 형성한다. 절연막(6c)으로서, 예를 들어 산화실리콘막, 산질화실리콘막 또는 산화알루미늄막으로 구성되는 절연막(6c)을, 예를 들어 CVD법, ISSG 산화법 등에 의해 형성할 수 있다. 절연막(6c)의 막 두께를, 예를 들어 9㎚ 정도로 할 수 있다.
이와 같이, 스텝 S10에서는, 영역 FA2의 상면 TS2 위, 영역 FA2의 측면 SS3 위, 및 영역 FA2의 측면 SS4 위에, 절연막(6)을 형성한다. 바꿔 말하면, 영역 FA2의 상면 TS2, 영역 FA2의 측면 SS3, 및 영역 FA2의 측면 SS4를 덮도록, 절연막(6)을 형성한다.
절연막(6)은, 메모리 게이트 전극 MG(후술하는 도 33 및 도 34 참조)의 게이트 절연막으로서 기능하고, 전하 유지 기능을 갖는다. 절연막(6)은, 전하 축적부로서의 절연막(6b)을, 전하 블록층으로서의 절연막(6a)과 절연막(6c)의 사이에 끼운 구조를 갖는다. 그리고, 절연막(6a 및 6c)으로 구성되는 전하 블록층의 포텐셜 장벽 높이가, 절연막(6b)으로 구성되는 전하 축적부의 포텐셜 장벽 높이에 비해, 높아진다.
또한, 본 실시 형태에 있어서는, 트랩 준위를 갖는 절연막으로서, 예를 들어 질화실리콘막으로 구성되는 절연막(6b)을 사용하지만, 질화실리콘막을 사용한 경우, 신뢰성의 면에서 바람직하다. 그러나, 트랩 준위를 갖는 절연막으로서는, 질화실리콘막으로 한정되지 않고, 예를 들어 산화알루미늄(알루미나)막, 산화하프늄막 또는 산화탄탈막 등, 질화실리콘막보다도 높은 유전율을 갖는 고유전율막을 사용할 수 있다.
다음으로, 도 31 및 도 32에 도시한 바와 같이, 절연막(6) 위에 도전막(7)을 형성한다(도 10의 스텝 S11).
바람직하게는, 도전막(7)은, 예를 들어 다결정 실리콘막, 즉 폴리실리콘막 등의 실리콘막으로 구성된다. 이러한 도전막(7)을 CVD법 등을 이용하여 형성할 수 있다. 또한, 성막 시는 도전막(7)을 아몰퍼스 실리콘막으로서 성막하고 나서, 그 후의 열처리에 의해 아몰퍼스 실리콘막을 다결정 실리콘막으로 할 수도 있다.
도전막(7)으로서, 예를 들어 인(P) 또는 비소(As) 등의 n형의 불순물 또는 붕소(B) 등의 p형의 불순물을 도입하여 저저항율로 한 것을 사용하는 것이, 바람직하다. 불순물은, 도전막(7)의 성막 시 또는 성막 후에 도입할 수 있다. 도전막(7)의 성막 후의 이온 주입에 의해 도전막(7)에 불순물을 도입할 수도 있지만, 도전막(7)의 성막 시에 도전막(7)에 불순물을 도입할 수도 있다. 도전막(7)의 성막 시에 불순물을 도입하는 경우에는, 도전막(7)의 성막용 가스에 도핑 가스를 포함시킴으로써, 불순물이 도입된 도전막(7)을 성막할 수 있다.
다음으로, 도 33 및 도 34에 도시한 바와 같이, 이방성 에칭 기술을 이용하여 도전막(7)을 에치 백함으로써, 메모리 게이트 전극 MG를 형성한다(도 10의 스텝 S12).
이 스텝 S12에서는, 도전막(7)의 막 두께의 분만큼 도전막(7)을 에치 백함으로써, 제어 게이트 전극 CG의 양 측면에, 절연막(6)을 개재하여 도전막(7)을 사이드 월 스페이서 형상으로 남기고, 다른 영역의 도전막(7)을 제거한다.
이에 의해, 제어 게이트 전극 CG의 양 측면 중, 당해 제어 게이트 전극 CG와 이웃하는 메모리 게이트 전극 MG가 배치되는 측의 측면 위에, 절연막(6)을 개재하여 도전막(7)을 사이드 월 스페이서 형상으로 남김으로써, 남겨진 도전막(7)을 포함하는 메모리 게이트 전극 MG를 형성한다. 구체적으로는, 영역 FA2의 상면 TS2 위, 영역 FA2의 측면 SS3 위, 및 영역 FA2의 측면 SS4 위에 메모리 게이트 전극 MG를, 절연막(6)을 개재하여 형성한다. 바꿔 말하면, 영역 FA2의 상면 TS2, 영역 FA2의 측면 SS3, 및 영역 FA2의 측면 SS4를 덮도록, 메모리 게이트 전극 MG를 형성한다.
또한, 제어 게이트 전극 CG의 양 측면 중, 당해 제어 게이트 전극 CG와 이웃하는 메모리 게이트 전극 MG가 배치되는 측과 반대측의 측면 위에, 절연막(6)을 개재하여 도전막(7)을 사이드 월 스페이서 형상으로 남김으로써, 남겨진 도전막(7)을 포함하는 스페이서 SP1을 형성한다. 구체적으로는, 영역 FA3의 상면 TS3 위, 영역 FA3의 측면 SS5 위, 및 영역 FA3의 측면 SS6 위에 스페이서 SP1을, 절연막(6)을 개재하여 형성한다. 바꿔 말하면, 영역 FA3의 상면 TS3, 영역 FA3의 측면 SS5, 및 영역 FA3의 측면 SS6을 덮도록, 스페이서 SP1을 형성한다.
메모리 게이트 전극 MG는, 절연막(6)을 개재하여 제어 게이트 전극 CG와 인접하도록 형성된다. 메모리 게이트 전극 MG와 스페이서 SP1은, 제어 게이트 전극 CG의 서로 반대측으로 되는 측면에 형성된다.
제어 게이트 전극 CG 위에는, 캡 절연막 CP1이 형성되어 있다. 따라서, 메모리 게이트 전극 MG는, 캡 절연막 CP1의 양 측면 중, 당해 제어 게이트 전극 CG와 이웃하는 메모리 게이트 전극 MG가 배치되는 측의 측면 위에, 절연막(6)을 개재하여 사이드 월 스페이서 형상으로 남겨진 도전막(7)을 포함한다. 또한, 스페이서 SP1은, 캡 절연막 CP1의 양 측면 중, 당해 제어 게이트 전극 CG와 이웃하는 메모리 게이트 전극 MG가 배치되는 측과 반대측의 측면 위에, 절연막(6)을 개재하여 사이드 월 스페이서 형상으로 남겨진 도전막(7)을 포함한다.
스텝 S12의 에치 백 공정을 행한 단계에서, 절연막(6) 중, 메모리 게이트 전극 MG 및 스페이서 SP1의 어느 쪽에도 덮이지 않은 부분이, 노출된다. 한편, 메모리 게이트 전극 MG와 영역 FA2의 사이, 및 메모리 게이트 전극 MG와 제어 게이트 전극 CG 사이의 절연막(6)이, 메모리 트랜지스터 MT의 게이트 절연막 GIm(후술하는 도 39 및 도 40 참조)으로 된다.
다음으로, 스페이서 SP1을 제거한다(도 10의 스텝 S13).
이 스텝 S13에서는, 우선, 도 35 및 도 36에 도시한 바와 같이, 절연막(6) 위에, 메모리 게이트 전극 MG 및 스페이서 SP1을 덮도록, 예를 들어 유기막으로 구성되는 반사 방지막 BA2를 형성하고, 반사 방지막 BA2 위에 레지스트막 RF2를 형성한다. 이와 같이, 레지스트막 RF2와, 절연막(6), 메모리 게이트 전극 MG 및 스페이서 SP1의 사이에 형성되는 반사 방지막 BA2는, BARC라 칭해진다. 그리고, 레지스트막 RF2를 패터닝한다.
여기에서는, 반사 방지막 BA2 중, 이웃하는 2개의 제어 게이트 전극 CG의 사이에 위치하는 부분, 즉 스페이서 SP1을 덮는 부분이 레지스트막 RF2로부터 노출되도록, 레지스트막 RF2를 패터닝한다. 또한, 반사 방지막 BA2 중, 한쪽의 제어 게이트 전극 CG를 사이에 두고 다른 쪽의 제어 게이트 전극 CG와 반대측에 위치하는 부분, 즉 메모리 게이트 전극 MG를 덮는 부분이 레지스트막 RF2로 덮이도록, 레지스트막 RF2를 패터닝한다.
이 스텝 S13에서는, 이어서, 도 35 및 도 36에 도시한 바와 같이, 패터닝된 레지스트막 RF2를 에칭 마스크로 하고, 예를 들어 플루오로 카본 가스, 아르곤(Ar) 가스 및 산소(O2) 가스의 혼합 가스를 에칭 가스로서 사용한 드라이 에칭에 의해, 반사 방지막 BA2를 패터닝한다. 이에 의해, 반사 방지막 BA2 중, 메모리 게이트 전극 MG를 덮는 부분, 및 레지스트막 RF1 중, 메모리 게이트 전극 MG를 덮는 부분을 포함하는 마스크 패턴 MP2가 형성된다.
이 스텝 S13에서는, 이어서, 도 37 및 도 38에 도시한 바와 같이, 형성된 마스크 패턴 MP2(도 35 및 도 36 참조)를 에칭 마스크로 한 드라이 에칭에 의해, 스페이서 SP1을 제거한다. 한편, 메모리 게이트 전극 MG는, 마스크 패턴 MP2로 덮여 있었으므로, 에칭되지 않고 남겨진다.
이 스텝 S13에서는, 이어서, 도 37 및 도 38에 도시한 바와 같이, 마스크 패턴 MP2를 제거한다.
다음으로, 도 39 및 도 40에 도시한 바와 같이, 메모리 게이트 전극 MG로 덮이지 않은 부분의 절연막(6)을 에칭에 의해 제거한다(도 10의 스텝 S14). 이 스텝 S14에서는, 예를 들어 산화실리콘막으로 구성되는 절연막(6c 및 6a)을 예를 들어 불산(HF)을 사용한 웨트 에칭에 의해 에칭하고, 예를 들어 질화실리콘막으로 구성되는 절연막(6b)을, 예를 들어 열인산(H3PO4)을 사용한 웨트 에칭에 의해 에칭한다.
이때, 절연막(6) 중, 메모리 게이트 전극 MG와 핀 FA의 영역 FA2의 사이, 및 메모리 게이트 전극 MG와 제어 게이트 전극 CG의 사이에 위치하는 부분은, 제거되지 않고 남겨지고, 절연막(6) 중, 다른 영역에 위치하는 부분은 제거된다. 그리고, 메모리 게이트 전극 MG와 핀 FA의 영역 FA2의 사이, 및 메모리 게이트 전극 MG와 제어 게이트 전극 CG 사이의 절연막(6)을 포함하는 게이트 절연막 GIm이 형성된다.
또한, 스텝 S14에 있어서, 절연막(6) 중, 절연막(6c) 및 절연막(6b)이 제거되고, 절연막(6a)이 제거되지 않고 남겨지도록, 에칭을 행할 수도 있다.
다음으로, 도 41 및 도 42에 도시한 바와 같이, n-형 반도체 영역(11a 및 11b)을 이온 주입법 등을 이용하여 형성한다(도 10의 스텝 S15).
이 스텝 S15에서는, 예를 들어 비소(As) 또는 인(P) 등의 n형의 불순물을, 제어 게이트 전극 CG 및 메모리 게이트 전극 MG를 마스크로서 사용하고, 핀 FA 중, 영역 FA2 및 영역 FA3에 도입한다. 이에 의해, 핀 FA의 영역 FA2에 n-형 반도체 영역(11a)이 형성되고, 핀 FA의 영역 FA3에 n-형 반도체 영역(11b)이 형성된다.
이때, n-형 반도체 영역(11a)은, 영역 FA2에서, 메모리 게이트 전극 MG의 측면에 자기 정합하여 형성되고, n-형 반도체 영역(11b)은, 영역 FA3에서, 제어 게이트 전극 CG의 측면에 자기 정합해서 형성된다.
다음으로, 도 43 및 도 44에 도시한 바와 같이, 제어 게이트 전극 CG의 측면과, 메모리 게이트 전극 MG의 측면에, 사이드 월 스페이서 SW를 형성한다(도 10의 스텝 S16).
우선, 소자 분리막 STM 위, 및 핀 FA 위에, 제어 게이트 전극 CG, 캡 절연막 CP1 및 메모리 게이트 전극 MG를 덮도록, 사이드 월 스페이서 SW용 절연막을 형성하고, 형성된 절연막을 예를 들어 이방성 에칭에 의해 에치 백한다.
이와 같이 하여, 제어 게이트 전극 CG를 사이에 두고 메모리 게이트 전극 MG와 반대측에서 제어 게이트 전극 CG와 이웃하는 부분의 절연막을 남김으로써, 사이드 월 스페이서 SW를 형성한다. 또한, 메모리 게이트 전극 MG를 사이에 두고 제어 게이트 전극 CG와 반대측에서 메모리 게이트 전극 MG와 이웃하는 부분의 절연막을 남김으로써, 사이드 월 스페이서 SW를 형성한다.
이들 사이드 월 스페이서 SW는, 산화실리콘막, 질화실리콘막 또는 그들의 적층막 등의 절연막으로 구성된다.
또한, 도 43 및 도 44에 도시한 예에서는, 제어 게이트 전극 CG와 사이드 월 스페이서 SW의 사이, 및 메모리 게이트 전극 MG와 사이드 월 스페이서 SW의 사이에는, 예를 들어 산화실리콘으로 구성되는 절연막 SIF가 개재되어 있다.
다음으로, 도 45 및 도 46에 도시한 바와 같이, n+형 반도체 영역(12a 및 12b)을 이온 주입법 등을 이용하여 형성한다(도 10의 스텝 S17). 이 스텝 S17에서는, 예를 들어 비소(As) 또는 인(P) 등의 n형의 불순물을, 제어 게이트 전극 CG 및 메모리 게이트 전극 MG와, 그들과 이웃하는 사이드 월 스페이서 SW를 마스크로서 사용하고, 핀 FA 중, 영역 FA2 및 FA3에 도입한다. 이에 의해, 핀 FA의 영역 FA2에 n+형 반도체 영역(12a)이 형성되고, 핀 FA의 영역 FA3에 n+형 반도체 영역(12b)이 형성된다.
이때, n+형 반도체 영역(12a)은, 메모리 게이트 전극 MG의 측면 위의 사이드 월 스페이서 SW에 자기 정합하여 형성되고, n+형 반도체 영역(12b)은, 제어 게이트 전극 CG의 측면 위의 사이드 월 스페이서 SW에 자기 정합하여 형성된다.
이와 같이 하여, n-형 반도체 영역(11a)과 그보다도 고불순물 농도의 n+형 반도체 영역(12a)에 의해, LDD 구조를 갖고, 메모리 트랜지스터 MT의 소스 영역으로서 기능하는 n형의 반도체 영역 MS가 형성된다. 또한, n-형 반도체 영역(11b)과 그보다도 고불순물 농도의 n+형 반도체 영역(12b)에 의해, LDD 구조를 갖고, 제어 트랜지스터 CT의 드레인 영역으로서 기능하는 n형의 반도체 영역 MD가 형성된다.
그 후, n-형 반도체 영역(11a 및 11b)과, n+형 반도체 영역(12a 및 12b) 등에 도입된 불순물을 활성화하기 위한 열처리인 활성화 어닐을 행한다.
이에 의해, 도 45 및 도 46에 도시한 바와 같이, 제어 트랜지스터 CT 및 메모리 트랜지스터 MT가 형성되고, 제어 트랜지스터 CT 및 메모리 트랜지스터 MT에 의해, 불휘발성 메모리로서의 메모리 셀 MC가 형성된다. 즉, 제어 게이트 전극 CG와, 게이트 절연막 GIc와, 메모리 게이트 전극 MG와, 게이트 절연막 GIm에 의해, 불휘발성 메모리로서의 메모리 셀 MC가 형성된다. 또한, 이웃하는 2개의 메모리 셀 MC로서의 메모리 셀 MC1 및 MC2는, n+형 반도체 영역(12b)을 공유한다.
다음으로, 도 47 및 도 48에 도시한 바와 같이, 금속 실리사이드층(13)을 형성한다(도 10의 스텝 S18).
이 스텝 S18에서는, 우선, 소자 분리막 STM, 및 핀 FA 위에 캡 절연막 CP1, 메모리 게이트 전극 MG 및 사이드 월 스페이서 SW를 덮도록, 금속막을 형성한다. 금속막은, 예를 들어 코발트(Co)막, 니켈(Ni)막, 또는, 니켈 백금 합금막 등으로 구성되고, 스퍼터링 등을 이용하여 형성할 수 있다. 그리고, 반도체 기판(1)에 대하여 열처리를 실시함으로써, n+형 반도체 영역(12a 및 12b)과, 메모리 게이트 전극 MG의 각각의 상층부를, 금속막과 반응시킨다. 이에 의해, n+형 반도체 영역(12a 및 12b)과, 메모리 게이트 전극 MG의 각각의 표면에, 금속 실리사이드층(13)이 각각 형성된다.
금속 실리사이드층(13)은, 예를 들어 코발트 실리사이드층, 니켈 실리사이드층 또는, 백금 첨가 니켈 실리사이드층으로 할 수 있다. 그 후, 미반응된 금속막을 제거한다. 이와 같은 소위 살리사이드 프로세스를 행함으로써, n+형 반도체 영역(12a 및 12b)과, 메모리 게이트 전극 MG의 각각의 표면에, 금속 실리사이드층(13)을 형성할 수 있다.
다음으로, 도 5에 도시한 바와 같이, 절연막(14), 층간 절연막(15) 및 플러그 PG를 형성한다(도 10의 스텝 S19).
이 스텝 S19에서는, 우선, 캡 절연막 CP1, 게이트 절연막 GIm, 메모리 게이트 전극 MG, 및 사이드 월 스페이서 SW를 덮도록, 절연막(14)을 형성한다. 절연막(14)은, 예를 들어 질화실리콘막으로 구성된다. 절연막(14)을, 예를 들어 CVD법에 의해 형성할 수 있다.
이 스텝 S19에서는, 이어서 절연막(14) 위에 층간 절연막(15)을 형성한다. 층간 절연막(15)은, 산화실리콘막의 단체막, 혹은 질화실리콘막과 산화실리콘막의 적층막 등으로 구성된다. 층간 절연막(15)을, 예를 들어 CVD법에 의해 형성한 후, 층간 절연막(15)의 상면을 평탄화한다.
이 스텝 S19에서는, 이어서, 층간 절연막(15) 및 절연막(14)을 관통하는 플러그 PG를 형성한다. 우선, 포토리소그래피를 사용해서 층간 절연막(15) 위에 형성한 레지스트 패턴(도시생략)을 에칭 마스크로 하여, 층간 절연막(15) 및 절연막(14)을 드라이 에칭함으로써, 층간 절연막(15) 및 절연막(14)에 콘택트 홀 CNT를 형성한다. 다음으로, 콘택트 홀 CNT 내에, 도전체부로서, 텅스텐(W) 등으로 구성되는 도전성의 플러그 PG를 형성한다.
플러그 PG를 형성하기 위해서는, 예를 들어 콘택트 홀 CNT의 내부를 포함하는 층간 절연막(15) 위에, 예를 들어 티타늄(Ti)막, 질화티타늄(TiN)막, 또는 그들의 적층막으로 구성되는 배리어 도체막을 형성한다. 그리고 나서, 이 배리어 도체막 위에 텅스텐(W)막 등으로 구성되는 주 도체막을, 콘택트 홀 CNT를 매립하도록 형성하고, 층간 절연막(15) 위의 불필요한 주 도체막 및 배리어 도체막을 CMP법 또는 에치 백법 등에 의해 제거한다. 이에 의해, 플러그 PG를 형성할 수 있다. 또한, 도면의 간략화를 위해서, 도 5에서는, 플러그 PG를 구성하는 배리어 도체막 및 주 도체막을 일체화하여 나타내고 있다.
도 5에 도시한 바와 같이, 콘택트 홀 CNT 및 그것에 매립된 플러그 PG는, n+형 반도체 영역(12a 및 12b)의 각각의 위 등에 형성된다. 콘택트 홀 CNT의 저부에서는, 예를 들어 n+형 반도체 영역(12a 및 12b)의 각각의 위의 금속 실리사이드층(13)이 노출된다. 그리고, 콘택트 홀 CNT에 매립된 플러그 PG는, n+형 반도체 영역(12a 및 12b)의 각각의 위에 형성된 금속 실리사이드층(13)과 접촉함으로써, n+형 반도체 영역(12a 및 12b)의 각각과 전기적으로 접속된다. 또한, 도 5에서는 도시를 생략하였지만, 플러그 PG는, 메모리 게이트 전극 MG와 전기적으로 접속되어도 된다.
다음으로, 도 5에 도시한 바와 같이, 플러그 PG가 매립된 층간 절연막(15) 위에, 제1층째의 배선인 금속 배선 MW1 및 MW2를 형성한다(도 10의 스텝 S20). 여기에서는, 금속 배선 MW1 및 MW2를, 예를 들어 다마신 기술로서 싱글 다마신 기술을 이용하여 형성하는 경우에 대하여 설명한다.
우선, 플러그 PG가 매립된 층간 절연막(15) 위에 절연막(16)을 형성한다. 절연막(16)은, 복수의 절연막의 적층막으로 형성할 수도 있다. 이어서, 레지스트 패턴(도시생략)을 에칭 마스크로 한 드라이 에칭에 의해 절연막(16)의 소정의 영역에 배선 홈을 형성한다.
다음으로, 형성된 배선 홈의 저부 및 측벽 위를 포함하는 절연막(16) 위에, 예를 들어 질화티타늄(TiN)막, 탄탈륨(Ta)막 또는 질화 탄탈륨(TaN)막 등으로 구성되는 배리어 도체막을 형성한다. 그리고 나서, CVD법 또는 스퍼터링 등에 의해 배리어 도체막 위에 구리(Cu)의 시드층을 형성하고, 또한 전해 도금법 등을 이용하여 시드층 위에 구리(Cu) 도금막을 형성하여, Cu 도금막에 의해 배선 홈의 내부를 매립한다. 그리고 나서, 배선 홈 이외의 영역의 주 도체막과 배리어 도체막을 CMP법에 의해 제거하고, 배선 홈에 매립된 Cu를 주 도전 재료로 하는 제1층째의 배선인 금속 배선 MW1 및 MW2를 형성한다. 또한, 도 5에서는, 도면의 간략화를 위해서, 금속 배선 MW1 및 MW2는, 배리어 도체막, 시드층 및 Cu 도금막을 일체화하여 나타내고 있다.
금속 배선 MW1은, 플러그 PG를 개재하여, 메모리 셀 MC의 반도체 영역 MD와 전기적으로 접속되고, 금속 배선 MW2는, 플러그 PG를 개재하여, 메모리 셀 MC의 반도체 영역 MS와 전기적으로 접속된다. 그 후, 듀얼 다마신법 등에 의해 제2층째 이후의 배선을 형성하지만, 여기에서는 도시 및 그 설명은 생략한다. 또한, 제1층째의 배선 및 그보다도 상층의 배선은, 다마신 배선으로 한정되지 않고, 배선용 도전막을 패터닝하여 형성할 수도 있으며, 예를 들어 텅스텐(W) 배선 또는 알루미늄(Al) 배선 등으로 할 수도 있다.
이상과 같이 하여, 본 실시 형태의 반도체 장치가 제조된다.
<전하 축적부에 주입된 전자 및 정공의 분포>
다음으로, 전하 축적부로서의 절연막(6b)에 주입된 전자 및 정공의 분포에 대하여, 비교예와 대비하면서 설명한다.
도 49 및 도 50은, 비교예의 반도체 장치의 주요부 단면도이다. 도 49는, 도 7에 있어서, 도 5에 도시한 단면도 중 이점쇄선으로 둘러싸인 영역 RG2를 확대해서 나타낸 것과 마찬가지로, 비교예의 반도체 장치의 단면도를 확대해서 나타낸다. 도 50은, 도 8에 있어서, 도 6에 도시한 단면도 중 이점쇄선으로 둘러싸인 영역 RG3을 확대해서 나타낸 것과 마찬가지로, 비교예의 반도체 장치의 단면도를 확대해서 나타낸다.
도 49 및 도 50에 도시한 바와 같이, 비교예의 반도체 장치에서는, 핀 FA 중 메모리 게이트 전극 MG로 덮인 부분, 즉 영역 FA2의 표면이 파여 있지 않다. 그로 인해, 비교예의 반도체 장치에서는, 영역 FA2의 상면 TS2는, Z축 방향에 있어서, 영역 FA1의 상면 TS1과 동일한 높이 위치에 배치되고, 영역 FA2의 측면 SS3은, Y축 방향에 있어서, 영역 FA1의 측면 SS1과 동일 위치에 배치되고, 영역 FA2의 측면 SS4는, Y축 방향에 있어서, 영역 FA1의 측면 SS2와 동일 위치에 배치되어 있다. 또한, 영역 FA3의 상면 TS3은, Z축 방향에 있어서, 영역 FA1의 상면 TS1과 동일한 높이 위치에 배치되고, 영역 FA3의 측면 SS5는, Y축 방향에 있어서, 영역 FA1의 측면 SS1과 동일 위치에 배치되고, 영역 FA3의 측면 SS6은, Y축 방향에 있어서, 영역 FA1의 측면 SS2와 동일 위치에 배치되어 있다.
도 49에 도시한 바와 같이, 비교예의 반도체 장치에서는, 절연막(6b) 중, 메모리 게이트 전극 MG와 영역 FA2의 상면 TS2의 사이에 위치하는 부분의 전체가, 영역 FA2의 상면 TS2에 평행하다. 그로 인해, 게이트 절연막 GIm 중의 전하 축적부인 절연막(6b)에, 전술한 SSI 방식을 이용하여 핫일렉트론으로서의 전자를 주입함으로써, 데이터를 기입하는 경우, 전자는, 절연막(6b) 중, 메모리 게이트 전극 MG와 영역 FA2의 상면 TS2의 사이에 위치하는 부분에 균일하게 주입되기 쉽다. 즉, 전자 EL은, 도 49의 화살표 ELA1로 나타낸 바와 같이, 메모리 게이트 전극 MG와 영역 FA2의 상면 TS2 사이의 절연막(6b) 중, 드레인 영역으로서의 반도체 영역 MD측의 부분뿐만 아니라, 소스 영역으로서의 반도체 영역 MS측의 부분에도 주입되기 쉽다.
또한, 도 50에 도시한 바와 같이, 비교예의 반도체 장치에서는, 절연막(6b) 중, 메모리 게이트 전극 MG와 영역 FA2의 측면 SS3의 사이에 위치하는 부분의 전체가, 영역 FA2의 측면 SS3에 평행하다. 그로 인해, 게이트 절연막 GIm 중의 전하 축적부인 절연막(6b)에, 전술한 SSI 방식을 이용하여 핫일렉트론으로서의 전자를 주입함으로써, 데이터를 기입하는 경우, 전자는, 절연막(6b) 중, 메모리 게이트 전극 MG와 영역 FA2의 측면 SS3의 사이에 위치하는 부분에 균일하게 주입되기 쉽다. 즉, 전자 EL은, 도 50의 화살표 ELA2로 나타낸 바와 같이, 메모리 게이트 전극 MG와 영역 FA2의 측면 SS3 사이의 절연막(6b) 중, 드레인 영역으로서의 반도체 영역 MD측의 부분뿐만 아니라, 소스 영역으로서의 반도체 영역 MS측의 부분에도 주입되기 쉽다.
또한, 도 50에 도시한 바와 같이, 비교예의 반도체 장치에서는, 절연막(6b) 중, 메모리 게이트 전극 MG와 영역 FA2의 측면 SS4의 사이에 위치하는 부분의 전체가, 영역 FA2의 측면 SS4에 평행하다. 그로 인해, 게이트 절연막 GIm 중의 전하 축적부인 절연막(6b)에, 전술한 SSI 방식을 이용하여 핫일렉트론으로서의 전자를 주입함으로써, 데이터를 기입하는 경우, 전자는, 절연막(6b) 중, 메모리 게이트 전극 MG와 영역 FA2의 측면 SS4 사이에 위치하는 부분에 균일하게 주입되기 쉽다. 즉, 전자 EL은, 도 50의 화살표 ELA3으로 나타낸 바와 같이, 메모리 게이트 전극 MG와 영역 FA2의 측면 SS4 사이의 절연막(6b) 중, 드레인 영역으로서의 반도체 영역 MD측의 부분뿐만 아니라, 소스 영역으로서의 반도체 영역 MS측의 부분에도 주입되기 쉽다.
한편, 도 49에 도시한 바와 같이, 비교예의 반도체 장치에서는, 절연막(6b)에, 전술한 FN형 터널 현상을 이용해서 정공을 주입함으로써, 데이터를 소거하는 경우, 메모리 게이트 전극 MG와 핀 FA 사이의 전계는, 메모리 게이트 전극 MG의 하면 중 제어 게이트 전극 CG측의 단부 E101에 집중한다. 그로 인해, 정공 HL은, 도 49의 화살표 HLA1로 나타낸 바와 같이, 메모리 게이트 전극 MG 중 상면 TS2와 대향하는 부분과, 제어 게이트 전극 CG 사이의 절연막(6b) 중, 영역 FA2측 즉 단부 E101측의 부분에 주입되기 쉽다.
또한, 도 50에 도시한 바와 같이, 비교예의 반도체 장치에서는, 절연막(6b)에, 전술한 FN형 터널 현상을 이용해서 정공을 주입함으로써, 데이터를 소거하는 경우, 메모리 게이트 전극 MG와 핀 FA 사이의 전계는, 메모리 게이트 전극 MG의 측면으로서, 측면 SS3과 대향하는 측면 중, 제어 게이트 전극 CG측의 단부 E102에 집중한다. 그로 인해, 정공 HL은, 도 50의 화살표 HLA2로 나타낸 바와 같이, 메모리 게이트 전극 MG 중 측면 SS3과 대향하는 부분과, 제어 게이트 전극 CG 사이의 절연막(6b) 중, 영역 FA2측 즉 단부 E102측의 부분에 주입되기 쉽다.
또한, 도 50에 도시한 바와 같이, 비교예의 반도체 장치에서는, 절연막(6b)에, 전술한 FN형 터널 현상을 이용해서 정공을 주입함으로써, 데이터를 소거하는 경우, 메모리 게이트 전극 MG와 핀 FA 사이의 전계는, 메모리 게이트 전극 MG의 측면으로서, 측면 SS4와 대향하는 측면 중, 제어 게이트 전극 CG측의 단부 E103에 집중한다. 그로 인해, 정공 HL은, 도 50의 화살표 HLA3으로 나타낸 바와 같이, 메모리 게이트 전극 MG 중 측면 SS4와 대향하는 부분과, 제어 게이트 전극 CG 사이의 절연막(6b) 중, 영역 FA2측 즉 단부 E103측의 부분에 주입되기 쉽다.
따라서, 비교예의 반도체 장치에서는, 데이터를 기입할 때, 예를 들어 질화실리콘막으로 구성되는 절연막(6b)에 주입된 전자의 분포와, 데이터를 소거할 때 절연막(6b)에 주입된 정공의 분포가, 서로 상이하거나, 또는 서로 이격되어 있다. 특히, 제어 게이트 전극 CG와 메모리 게이트 전극 MG가 돌출부로서의 핀 FA를 걸쳐 있는 경우, 핀 FA의 상면측 및 핀 FA의 양 측면측의 각각에 있어서, 데이터를 기입할 때 전하 축적부에 주입된 전자의 분포와, 데이터를 소거할 때 전하 축적부에 주입된 정공의 분포가, 서로 상이하기 쉽다. 그로 인해, 기입 동작과 소거 동작을 다수 회 반복한 경우, 절연막(6b)을 포함한 게이트 절연막 GIm에 잔류하는 정공의 수가 증가하고, 메모리 셀의 유지 특성(리텐션 특성)이 저하되어, 반도체 장치의 특성을 향상시킬 수 없다.
여기서, 메모리 셀의 유지 특성이란, 기입 동작과 소거 동작을 다수 회, 예를 들어 1000회 정도 반복한 후, 실온보다도 고온, 예를 들어 150℃ 정도에서 장시간, 예를 들어 100시간 정도 방치할 때의 메모리 트랜지스터의 임계값 전압의 경시 변화에 따라, 평가할 수 있다.
전술한 바와 같이, 불휘발성 메모리의 미세화에 수반되어, 메모리 게이트 전극 MG의 게이트 길이가 짧아지면, FN형 터널 현상에 의한 소거 방법을 이용한 경우에, BTBT 현상에 의한 소거 방법을 이용한 경우와 비교하여, 소비 전류를 저감시킬 수 있는 효과가 현저해진다. 그러나, 상기한 바와 같이, FN형 터널 현상에 의한 소거 방법을 이용한 경우, 데이터를 소거할 때 절연막(6b)에 주입된 정공의 분포가, 데이터를 기입할 때 절연막(6b)에 주입된 전자의 분포와 상이하다는 과제가 현저해진다. 또한, 제어 게이트 전극 CG와 메모리 게이트 전극 MG가 핀 FA를 걸쳐 있는 경우, 데이터를 기입할 때 전하 축적부에 주입된 전자의 분포와, 데이터를 소거할 때 전하 축적부에 주입된 정공의 분포가, 서로 상이하다는 과제가 현저해진다. 그로 인해, 불휘발성 메모리를 용이하게 미세화할 수 없다.
또한, 상기 특허문헌 1에 개시된 기술에서도, 반도체 기판은, 제1면과, 제1면으로부터 깊이 방향을 향해서 제1면보다도 낮은 제2면을 갖고, 컨트롤 게이트 전극은, 제1면 위에 설치되고, 메모리 게이트 전극은, 제2면 위에 설치되어 있다.
그러나, 상기 특허문헌 1에 개시된 기술에서는, 제어 게이트 전극 CG 및 메모리 게이트 전극 MG가 핀 FA를 걸쳐 있는 경우에, 영역 FA2의 측면 SS3을 영역 FA1의 측면 SS1에 대하여 후퇴시키는 것은, 기재되어 있지 않다. 또한, 상기 특허문헌 1에 개시된 기술은, 메모리 게이트 전극의 폭을 축소한 경우, 메모리 게이트 전극 아래의 채널 길이도 짧아지고, 오프 누설 전류가 증대해버린다고 하는 과제를 해결하기 위한 기술이다.
<본 실시 형태의 주요한 특징과 효과>
한편, 본 실시 형태의 반도체 장치에서는, 영역 FA2의 상면 TS2는, 영역 FA1의 상면 TS1보다도 낮고, 또한 영역 FA2의 측면 SS3은, Y축 방향에 있어서, 영역 FA1의 측면 SS1에 대하여 Y축 방향에서의 부측에 배치되어 있다.
본 실시 형태의 반도체 장치에 있어서, 절연막(6b)에, 전술한 SSI 방식을 이용하여 핫일렉트론으로서의 전자를 주입함으로써, 데이터를 기입하는 경우를 생각한다. 이와 같은 경우, 도 7의 화살표 ELA1로 나타낸 바와 같이, 전자 EL은, 메모리 게이트 전극 MG와 영역 FA2의 상면 TS2 사이의 절연막(6b) 중, 드레인 영역으로서의 반도체 영역 MD측의 부분 PT22에는 주입되기 쉽다. 그러나, 메모리 게이트 전극 MG와 영역 FA2의 상면 TS2 사이의 절연막(6b) 중, 소스 영역으로서의 반도체 영역 MS측의 부분 PT21에는 주입되기 어렵다.
또한, 상기한 SSI 방식을 이용하여 데이터를 기입하는 경우, 도 8의 화살표 ELA2로 나타낸 바와 같이, 전자 EL은, 메모리 게이트 전극 MG와 영역 FA2의 측면 SS3 사이의 절연막(6b) 중, 드레인 영역으로서의 반도체 영역 MD측의 부분 PS32에는 주입되기 쉽다. 그러나, 소스 영역으로서의 반도체 영역 MS측의 부분 PS31에는 주입되기 어렵다.
한편, 본 실시 형태의 반도체 장치에 있어서, 절연막(6b)에, 전술한 FN형 터널 현상을 이용해서 정공을 주입함으로써, 데이터를 소거하는 경우를 생각한다. 이러한 경우, 도 7의 화살표 HLA1로 나타낸 바와 같이, 정공 HL은, 메모리 게이트 전극 MG 중 상면 TS2와 대향하는 부분과, 제어 게이트 전극 CG 사이의 절연막(6b) 중, 영역 FA2측 즉 하측의 부분 PT23 외에, 부분 PT22에도 주입된다.
또한, 상기한 FN형 터널 현상을 이용해서 데이터를 소거하는 경우, 도 8의 화살표 HLA2로 나타낸 바와 같이, 정공 HL은, 메모리 게이트 전극 MG 중 측면 SS3과 대향하는 부분과, 제어 게이트 전극 CG 사이의 절연막(6b) 중, 영역 FA2측, 즉 Y축 방향에서의 부측의 부분 PS33 외에도, 부분 PS32에도 주입된다.
이와 같이, 본 실시 형태의 반도체 장치에서는, 데이터를 기입할 때에도, 절연막(6b) 중 부분 PT22 및 부분 PS32에 전자가 주입되고, 데이터를 소거할 때에도, 절연막(6b) 중 부분 PT22 및 부분 PS32에 정공이 주입된다. 그로 인해, 본 실시 형태의 반도체 장치에서는, 영역 FA2의 상면 TS2측 및 측면 SS3측의 각각에 있어서, 데이터를 기입할 때 절연막(6b)에 주입된 전자의 분포와, 데이터를 소거할 때 절연막(6b)에 주입된 정공의 분포가, 서로 가까워진다. 따라서, 기입 동작과 소거 동작을 다수 회 반복한 경우라도, 절연막(6b)을 포함한 게이트 절연막 GIm에 잔류하는 정공의 수가 증가하지 않으므로, 메모리 셀의 유지 특성(리텐션 특성)이 저하되는 것을 방지 또는 억제할 수 있어, 반도체 장치의 특성을 향상시킬 수 있다.
또한, 바람직하게는, 영역 FA2의 측면 SS4는, 영역 FA1의 측면 SS2에 대하여 Y축 방향에서의 정측에 배치되어 있다.
그로 인해, 상기한 SSI 방식을 이용하여 데이터를 기입하는 경우, 도 8의 화살표 ELA3으로 나타낸 바와 같이, 전자 EL은, 메모리 게이트 전극 MG와 영역 FA2의 측면 SS4 사이의 절연막(6b) 중, 드레인 영역으로서의 반도체 영역 MD측의 부분 PS42에는 주입되기 쉽다. 그러나, 소스 영역으로서의 반도체 영역 MS측의 부분 PS41에는 주입되기 어렵다.
또한, 상기한 FN형 터널 현상을 이용해서 데이터를 소거하는 경우, 도 8의 화살표 HLA3으로 나타낸 바와 같이, 정공 HL은, 메모리 게이트 전극 MG 중 측면 SS4와 대향하는 부분과, 제어 게이트 전극 CG 사이의 절연막(6b) 중, 영역 FA2측 즉 Y축 방향에서의 정측의 부분 PS43 외에도, 부분 PS42에도 주입된다.
이와 같은 경우, 데이터를 기입할 때, 절연막(6b) 중 부분 PS42에 전자가 주입되고, 데이터를 소거할 때 절연막(6b) 중 부분 PS42에 정공이 주입된다. 그로 인해, 영역 FA2의 측면 SS4측에 있어서도, 데이터를 기입할 때 절연막(6b)에 주입된 전자의 분포와, 데이터를 소거할 때 절연막(6b)에 주입된 정공의 분포가, 서로 근접한다. 따라서, 기입 동작과 소거 동작을 다수 회 반복한 경우라도, 절연막(6b)을 포함한 게이트 절연막 GIm에 잔류하는 정공의 수가 증가하지 않으므로, 메모리 셀의 유지 특성(리텐션 특성)이 저하되는 것을 방지 또는 억제할 수 있어, 반도체 장치의 특성을 향상시킬 수 있다.
즉, 제어 게이트 전극 CG와 메모리 게이트 전극 MG가 핀 FA를 걸쳐 있는 경우, 영역 FA2의 상면 TS2를 영역 FA1의 상면 TS1보다도 낮게 한 것만으로는, 이하와 같은 문제가 있다. 즉, 영역 FA2의 Y축 방향에서의 적어도 한쪽의 측면측에 있어서, 데이터를 기입할 때 절연막(6b)에 주입된 전자의 분포와, 데이터를 소거할 때 절연막(6b)에 주입된 정공의 분포가, 서로 상이하다는 문제가 있다.
그러나, 본 실시 형태의 반도체 장치에서는, 영역 FA2의 상면 TS2를 영역 FA1의 상면 TS1보다도 낮게 하고, 또한 영역 FA2의 Y축 방향에서의 양측 중 적어도 한쪽의 측에서, 영역 FA2의 측면을 영역 FA1의 측면에 대하여 후퇴시킨다. 이에 의해, 영역 FA2의 Y축 방향에서의 적어도 한쪽의 측면측에 있어서, 데이터를 기입할 때 절연막(6b)에 주입된 전자의 분포와, 데이터를 소거할 때 절연막(6b)에 주입된 정공의 분포를, 서로 근접시킬 수 있다.
또한, 바람직하게는, 영역 FA2의 상면 TS2를 영역 FA1의 상면 TS1보다도 낮게 하고, 또한 영역 FA2의 Y축 방향에서의 양측에서, 영역 FA2의 측면을 영역 FA1의 측면에 대하여 후퇴시킨다. 이에 의해, 영역 FA2의 Y축 방향에서의 양 측면측에 있어서, 데이터를 기입할 때 절연막(6b)에 주입된 전자의 분포와, 데이터를 소거할 때 절연막(6b)에 주입된 정공의 분포를, 서로 근접시킬 수 있다.
도 7 및 도 8에 도시한 바와 같이, 영역 FA1과 영역 FA2의 사이에 영역 FA21이 형성되고, 영역 FA1의 상면 TS1과 영역 FA2의 상면 TS2가 접속면 TS21에 의해 접속되어 있는 경우를 생각한다. 이와 같은 경우, 바람직하게는, 부분 PT21은, 메모리 게이트 전극 MG와 영역 FA2의 상면 TS2 사이의 절연막(6b) 중, 상면 TS2를 따라 형성된 부분이며, 부분 PT22는, 상면 TS2에 대하여 경사진 부분이다.
이와 같은 경우, 메모리 게이트 전극 MG는, 상면 TS2와 대향한 전극부 MG21과, 전극부 MG21에 대하여 제어 게이트 전극 CG측에 형성된 전극부 MG22를 포함한다. 전극부 MG22는, 전극부 MG21의 하면 BT21과, 전극부 MG22의 제어 게이트 전극 CG측의 측면 BT23을 접속하는 하면으로서의 접속면 BT22를 갖는다. 전극부 MG22의 접속면 BT22의 단부 ET23은, 전극부 MG21의 하면 BT21과 접속되고, 전극부 MG22의 접속면 BT22의 단부 ET23과 반대측의 단부 ET24는, 전극부 MG22의 측면 BT23과 접속되어 있다. 단부 ET23은, 단부 ET24에 대하여 X축 방향에서의 정측에 배치되고, 또한 Z축 방향에 있어서, 단부 ET24보다도 하방에 배치되어 있다.
이와 같은 경우, 절연막(6b)에, 전술한 FN형 터널 현상을 이용해서 정공을 주입함으로써, 데이터를 소거하는 경우, 메모리 게이트 전극 MG와 핀 FA 사이의 전계는, 단부 ET24에도 집중하지만, 단부 ET23에도 집중한다. 그로 인해, 도 7의 화살표 HLA1로 나타낸 바와 같이, 정공 HL은, 부분 PT23 외에도, 부분 PT22에도 주입된다.
또한, 영역 FA1의 측면 SS1과 영역 FA2의 측면 SS3이 접속면 SS31에 의해 접속되어 있는 경우, 바람직하게는, 부분 PS31은, 메모리 게이트 전극 MG와 영역 FA2의 측면 SS3 사이의 절연막(6b) 중, 측면 SS3을 따라 형성된 부분이며, 부분 PS32는, 측면 SS3에 대하여 경사진 부분이다.
이와 같은 경우, 메모리 게이트 전극 MG는, 측면 SS3과 대향한 전극부 MG31과, 전극부 MG31에 대하여 제어 게이트 전극 CG측에 형성된 전극부 MG32를 포함한다. 전극부 MG32는, 전극부 MG31의 측면 BS31과, 전극부 MG32의 제어 게이트 전극 CG측의 측면 BS33을 접속하는 접속면 BS32를 갖는다. 전극부 MG32의 접속면 BS32의 단부 ES33은, 전극부 MG31의 측면 BS31과 접속되고, 전극부 MG32의 접속면 BS32의 단부 ES33과 반대측의 단부 ES34는, 전극부 MG32의 측면 BS33과 접속되어 있다. 단부 ES33은, 단부 ES34에 대하여 X축 방향에서의 정측에 배치되고, 또한 Y축 방향에 있어서, 단부 ES34에 대하여 Y축 방향에서의 부측에 배치되어 있다.
이와 같은 경우, 절연막(6b)에, 전술한 FN형 터널 현상을 이용해서 정공을 주입함으로써, 데이터를 소거하는 경우, 메모리 게이트 전극 MG와 핀 FA 사이의 전계는, 단부 ES34에도 집중하지만, 단부 ES33에도 집중한다. 그로 인해, 도 8의 화살표 HLA2로 나타낸 바와 같이, 정공 HL은, 부분 PS33 외에도, 부분 PS32에도 주입된다.
또한, 영역 FA1의 측면 SS2와 영역 FA2의 측면 SS4가 접속면 SS41에 의해 더 접속되어 있는 경우, 바람직하게는, 부분 PS41은, 메모리 게이트 전극 MG와 영역 FA2의 측면 SS4 사이의 절연막(6b) 중, 측면 SS4를 따라 형성된 부분이며, 부분 PS42는, 측면 SS4에 대하여 경사진 부분이다.
이와 같은 경우, 메모리 게이트 전극 MG는, 측면 SS4와 대향한 전극부 MG41과, 전극부 MG41에 대하여 제어 게이트 전극 CG측에 형성된 전극부 MG42를 포함한다. 전극부 MG42는, 전극부 MG41의 측면 BS41과, 전극부 MG42의 제어 게이트 전극 CG측의 측면 BS43을 접속하는 접속면 BS42를 갖는다. 전극부 MG42의 접속면 BS42의 단부 ES43은, 전극부 MG41의 측면 BS41과 접속되고, 전극부 MG42의 접속면 BS42의 단부 ES43과 반대측의 단부 ES44는, 전극부 MG42의 측면 BS43과 접속되어 있다. 단부 ES43은, 단부 ES44에 대하여 X축 방향에서의 정측에 배치되고, 또한 Y축 방향에 있어서, 단부 ES44에 대하여 Y축 방향에서의 정측에 배치되어 있다.
이와 같은 경우, 절연막(6b)에, 전술한 FN형 터널 현상을 이용해서 정공을 주입함으로써, 데이터를 소거하는 경우, 메모리 게이트 전극 MG와 핀 FA 사이의 전계는, 단부 ES44에도 집중하지만, 단부 ES43에도 집중한다. 그로 인해, 도 8의 화살표 HLA3으로 나타낸 바와 같이, 정공 HL은, 부분 PS43 외에도, 부분 PS42에도 주입된다.
또한, 도 7 및 도 8에서는 도시를 생략하였지만, 접속면 BT22의 하면 BT21측의 부분과 하면 BT21의 접속면 BT22측의 부분의 사이에 코너부가 형성되지 않고, 접속면 BT22의 하면 BT21측의 부분, 및 하면 BT21의 접속면 BT22측의 부분이 동일 곡면을 형성하는 경우가 있다. 또한, 접속면 BS32의 측면 BS31측의 부분과 측면 BS31의 접속면 BS32측의 부분의 사이에 코너부가 형성되지 않고, 접속면 BS32의 측면 BS31측의 부분, 및 측면 BS31의 접속면 BS32측의 부분이 동일 곡면을 형성하는 경우가 있다. 또한, 접속면 BS42의 측면 BS41측의 부분과 측면 BS41의 접속면 BS42측의 부분의 사이에 코너부가 형성되지 않고, 접속면 BS42의 측면 BS41측의 부분, 및 측면 BS41의 접속면 BS42측의 부분이 동일 곡면을 형성하는 경우가 있다.
<핀의 측면이 경사진 경우의 후퇴폭의 정의에 대하여>
다음으로, 핀의 측면이 경사진 경우의 후퇴폭의 정의에 대하여, 도 51을 참조하면서 설명한다. 도 51 및 도 52는, 실시 형태의 반도체 장치의 주요부 단면도이다. 도 51 및 도 52는, 도 5에 도시한 단면도 중 이점쇄선으로 둘러싸인 영역 RG4를 확대해서 나타낸다. 또한, 도 51 및 도 52에서는, 도면의 간략화를 위해서, 소자 분리막 STM보다도 상방, 및 영역 FA2보다도 상방의 부분의 도시를 생략하였다.
도 51에 도시한 바와 같이, 측면 SS3이, 측면 SS3의 상측일수록 Y축 방향에서의 부측에 배치되도록, Y축 방향에 수직인 평면, 즉 XZ 평면으로부터 경사진 경우, 측면 SS3의 상단부 TE3의 Y축 방향에서의 위치를, 측면 SS3의 Y축 방향에서의 위치라 정의할 수 있다. 마찬가지로, 측면 SS1이, 측면 SS1의 상측일수록 Y축 방향에서의 부측에 배치되도록, XZ 평면으로부터 경사진 경우, 측면 SS1의 상단부 TE1의 Y축 방향에서의 위치를, 측면 SS1의 Y축 방향에서의 위치라 정의할 수 있다. 이때, 측면 SS3의 측면 SS1에 대한 후퇴폭인 거리 DS2는, Y축 방향에서의 상단부 TE1과 상단부 TE3 사이의 거리로 된다. 또한, Z축 방향에서의 상면 TS1과 상면 TS2 사이의 거리가, 거리 DS1이다.
또한, 도 51에 도시한 바와 같이, 측면 SS4가, 측면 SS4의 상측일수록 Y축 방향에서의 정측에 배치되도록, XZ 평면으로부터 경사진 경우, 측면 SS4의 상단부 TE4의 Y축 방향에서의 위치를, 측면 SS4의 Y축 방향에서의 위치라 정의할 수 있다. 마찬가지로, 측면 SS2가, 측면 SS2의 상측일수록 Y축 방향에서의 정측에 배치되도록, XZ 평면으로부터 경사진 경우, 측면 SS2의 상단부 TE2의 Y축 방향에서의 위치를, 측면 SS2의 Y축 방향에서의 위치라 정의할 수 있다. 이때, 측면 SS4의 측면 SS2에 대한 후퇴폭인 거리 DS3은, Y축 방향에서의 상단부 TE2와 상단부 TE4 사이의 거리로 된다.
한편, 도 52에 도시한 바와 같이, 측면 SS3의 상부와 상면 TS2의 측면 SS3측의 부분의 사이에 코너부가 형성되지 않고, 측면 SS3의 상부, 및 상면 TS2의 측면 SS3측의 부분이 동일 곡면을 형성하는 경우가 있다. 이와 같은 경우에는, 높이 방향(Z축 방향)에 있어서의 측면 SS3의 중앙부가 동일 평면으로서 상측으로 연장됨으로써 형성된 가상적인 평면을 평면 SSV3이라 정의하고, Y축 방향에서의 상면 TS2의 중앙부가 동일 평면으로서 측면 SS3측으로 연장됨으로써 형성된 가상적인 평면을 평면 TSV3이라 정의할 수 있다. 그리고, 평면 SSV3과 평면 TSV3에 의해 형성되는 코너부를, 측면 SS3의 상단부 TE3이라 정의할 수 있다. 이때에도, 측면 SS3의 측면 SS1에 대한 후퇴폭인 거리 DS2는, Y축 방향에서의 상단부 TE1과 상단부 TE3 사이의 거리로 된다.
또한, 도 52에 도시한 바와 같이, 측면 SS4의 상부와 상면 TS2의 측면 SS4측의 부분의 사이에 코너부가 형성되지 않고, 측면 SS4의 상부, 및 상면 TS2의 측면 SS4측의 부분이 동일 곡면을 형성하는 경우가 있다. 이와 같은 경우에는, 높이 방향(Z축 방향)에 있어서의 측면 SS4의 중앙부가 동일 평면으로서 상측으로 연장됨으로써 형성된 가상적인 평면을 평면 SSV4라 정의하고, Y축 방향에서의 상면 TS2의 중앙부가 동일 평면으로서 측면 SS4측으로 연장됨으로써 형성된 가상적인 평면을 평면 TSV4라 정의할 수 있다. 그리고, 평면 SSV4와 평면 TSV4에 의해 형성되는 코너부를, 측면 SS4의 상단부 TE4라 정의할 수 있다. 이때에도, 측면 SS4의 측면 SS2에 대한 후퇴폭인 거리 DS3은, Y축 방향에서의 상단부 TE2와 상단부 TE4 사이의 거리로 된다.
이상, 본 발명자에 의해 이루어진 발명을 실시 형태에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 실시 형태로 한정되는 것이 아니라, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능한 것은 물론이다.
1: 반도체 기판
1a, 1b: 주면
2: 절연막
2a: 주면
3: 절연막
4: 도전막
5, 6, 6a, 6b, 6c: 절연막
7: 도전막
11a, 11b: n-형 반도체 영역
12a, 12b: n+형 반도체 영역
13: 금속 실리사이드층
14: 절연막
15: 층간 절연막
16: 절연막
100: CPU
200: RAM
300: 아날로그 회로
400: EEPROM
500: 플래시 메모리
600: I/O 회로
BA1, BA2: 반사 방지막
BS31, BS33, BS41, BS43: 측면
BS32, BS42: 접속면
BT21: 하면
BT22: 접속면
BT23: 측면
CG: 제어 게이트 전극
CHP: 반도체 칩
CNT: 콘택트 홀
CP1: 캡 절연막
CT: 제어 트랜지스터
DS1∼DS3: 거리
EL: 전자
ELA1∼ELA3: 화살표
ES31∼ES34, ES41∼ES44: 단부
ES51, ES52, ES61, ES62: 단부
ET21∼ET24, ET31, ET32: 단부
FA: 핀
FA1, FA2, FA21, FA3, FA31: 영역
GIc, GIm: 게이트 절연막
HL: 정공
HLA1∼HLA3: 화살표
HM: 하드마스크막
IF1, IF2: 절연막
MC, MC1, MC2: 메모리 셀
MD: 반도체 영역
MG: 메모리 게이트 전극
MG21, MG22, MG31, MG32, MG41, MG42: 전극부
MP1, MP2: 마스크 패턴
MS: 반도체 영역
MT: 메모리 트랜지스터
MW1, MW2: 금속 배선
PG: 플러그
PP1∼PP4: 평면
PS31∼PS33, PS41∼PS43, PT21∼PT23: 부분
PW: p형 웰
RF1, RF2: 레지스트막
RG1∼RG4: 영역
SIF: 절연막
SOF1: 희생 산화막
SP1: 스페이서
SS1, SS2, SS3, SS4, SS5, SS6, SSV3, SSV4: 측면
SS31, SS41, SS51, SS61: 접속면
STM: 소자 분리막
SW: 사이드 월 스페이서
TE1∼TE4: 상단부
TS1, TS2, TS3 상면
TS21, TS31: 접속면
TSV3, TSV4: 평면
VMG: n-형 반도체 영역
WD1∼WD3: 폭

Claims (15)

  1. 반도체 기판과,
    상기 반도체 기판의 일부분으로서, 상기 반도체 기판의 주면으로부터 돌출되고, 또한 평면에서 볼 때 제1 방향으로 연장되는 돌출부와,
    상기 돌출부 위에 형성되고, 또한 평면에서 볼 때 상기 제1 방향과 교차하는 제2 방향으로 연장되는 제1 게이트 전극과,
    상기 제1 게이트 전극과 상기 돌출부의 사이에 형성된 제1 게이트 절연막과,
    상기 돌출부 위에 형성되고, 평면에서 볼 때 상기 제2 방향으로 연장되고, 또한 상기 제1 게이트 전극과 이웃하는 제2 게이트 전극과,
    상기 제2 게이트 전극과 상기 돌출부의 사이, 및 상기 제2 게이트 전극과 상기 제1 게이트 전극의 사이에 형성되고, 또한 내부에 전하 축적부를 갖는 제2 게이트 절연막
    을 갖고,
    상기 돌출부는,
    제1 영역과,
    평면에서 볼 때, 상기 제1 영역에 대하여 상기 제1 방향에서의 제1측에 배치된 제2 영역
    을 포함하고,
    상기 제1 게이트 전극은, 상기 제1 영역의 제1 상면, 상기 제1 영역의 상기 제2 방향에서의 제2 측의 제1 측면, 및 상기 제1 영역의 상기 제2 방향에서의 상기 제2 측과 반대측의 제2 측면을 덮고,
    상기 제2 게이트 전극은, 상기 제2 영역의 제2 상면, 상기 제2 영역의 상기 제2 측의 제3 측면, 및 상기 제2 영역의 상기 제2 측과 반대측의 제4 측면을 덮고,
    상기 제2 상면은, 상기 제1 상면보다도 낮고,
    상기 제3 측면은, 상기 제2 방향에 있어서, 상기 제1 측면에 대하여 상기 제2 측과 반대측에 배치되어 있는, 반도체 장치.
  2. 제1항에 있어서,
    상기 주면에 수직인 제3 방향에서의 상기 제2 상면과 상기 제1 상면 사이의 거리는, 상기 제2 방향에서의 상기 제3 측면과 상기 제1 측면 사이의 거리보다도 긴, 반도체 장치.
  3. 제1항에 있어서,
    상기 제4 측면은, 상기 제2 방향에 있어서, 상기 제2 측면에 대하여 상기 제2 측에 배치되어 있는, 반도체 장치.
  4. 제3항에 있어서,
    상기 주면에 수직인 제4 방향에서의 상기 제2 상면과 상기 제1 상면 사이의 거리는, 상기 제2 방향에서의 상기 제3 측면과 상기 제1 측면 사이의 거리, 및 상기 제2 방향에서의 상기 제4 측면과 상기 제2 측면 사이의 거리 중 어느 한쪽보다도 긴, 반도체 장치.
  5. 제1항에 있어서,
    상기 돌출부는, 평면에서 볼 때, 상기 제1 영역에 대하여 상기 제1측과 반대측에 배치된 제3 영역을 포함하고,
    상기 제3 영역의 제3 상면은, 상기 제1 상면보다도 낮고, 또한 상기 제2 상면보다도 높고,
    상기 제3 영역의 상기 제2 측의 제5 측면은, 상기 제2 방향에 있어서, 상기 제1 측면에 대하여 상기 제2 측과 반대측에 배치되고, 또한 상기 제3 측면에 대하여 상기 제2 측에 배치되어 있는, 반도체 장치.
  6. 제5항에 있어서,
    상기 제4 측면은, 상기 제2 방향에 있어서, 상기 제2 측면에 대하여 상기 제2 측에 배치되고,
    상기 제3 영역의 상기 제2 측과 반대측의 제6 측면은, 상기 제2 방향에 있어서, 상기 제2 측면에 대하여 상기 제2 측에 배치되고, 또한 상기 제4 측면에 대하여 상기 제2 측과 반대측에 배치되어 있는, 반도체 장치.
  7. 제1항에 있어서,
    상기 제2 게이트 절연막은,
    제1 산화실리콘막과,
    상기 제1 산화실리콘막 위의 제1 질화실리콘막과,
    상기 제1 질화실리콘막 위의 제2 산화실리콘막
    을 포함하는, 반도체 장치.
  8. 제1항에 있어서,
    상기 제1 게이트 절연막과, 상기 제1 게이트 전극과, 상기 제2 게이트 절연막과, 상기 제2 게이트 전극에 의해 불휘발성 메모리가 형성되어 있는, 반도체 장치.
  9. (a) 반도체 기판을 준비하는 공정,
    (b) 상기 반도체 기판의 일부분으로서, 상기 반도체 기판의 주면으로부터 돌출되고, 또한 평면에서 볼 때 제1 방향으로 연장되는 돌출부를 형성하는 공정,
    (c) 상기 돌출부 위에 평면에서 볼 때 상기 제1 방향과 교차하는 제2 방향으로 연장되는 제1 게이트 전극을 형성하고, 상기 제1 게이트 전극과 상기 돌출부의 사이에 제1 게이트 절연막을 형성하는 공정,
    (d) 상기 돌출부 위, 및 상기 제1 게이트 전극의 표면에, 내부에 전하 축적부를 갖는 절연막을 형성하는 공정,
    (e) 상기 절연막 위에, 도전막을 형성하는 공정,
    (f) 상기 도전막을 에치 백함으로써, 평면에서 볼 때, 상기 제1 게이트 전극의 상기 제1 방향에서의 제1측에 상기 절연막을 개재하여 상기 도전막을 남겨서 제2 게이트 전극을 형성하고, 상기 제2 게이트 전극과 상기 돌출부의 사이, 및 상기 제2 게이트 전극과 상기 제1 게이트 전극 사이의 상기 절연막을 포함하는 제2 게이트 절연막을 형성하는 공정
    을 갖고,
    상기 (b) 공정에서는, 제1 영역과, 평면에서 볼 때, 상기 제1 영역에 대하여 상기 제1측에 배치된 제2 영역을 포함하는 상기 돌출부를 형성하고,
    상기 (c) 공정에서는, 상기 제1 영역의 제1 상면, 상기 제1 영역의 상기 제2 방향에서의 제2 측의 제1 측면, 및 상기 제1 영역의 상기 제2 방향에서의 상기 제2 측과 반대측의 제2 측면을 덮는 상기 제1 게이트 전극을 형성하고,
    상기 (d) 공정은,
    (d1) 상기 (c) 공정의 후, 상기 제2 영역을 에칭함으로써, 상기 제2 영역의 제2 상면을, 상기 제1 상면보다도 낮게 하고, 상기 제2 영역의 상기 제2 측의 제3 측면을, 상기 제2 방향에 있어서, 상기 제1 측면에 대하여 상기 제2 측과 반대측으로 후퇴시키는 공정,
    (d2) 상기 (d1) 공정의 후, 상기 제2 상면, 상기 제3 측면, 상기 제2 영역의 상기 제2 방향에서의 상기 제2 측과 반대측의 제4 측면, 및 상기 제1 게이트 전극의 표면에, 상기 절연막을 형성하는 공정
    을 포함하고,
    상기 (f) 공정에서는, 상기 제2 상면, 상기 제3 측면 및 상기 제4 측면을 덮는 상기 제2 게이트 전극을 형성하는, 반도체 장치의 제조 방법.
  10. 제9항에 있어서,
    상기 (d1) 공정에서는, 상기 주면에 수직인 제3 방향에서의 상기 제2 상면과 상기 제1 상면 사이의 거리가, 상기 제2 방향에서의 상기 제3 측면과 상기 제1 측면 사이의 거리보다도 길어지도록, 상기 제2 상면을 상기 제1 상면보다도 낮게 하고, 상기 제3 측면을 상기 제1 측면에 대하여 후퇴시키는, 반도체 장치의 제조 방법.
  11. 제9항에 있어서,
    상기 (d1) 공정에서는, 상기 제2 영역을 에칭함으로써, 상기 제4 측면을, 상기 제2 방향에 있어서, 상기 제2 측면에 대하여 상기 제2 측으로 후퇴시키는, 반도체 장치의 제조 방법.
  12. 제11항에 있어서,
    상기 (d1) 공정에서는, 상기 주면에 수직인 제4 방향에서의 상기 제2 상면과 상기 제1 상면 사이의 거리가, 상기 제2 방향에서의 상기 제3 측면과 상기 제1 측면 사이의 거리, 및 상기 제2 방향에서의 상기 제4 측면과 상기 제2 측면 사이의 거리 중 어느 것보다도 길어지도록, 상기 제2 상면을 상기 제1 상면보다도 낮게 하고, 상기 제3 측면을 상기 제1 측면에 대하여 후퇴시키고, 상기 제4 측면을 상기 제2 측면에 대하여 후퇴시키는, 반도체 장치의 제조 방법.
  13. 제9항에 있어서,
    상기 (b) 공정에서는, 평면에서 볼 때, 상기 제1 영역에 대하여 상기 제1측과 반대측에 배치된 제3 영역을 포함하는 상기 돌출부를 형성하고,
    상기 (d) 공정은,
    (d3) 상기 (d1) 공정의 후, 상기 (d2) 공정 전에, 상기 제3 영역의 표면을 산화함으로써, 상기 제3 영역의 제3 상면을, 상기 제1 영역의 상기 제1 상면보다도 낮게 하고, 상기 제3 영역의 상기 제2 측의 제5 측면을, 상기 제2 방향에 있어서, 상기 제1 측면에 대하여 상기 제2 측과 반대측으로 후퇴시키는 공정
    을 포함하고,
    상기 (d3) 공정에서는, 상기 제3 상면이 상기 제2 상면보다도 높아지도록, 상기 제3 상면을 상기 제1 상면보다도 낮게 하고, 상기 제5 측면이, 상기 제2 방향에 있어서, 상기 제3 측면에 대하여 상기 제2 측에 배치되도록, 상기 제5 측면을 후퇴시키는, 반도체 장치의 제조 방법.
  14. 제13항에 있어서,
    상기 (d1) 공정에서는, 상기 제2 영역을 에칭함으로써, 상기 제4 측면을, 상기 제2 방향에 있어서, 상기 제2 측면에 대하여 상기 제2 측으로 후퇴시키고,
    상기 (d3) 공정에서는, 상기 제3 영역의 표면을 산화함으로써, 상기 제3 영역의 상기 제2 측과 반대측의 제6 측면을, 상기 제2 방향에 있어서, 상기 제2 측면에 대하여 상기 제2 측으로 후퇴시키고,
    상기 (d3) 공정에서는, 상기 제6 측면이, 상기 제2 방향에 있어서, 상기 제4 측면에 대하여 상기 제2 측과 반대측에 배치되도록, 상기 제6 측면을 후퇴시키는, 반도체 장치의 제조 방법.
  15. 제9항에 있어서,
    상기 제1 게이트 절연막과, 상기 제1 게이트 전극과, 상기 제2 게이트 절연막과, 상기 제2 게이트 전극에 의해 불휘발성 메모리가 형성되는, 반도체 장치의 제조 방법.
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