JP2003078041A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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Classifications
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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-
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-
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- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
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- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
Abstract
(57)【要約】
【課題】 トンネル膜の段差部による薄膜化を防止する
ことにより、記憶装置の信頼性を向上できるようにす
る。 【解決手段】 半導体基板１１上には、第１の絶縁膜１
３を介して選択的に形成されたコントロールゲート電極
１４と、該コントロールゲート電極１４の一側面上に第
２の絶縁膜１５を介して形成されたフローティングゲー
ト電極１６とを有している。半導体基板１１は、第１主
面１１ａ及び第２主面をつなぎ且つフローティングゲー
ト電極１６が覆う段差領域１１ｃを有し、該段差領域１
１ｃは、第１主面１１ａと接続する第１段差部１１１
と、該第１段差部１１１と第２の主面１１ｂとを接続す
る第２段差部１１２とにより構成されている。
ことにより、記憶装置の信頼性を向上できるようにす
る。 【解決手段】 半導体基板１１上には、第１の絶縁膜１
３を介して選択的に形成されたコントロールゲート電極
１４と、該コントロールゲート電極１４の一側面上に第
２の絶縁膜１５を介して形成されたフローティングゲー
ト電極１６とを有している。半導体基板１１は、第１主
面１１ａ及び第２主面をつなぎ且つフローティングゲー
ト電極１６が覆う段差領域１１ｃを有し、該段差領域１
１ｃは、第１主面１１ａと接続する第１段差部１１１
と、該第１段差部１１１と第２の主面１１ｂとを接続す
る第２段差部１１２とにより構成されている。
Description
【０００１】
【発明の属する技術分野】本発明は、フローティングゲ
ート型ＥＥＰＲＯＭ(Electrically Erasable andProgra
mmable Read Only Memory)装置に関し、特に、半導体基
板とフローティングゲート電極とが絶縁膜を介して対向
し、該フローティングゲート電極が半導体基板に設けら
れた段差部を覆う構成の半導体記憶装置及びその製造方
法に関する。
ート型ＥＥＰＲＯＭ(Electrically Erasable andProgra
mmable Read Only Memory)装置に関し、特に、半導体基
板とフローティングゲート電極とが絶縁膜を介して対向
し、該フローティングゲート電極が半導体基板に設けら
れた段差部を覆う構成の半導体記憶装置及びその製造方
法に関する。
【０００２】
【従来の技術】電気的に書き込み及び消去が可能な不揮
発性メモリ装置として、フローティングゲート電極を有
するＥＥＰＲＯＭ装置が良く知られている。
発性メモリ装置として、フローティングゲート電極を有
するＥＥＰＲＯＭ装置が良く知られている。
【０００３】近年、比較的に低電圧で動作が可能なよう
に、コントロールゲート電極の側面上にフローティング
ゲート電極を設けた、いわゆるスプリットゲート型のＥ
ＥＰＲＯＭ装置が提案されている。
に、コントロールゲート電極の側面上にフローティング
ゲート電極を設けた、いわゆるスプリットゲート型のＥ
ＥＰＲＯＭ装置が提案されている。
【０００４】一方、トランジスタを始めとする半導体装
置は、超微細化、高集積化、高性能化及び高信頼性化が
求められてきており、スプリットゲート型のＥＥＰＲＯ
Ｍ装置においても、超微細化、高性能化及び高信頼性化
が求められている。
置は、超微細化、高集積化、高性能化及び高信頼性化が
求められてきており、スプリットゲート型のＥＥＰＲＯ
Ｍ装置においても、超微細化、高性能化及び高信頼性化
が求められている。
【０００５】以下、従来のスプリットゲート型の半導体
記憶装置について図面を参照しながら説明する。
記憶装置について図面を参照しながら説明する。
【０００６】図６（ａ）に示すように、従来の半導体記
憶装置の半導体基板１０１は、第１主面１０１ａと該第
１主面１０１ａよりも低い第２主面１０１ｂと両者をつ
なぐ段差部１０１ｃとを有している。第１主面１０１ａ
上にはゲート絶縁膜である第１絶縁膜１０３を介してコ
ントロールゲート電極１０４が形成されている。
憶装置の半導体基板１０１は、第１主面１０１ａと該第
１主面１０１ａよりも低い第２主面１０１ｂと両者をつ
なぐ段差部１０１ｃとを有している。第１主面１０１ａ
上にはゲート絶縁膜である第１絶縁膜１０３を介してコ
ントロールゲート電極１０４が形成されている。
【０００７】コントロールゲート電極１０４の段差部１
０１ｃ側の側面上には第２の絶縁膜１０５を介して容量
結合すると共に、第２の絶縁膜１０５を介して段差部１
０１ｃと対向するフローティングゲート電極１０６が形
成されている。第２の絶縁膜１０５はコントロールゲー
ト電極１０４との対向部分が容量膜となり、半導体基板
１０１のチャネル領域との対向部分でトンネル膜とな
る。
０１ｃ側の側面上には第２の絶縁膜１０５を介して容量
結合すると共に、第２の絶縁膜１０５を介して段差部１
０１ｃと対向するフローティングゲート電極１０６が形
成されている。第２の絶縁膜１０５はコントロールゲー
ト電極１０４との対向部分が容量膜となり、半導体基板
１０１のチャネル領域との対向部分でトンネル膜とな
る。
【０００８】半導体基板１０１の第１主面に含まれる領
域にはソース領域１０７がイオン注入により形成され、
第２主面に含まれる領域にはドレイン領域１０８がイオ
ン注入により形成されている。
域にはソース領域１０７がイオン注入により形成され、
第２主面に含まれる領域にはドレイン領域１０８がイオ
ン注入により形成されている。
【０００９】
【発明が解決しようとする課題】しかしながら、前記従
来の半導体記憶装置は、図６（ｂ）の段差部１０１ｃの
近傍の拡大断面図に示すように、段差部１０１ｃの上側
の角部を始点として、第１主面方向Ｘと段差部１０１ｃ
の側面方向Ｙとがなす伏角θが鈍角となる。すなわち、
段差部の上側の角部は鋭角となるため、該角部で第２の
絶縁膜（トンネル膜）１０５の膜厚が局所的に薄くな
り、その結果、第２の絶縁膜の耐圧が低下して記憶装置
としての信頼性が劣化するという問題を有している。
来の半導体記憶装置は、図６（ｂ）の段差部１０１ｃの
近傍の拡大断面図に示すように、段差部１０１ｃの上側
の角部を始点として、第１主面方向Ｘと段差部１０１ｃ
の側面方向Ｙとがなす伏角θが鈍角となる。すなわち、
段差部の上側の角部は鋭角となるため、該角部で第２の
絶縁膜（トンネル膜）１０５の膜厚が局所的に薄くな
り、その結果、第２の絶縁膜の耐圧が低下して記憶装置
としての信頼性が劣化するという問題を有している。
【００１０】本発明は、前記従来の問題を解決し、トン
ネル膜の段差部による薄膜化を防止することにより、記
憶装置の信頼性を向上できるようにすることを目的とす
る。
ネル膜の段差部による薄膜化を防止することにより、記
憶装置の信頼性を向上できるようにすることを目的とす
る。
【００１１】
【課題を解決するための手段】前記の目的を達成するた
め、本発明は、半導体基板に形成されたフローティング
ゲート電極により覆われる段差領域を複数の段差部によ
って構成する。
め、本発明は、半導体基板に形成されたフローティング
ゲート電極により覆われる段差領域を複数の段差部によ
って構成する。
【００１２】具体的に、本発明に係る半導体記憶装置
は、半導体基板の第１主面上に第１の絶縁膜を介して形
成されたコントロールゲート電極と、半導体基板におけ
る第１主面と該第１主面よりも低い第２主面とをつなぐ
段差領域を第２の絶縁膜を介して覆うと共に、側面がコ
ントロールゲート電極の一側面と第３の絶縁膜を介して
容量結合するフローティングゲート電極とを備え、段差
領域は、第１主面と接続する第１段差部と、該第１段差
部と第２の主面とを接続する第２段差部とを有してい
る。
は、半導体基板の第１主面上に第１の絶縁膜を介して形
成されたコントロールゲート電極と、半導体基板におけ
る第１主面と該第１主面よりも低い第２主面とをつなぐ
段差領域を第２の絶縁膜を介して覆うと共に、側面がコ
ントロールゲート電極の一側面と第３の絶縁膜を介して
容量結合するフローティングゲート電極とを備え、段差
領域は、第１主面と接続する第１段差部と、該第１段差
部と第２の主面とを接続する第２段差部とを有してい
る。
【００１３】本発明の半導体記憶装置によると、段差領
域が、第１主面と接続する第１段差部と、該第１段差部
と第２の主面とを接続する第２段差部とを有しているた
め、各段差部ごとの高さ（深さ）がそれぞれ小さくなる
ので、各段差部の上側の角部の伏角は鋭角となる。これ
により、段差領域を覆うトンネル膜である第２の絶縁膜
が各段差部の角部においてもその膜厚が局所的に薄くな
らないため、第２の絶縁膜の耐圧が損なわれず、従っ
て、装置の信頼性が向上する。
域が、第１主面と接続する第１段差部と、該第１段差部
と第２の主面とを接続する第２段差部とを有しているた
め、各段差部ごとの高さ（深さ）がそれぞれ小さくなる
ので、各段差部の上側の角部の伏角は鋭角となる。これ
により、段差領域を覆うトンネル膜である第２の絶縁膜
が各段差部の角部においてもその膜厚が局所的に薄くな
らないため、第２の絶縁膜の耐圧が損なわれず、従っ
て、装置の信頼性が向上する。
【００１４】本発明の半導体記憶装置において、第１段
差部及び第２段差部がそれぞれ鋭角である伏角を持ち、
第２の段差部の伏角が第１段差部の伏角よりも大きいこ
とが好ましい。
差部及び第２段差部がそれぞれ鋭角である伏角を持ち、
第２の段差部の伏角が第１段差部の伏角よりも大きいこ
とが好ましい。
【００１５】さらに、この場合に、第１段差部の伏角が
０度よりも大きく且つほぼ５０度以下であることが好ま
しい。
０度よりも大きく且つほぼ５０度以下であることが好ま
しい。
【００１６】本発明に係る半導体記憶装置の製造方法
は、半導体基板の第１主面上に第１の絶縁膜を介して第
１の導電膜からなるコントロールゲート電極を選択的に
形成する第１の工程と、半導体基板におけるコントロー
ルゲート電極の一側面側の領域に選択的にエッチングを
行なうことにより、第１段差部を形成する第２の工程
と、半導体基板における第１段差部に対してコントロー
ルゲート電極の反対側の領域に第１段差部に沿って選択
的にエッチングを行なうことにより、第１段差部と接続
された第２段差部及び該第２段差部と接続された第２主
面とを形成する第３の工程と、コントロールゲート電極
の第１段差部側の側面、第１段差部、第２段差部及び第
２主面を覆う第２の絶縁膜を形成する第４の工程と、コ
ントロールゲート電極の第１段差部側の側面、第１段差
部、第２段差部及び第２主面を第２の絶縁膜を介して覆
うように、サイドウォール状の第２の導電膜からなるフ
ローティングゲート電極を形成する第５の工程と、コン
トロールゲート電極及びフローティングゲート電極をマ
スクとして、半導体基板に不純物を注入することによ
り、第１主面及び第２主面にソース領域及びドレイン領
域を形成する工程とを備えている。
は、半導体基板の第１主面上に第１の絶縁膜を介して第
１の導電膜からなるコントロールゲート電極を選択的に
形成する第１の工程と、半導体基板におけるコントロー
ルゲート電極の一側面側の領域に選択的にエッチングを
行なうことにより、第１段差部を形成する第２の工程
と、半導体基板における第１段差部に対してコントロー
ルゲート電極の反対側の領域に第１段差部に沿って選択
的にエッチングを行なうことにより、第１段差部と接続
された第２段差部及び該第２段差部と接続された第２主
面とを形成する第３の工程と、コントロールゲート電極
の第１段差部側の側面、第１段差部、第２段差部及び第
２主面を覆う第２の絶縁膜を形成する第４の工程と、コ
ントロールゲート電極の第１段差部側の側面、第１段差
部、第２段差部及び第２主面を第２の絶縁膜を介して覆
うように、サイドウォール状の第２の導電膜からなるフ
ローティングゲート電極を形成する第５の工程と、コン
トロールゲート電極及びフローティングゲート電極をマ
スクとして、半導体基板に不純物を注入することによ
り、第１主面及び第２主面にソース領域及びドレイン領
域を形成する工程とを備えている。
【００１７】本発明の半導体記憶装置の製造方法による
と、半導体基板におけるコントロールゲート電極の一側
面側の領域にエッチングにより第１段差部を形成した
後、半導体基板の第１段差部に対してコントロールゲー
ト電極の反対側の領域に第１段差部に沿ってエッチング
を行なうことにより、第１段差部と接続された第２段差
部及び該第２段差部と接続された第２主面とを形成する
ため、その後に、各段差部を覆うようにトンネル膜とな
る第２の絶縁膜を形成しても、第２の絶縁膜における各
段差部の角部上の膜厚が局所的に薄くならない。その結
果、第２の絶縁膜の耐圧が損なわれることがないので、
装置の信頼性が向上する。
と、半導体基板におけるコントロールゲート電極の一側
面側の領域にエッチングにより第１段差部を形成した
後、半導体基板の第１段差部に対してコントロールゲー
ト電極の反対側の領域に第１段差部に沿ってエッチング
を行なうことにより、第１段差部と接続された第２段差
部及び該第２段差部と接続された第２主面とを形成する
ため、その後に、各段差部を覆うようにトンネル膜とな
る第２の絶縁膜を形成しても、第２の絶縁膜における各
段差部の角部上の膜厚が局所的に薄くならない。その結
果、第２の絶縁膜の耐圧が損なわれることがないので、
装置の信頼性が向上する。
【００１８】本発明の半導体記憶装置の製造方法は、第
２の工程と第５の工程との間に、コントロールゲート電
極の側方の領域に不純物を注入する工程をさらに備えて
いることが好ましい。
２の工程と第５の工程との間に、コントロールゲート電
極の側方の領域に不純物を注入する工程をさらに備えて
いることが好ましい。
【００１９】本発明の半導体記憶装置の製造方法は、第
３の工程において、第２段差部を第１段差部よりも深く
なるようにエッチングすることが好ましい。
３の工程において、第２段差部を第１段差部よりも深く
なるようにエッチングすることが好ましい。
【００２０】本発明の半導体記憶装置の製造方法におい
て、第１段差部及び第２段差部がそれぞれ鋭角からなる
伏角を持ち、第２の段差部の伏角が第１段差部の伏角よ
りも大きいことが好ましい。
て、第１段差部及び第２段差部がそれぞれ鋭角からなる
伏角を持ち、第２の段差部の伏角が第１段差部の伏角よ
りも大きいことが好ましい。
【００２１】さらに、この場合に、第１段差部の伏角が
０度よりも大きく且つほぼ５０度以下であることが好ま
しい。
０度よりも大きく且つほぼ５０度以下であることが好ま
しい。
【００２２】
【発明の実施の形態】（第１の実施形態）本発明の第１
の実施形態について図面を参照しながら説明する。
の実施形態について図面を参照しながら説明する。
【００２３】図１（ａ）及び（ｂ）は本発明の第１の実
施形態に係る半導体記憶装置であって、（ａ）はメモリ
セルの断面構成を示し、（ｂ）は半導体基板の段差領域
の近傍を拡大した断面構成を示している。
施形態に係る半導体記憶装置であって、（ａ）はメモリ
セルの断面構成を示し、（ｂ）は半導体基板の段差領域
の近傍を拡大した断面構成を示している。
【００２４】図１（ａ）に示すように、第１の実施形態
に係る半導体記憶装置は、例えばシリコン（Ｓｉ）から
なり、選択的に形成された酸化シリコンからなる素子分
離絶縁膜１２により素子活性領域が区画された半導体基
板１１と、半導体基板１１上に酸化シリコン（ＳｉＯ
2 ）からなりゲート絶縁膜となる第１の絶縁膜１３を介
して選択的に形成されたポリシリコンからなるコントロ
ールゲート電極１４と、該コントロールゲート電極１４
の一側面上及び半導体基板１１上に、酸化シリコンから
なる第２の絶縁膜１５を介して形成されたポリシリコン
からなるフローティングゲート電極１６とを有してい
る。ここで、第２の絶縁膜１５はコントロールゲート電
極１４との対向部分が容量膜となり、半導体基板１１の
チャネル領域との対向部分がトンネル膜となる。また、
容量膜部分を第２の絶縁膜と異なる構造を有する第３の
絶縁膜としても良く、例えば窒化シリコンを含む容量膜
としても良い。
に係る半導体記憶装置は、例えばシリコン（Ｓｉ）から
なり、選択的に形成された酸化シリコンからなる素子分
離絶縁膜１２により素子活性領域が区画された半導体基
板１１と、半導体基板１１上に酸化シリコン（ＳｉＯ
2 ）からなりゲート絶縁膜となる第１の絶縁膜１３を介
して選択的に形成されたポリシリコンからなるコントロ
ールゲート電極１４と、該コントロールゲート電極１４
の一側面上及び半導体基板１１上に、酸化シリコンから
なる第２の絶縁膜１５を介して形成されたポリシリコン
からなるフローティングゲート電極１６とを有してい
る。ここで、第２の絶縁膜１５はコントロールゲート電
極１４との対向部分が容量膜となり、半導体基板１１の
チャネル領域との対向部分がトンネル膜となる。また、
容量膜部分を第２の絶縁膜と異なる構造を有する第３の
絶縁膜としても良く、例えば窒化シリコンを含む容量膜
としても良い。
【００２５】図１（ｂ）に示すように、第１の実施形態
に係る半導体基板１１は、コントロールゲート電極１４
及びソース領域１７が形成された第１主面１１ａと、該
第１主面１１ａよりも低く且つドレイン領域１８が形成
された第２主面１１ｂと、第１主面１１ａ及び第２主面
をつなぎ且つフローティングゲート電極１６により覆わ
れる段差領域１１ｃとを有している。
に係る半導体基板１１は、コントロールゲート電極１４
及びソース領域１７が形成された第１主面１１ａと、該
第１主面１１ａよりも低く且つドレイン領域１８が形成
された第２主面１１ｂと、第１主面１１ａ及び第２主面
をつなぎ且つフローティングゲート電極１６により覆わ
れる段差領域１１ｃとを有している。
【００２６】第１の実施形態の特徴として、段差領域１
１ｃは、第１主面１１ａと接続する第１段差部１１１
と、該第１段差部１１１と第２の主面１１ｂとを接続す
る第２段差部１１２とから構成されている。
１ｃは、第１主面１１ａと接続する第１段差部１１１
と、該第１段差部１１１と第２の主面１１ｂとを接続す
る第２段差部１１２とから構成されている。
【００２７】図１（ｂ）に示すように、第１段差部１１
１の上側の角部を始点として、第１主面方向Ａと第１段
差部１１１の斜面方向Ｂ1 とがなす第１の伏角（第１の
傾斜角）θ1 が鋭角となる。同様に、第２段差部１１２
の上側の角部における第１主面方向Ａと第２段差部１１
２の斜面方向Ｂ2 とがなす第２の伏角（第２の傾斜角）
θ2 が鋭角となる。
１の上側の角部を始点として、第１主面方向Ａと第１段
差部１１１の斜面方向Ｂ1 とがなす第１の伏角（第１の
傾斜角）θ1 が鋭角となる。同様に、第２段差部１１２
の上側の角部における第１主面方向Ａと第２段差部１１
２の斜面方向Ｂ2 とがなす第２の伏角（第２の傾斜角）
θ2 が鋭角となる。
【００２８】ここで、第２の伏角θ2 は第１の伏角θ1
よりも大きいことが好ましく、第１の伏角θ1 は０度よ
りも大きく且つほぼ５０度以下であることが好ましい。
これは、各段差部１１１、１１２を半導体基板１１のエ
ッチングにより形成する際に、最初に形成する第１段差
部１１１を浅く、すなわち第１の伏角θ1 を５０度以下
に形成し且つ第２の伏角θ2 を第１の伏角θ1 よりも大
きくなるように形成する方が、この逆の場合と比べて第
２の絶縁膜１５の局所的な薄膜化を防止する効果が大き
いためである。
よりも大きいことが好ましく、第１の伏角θ1 は０度よ
りも大きく且つほぼ５０度以下であることが好ましい。
これは、各段差部１１１、１１２を半導体基板１１のエ
ッチングにより形成する際に、最初に形成する第１段差
部１１１を浅く、すなわち第１の伏角θ1 を５０度以下
に形成し且つ第２の伏角θ2 を第１の伏角θ1 よりも大
きくなるように形成する方が、この逆の場合と比べて第
２の絶縁膜１５の局所的な薄膜化を防止する効果が大き
いためである。
【００２９】なお、段差領域１１ｃを第１段差部１１１
のみで構成すると、段差領域に所定の深さ（高さ）を得
ることができず、従って、フローティングゲート電極１
６に対する書き込み動作時のホットエレクトロンの注入
効率を向上する目的で形成された段差領域１１ｃがその
目的を十分に達成することができなくなる。
のみで構成すると、段差領域に所定の深さ（高さ）を得
ることができず、従って、フローティングゲート電極１
６に対する書き込み動作時のホットエレクトロンの注入
効率を向上する目的で形成された段差領域１１ｃがその
目的を十分に達成することができなくなる。
【００３０】このように、第１の実施形態によると、フ
ローティングゲート電極１６により覆われる段差領域１
１ｃが、第１段差部１１１及び第２段差部１１２により
構成されているため、各段差部１１１、１１２のそれぞ
れの深さが浅くなるので、各段差部１１１、１１２の上
側の角部の伏角θ1 、θ2 はいずれも鋭角となる。これ
により、段差領域１１ｃを覆うトンネル膜である第２の
絶縁膜１５が各段差部１１１、１１２の角部においても
その膜厚が局所的に薄くならないため、第２の絶縁膜１
５の耐圧が損なわれることがなくなるので、半導体記憶
装置としての信頼性が向上する。
ローティングゲート電極１６により覆われる段差領域１
１ｃが、第１段差部１１１及び第２段差部１１２により
構成されているため、各段差部１１１、１１２のそれぞ
れの深さが浅くなるので、各段差部１１１、１１２の上
側の角部の伏角θ1 、θ2 はいずれも鋭角となる。これ
により、段差領域１１ｃを覆うトンネル膜である第２の
絶縁膜１５が各段差部１１１、１１２の角部においても
その膜厚が局所的に薄くならないため、第２の絶縁膜１
５の耐圧が損なわれることがなくなるので、半導体記憶
装置としての信頼性が向上する。
【００３１】以下、前記のように構成された半導体記憶
装置の製造方法について図面を参照しながら説明する。
装置の製造方法について図面を参照しながら説明する。
【００３２】図２（ａ）〜図２（ｃ）及び図３（ａ）〜
図３（ｃ）は本発明の第１の実施形態に係る半導体記憶
装置の製造方法の工程順の断面構成を示している。
図３（ｃ）は本発明の第１の実施形態に係る半導体記憶
装置の製造方法の工程順の断面構成を示している。
【００３３】まず、図２（ａ）に示すように、半導体基
板１１の第１主面１１ａに、深さが約３００ｎｍの溝部
（トレンチ）を選択的に形成し、形成した溝部に酸化シ
リコンを埋め込むことにより素子分離絶縁膜１２を形成
する。その後、熱酸化法により、第１主面１１ａ上に、
膜厚が約１０ｎｍの酸化シリコンからなる第１の絶縁膜
１３を形成する。続いて、減圧ＣＶＤ（化学的気相堆
積）法により、第１の絶縁膜１３の上に、膜厚が約２０
０ｎｍのポリシリコンからなるコントロールゲート形成
膜１４Ａを堆積する。続いて、加速電圧が約１０ＫｅＶ
でドーズ量が約２×１０15ｃｍ-2の注入条件により、コ
ントロールゲート形成膜１４Ａに対して燐（Ｐ）イオン
を注入し、その後、例えば温度が８００℃程度の窒素雰
囲気で約１５分間のアニールを施す。これにより、コン
トロールゲート形成膜１４Ａに導電性が付与される。そ
の後、リソグラフィ法により、コントロールゲート形成
膜１４Ａの上に電極パターンを有する第１のマスクパタ
ーン２１を形成する。なお、コントロールゲート形成膜
１４Ａは、堆積後にｎ型不純物イオンの注入を行なう代
わりに、導電性を有する状態で堆積してもよい。
板１１の第１主面１１ａに、深さが約３００ｎｍの溝部
（トレンチ）を選択的に形成し、形成した溝部に酸化シ
リコンを埋め込むことにより素子分離絶縁膜１２を形成
する。その後、熱酸化法により、第１主面１１ａ上に、
膜厚が約１０ｎｍの酸化シリコンからなる第１の絶縁膜
１３を形成する。続いて、減圧ＣＶＤ（化学的気相堆
積）法により、第１の絶縁膜１３の上に、膜厚が約２０
０ｎｍのポリシリコンからなるコントロールゲート形成
膜１４Ａを堆積する。続いて、加速電圧が約１０ＫｅＶ
でドーズ量が約２×１０15ｃｍ-2の注入条件により、コ
ントロールゲート形成膜１４Ａに対して燐（Ｐ）イオン
を注入し、その後、例えば温度が８００℃程度の窒素雰
囲気で約１５分間のアニールを施す。これにより、コン
トロールゲート形成膜１４Ａに導電性が付与される。そ
の後、リソグラフィ法により、コントロールゲート形成
膜１４Ａの上に電極パターンを有する第１のマスクパタ
ーン２１を形成する。なお、コントロールゲート形成膜
１４Ａは、堆積後にｎ型不純物イオンの注入を行なう代
わりに、導電性を有する状態で堆積してもよい。
【００３４】次に、図２（ｂ）に示すように、第１のマ
スクパターン２１を用いて、コントロールゲート形成膜
１４Ａに対して異方性のドライエッチングを行なうこと
により、コントロールゲート形成膜１４Ａからコントロ
ールゲート電極１４を形成する。続いて、第１のマスク
パターン２１及びコントロールゲート電極１４をマスク
として、ゲート絶縁膜となる第１の絶縁膜１３をパター
ニングする。その後、第１のマスクパターン２１を除去
した後、リソグラフィ法により、素子活性領域における
ソース形成領域及びコントロールゲート電極１４のソー
ス形成領域側を覆う第２のマスクパターン２２を形成
し、形成した第２のマスクパターン２２及びコントロー
ルゲート電極１４をマスクとして、加速電圧が約２０Ｋ
ｅＶでドーズ量が約１×１０13ｃｍ-2の注入条件によ
り、半導体基板１１のフローティングゲート形成領域の
下側にチャネル領域形成用の弗化ホウ素（ＢＦ2 +）イオ
ンをイオン注入する。その後、第２のマスクパターン２
２を除去する。
スクパターン２１を用いて、コントロールゲート形成膜
１４Ａに対して異方性のドライエッチングを行なうこと
により、コントロールゲート形成膜１４Ａからコントロ
ールゲート電極１４を形成する。続いて、第１のマスク
パターン２１及びコントロールゲート電極１４をマスク
として、ゲート絶縁膜となる第１の絶縁膜１３をパター
ニングする。その後、第１のマスクパターン２１を除去
した後、リソグラフィ法により、素子活性領域における
ソース形成領域及びコントロールゲート電極１４のソー
ス形成領域側を覆う第２のマスクパターン２２を形成
し、形成した第２のマスクパターン２２及びコントロー
ルゲート電極１４をマスクとして、加速電圧が約２０Ｋ
ｅＶでドーズ量が約１×１０13ｃｍ-2の注入条件によ
り、半導体基板１１のフローティングゲート形成領域の
下側にチャネル領域形成用の弗化ホウ素（ＢＦ2 +）イオ
ンをイオン注入する。その後、第２のマスクパターン２
２を除去する。
【００３５】次に、図２（ｃ）に示すように、第２のマ
スクパターン２２と同一のパターンを有する第３のマス
クパターン２３を形成し、形成した第３のマスクパター
ン２３及びコントロールゲート電極１４をマスクとし
て、例えば圧力が約５Ｐａで、ＲＦパワー値が約２５０
Ｗのプロセス条件とし且つエッチングガスにＣＨＦ3 及
びＯ2 の混合ガスを用いた異方性のドライエッチングに
より、素子活性領域におけるフローティングゲート形成
領域及びドレイン形成領域側に１５秒間程度のエッチン
グを行なって、深さが約５ｎｍの第１段差部１１１を形
成する。このときのＣＨＦ3 の流量は約５０ｍｌ／ｍｉ
ｎとし、Ｏ2 の流量は約１２ｍｌ／ｍｉｎとしている。
その後、第３のマスクパターン２３を除去する。
スクパターン２２と同一のパターンを有する第３のマス
クパターン２３を形成し、形成した第３のマスクパター
ン２３及びコントロールゲート電極１４をマスクとし
て、例えば圧力が約５Ｐａで、ＲＦパワー値が約２５０
Ｗのプロセス条件とし且つエッチングガスにＣＨＦ3 及
びＯ2 の混合ガスを用いた異方性のドライエッチングに
より、素子活性領域におけるフローティングゲート形成
領域及びドレイン形成領域側に１５秒間程度のエッチン
グを行なって、深さが約５ｎｍの第１段差部１１１を形
成する。このときのＣＨＦ3 の流量は約５０ｍｌ／ｍｉ
ｎとし、Ｏ2 の流量は約１２ｍｌ／ｍｉｎとしている。
その後、第３のマスクパターン２３を除去する。
【００３６】次に、図３（ａ）に示すように、リソグラ
フィ法により、素子活性領域における第１の段差部１１
１側を開口し且つその開口端が第１段差部１１１の斜面
上に位置する第４のマスクパターン２４を形成する。続
いて、第４のマスクパターン２４をマスクとして、例え
ば圧力が約３００Ｐａで、ＲＦパワー値が約３００Ｗの
プロセス条件とし且つエッチングガスにＣＦ4 及びＯ2
の混合ガスを用いた等方性のドライエッチングにより、
素子活性領域の第１段差部１１１と接続される領域に１
５秒間程度のエッチングを行なって、深さが約２０ｎｍ
の第２段差部１１２を形成する。これにより、第１段差
部１１１と接続される第２段差部１１２及び該第２段差
部１１２と接続される第２主面１１ｂとが形成される。
このときの、ＣＦ4 の流量は約１００ｍｌ／ｍｉｎと
し、酸素の流量は約１０ｍｌ／ｍｉｎとしている。
フィ法により、素子活性領域における第１の段差部１１
１側を開口し且つその開口端が第１段差部１１１の斜面
上に位置する第４のマスクパターン２４を形成する。続
いて、第４のマスクパターン２４をマスクとして、例え
ば圧力が約３００Ｐａで、ＲＦパワー値が約３００Ｗの
プロセス条件とし且つエッチングガスにＣＦ4 及びＯ2
の混合ガスを用いた等方性のドライエッチングにより、
素子活性領域の第１段差部１１１と接続される領域に１
５秒間程度のエッチングを行なって、深さが約２０ｎｍ
の第２段差部１１２を形成する。これにより、第１段差
部１１１と接続される第２段差部１１２及び該第２段差
部１１２と接続される第２主面１１ｂとが形成される。
このときの、ＣＦ4 の流量は約１００ｍｌ／ｍｉｎと
し、酸素の流量は約１０ｍｌ／ｍｉｎとしている。
【００３７】次に、図３（ｂ）に示すように、第４のマ
スクパターン２４を除去した後、熱酸化法により、第１
主面１１ａ、コントロールゲート電極１４の上面及び側
面、段差領域１１ｃ及び第２主面１１ｂの全面に、膜厚
が約１０ｎｍの酸化シリコンからなる第２の絶縁膜１５
を形成する。続いて、減圧ＣＶＤ法により、第２の絶縁
膜１５の上に、膜厚が約３００ｎｍのポリシリコンから
なるフローティングゲート形成膜を堆積する。この後、
フローティングゲート形成膜に導電性を持たせるイオン
注入を行なってもよい。続いて、フローティングゲート
形成膜に対して異方性のエッチバックを行なうことによ
り、フローティングゲート形成膜をコントロールゲート
電極１４の両側面上に残したサイドウォール形状とす
る。
スクパターン２４を除去した後、熱酸化法により、第１
主面１１ａ、コントロールゲート電極１４の上面及び側
面、段差領域１１ｃ及び第２主面１１ｂの全面に、膜厚
が約１０ｎｍの酸化シリコンからなる第２の絶縁膜１５
を形成する。続いて、減圧ＣＶＤ法により、第２の絶縁
膜１５の上に、膜厚が約３００ｎｍのポリシリコンから
なるフローティングゲート形成膜を堆積する。この後、
フローティングゲート形成膜に導電性を持たせるイオン
注入を行なってもよい。続いて、フローティングゲート
形成膜に対して異方性のエッチバックを行なうことによ
り、フローティングゲート形成膜をコントロールゲート
電極１４の両側面上に残したサイドウォール形状とす
る。
【００３８】続いて、第１主面１１ａに開口部を持ち且
つフローティングゲート電極パターンを有する第５のマ
スクパターン２５を形成する。続いて、形成した第５の
マスクパターン２５を用いて、サイドウォール形状のフ
ローティングゲート形成膜にエッチングを行なうことに
より、コントロールゲート電極１４とは第２の絶縁膜１
５を介して容量結合し、且つ第２の絶縁膜１５をトンネ
ル膜として段差領域１１ｃ（チャネル領域）と対向する
フローティングゲート電極１６を形成する。
つフローティングゲート電極パターンを有する第５のマ
スクパターン２５を形成する。続いて、形成した第５の
マスクパターン２５を用いて、サイドウォール形状のフ
ローティングゲート形成膜にエッチングを行なうことに
より、コントロールゲート電極１４とは第２の絶縁膜１
５を介して容量結合し、且つ第２の絶縁膜１５をトンネ
ル膜として段差領域１１ｃ（チャネル領域）と対向する
フローティングゲート電極１６を形成する。
【００３９】次に、図３（ｃ）に示すように、第５のマ
スクパターン２５を除去した後、コントロールゲート電
極１４及びフローティングゲート電極１６をマスクとし
て、半導体基板１１の第１主面１１ａ及び第２主面１１
ｂに対して、例えば燐イオンをイオン注入し、続いて、
温度が約８５０℃の熱処理を行なうことにより、第１主
面１１ａの下側にソース領域１７を形成し、第２主面１
１ｂの下側にドレイン領域１８を形成する。
スクパターン２５を除去した後、コントロールゲート電
極１４及びフローティングゲート電極１６をマスクとし
て、半導体基板１１の第１主面１１ａ及び第２主面１１
ｂに対して、例えば燐イオンをイオン注入し、続いて、
温度が約８５０℃の熱処理を行なうことにより、第１主
面１１ａの下側にソース領域１７を形成し、第２主面１
１ｂの下側にドレイン領域１８を形成する。
【００４０】この後は、図示はしていないが、所定の配
線形成工程、保護膜形成工程、ダイシング工程及びボン
ディング工程等を経て製品化される。
線形成工程、保護膜形成工程、ダイシング工程及びボン
ディング工程等を経て製品化される。
【００４１】以上、説明したように、第１の実施形態の
製造方法によると、フローティングゲート電極１６が覆
うことによりキャリア注入の高効率化を図る段差領域１
１ｃを、深さが比較的に浅い２回のエッチングにより形
成するため、段差領域１１ｃを覆うトンネル膜である第
２の絶縁膜１５が各段差部１１１、１１２の角部におい
てもその膜厚が局所的に薄くなることがない。このた
め、第２の絶縁膜１５の耐圧が損なわれることがないの
で、半導体記憶装置としての信頼性が向上する。
製造方法によると、フローティングゲート電極１６が覆
うことによりキャリア注入の高効率化を図る段差領域１
１ｃを、深さが比較的に浅い２回のエッチングにより形
成するため、段差領域１１ｃを覆うトンネル膜である第
２の絶縁膜１５が各段差部１１１、１１２の角部におい
てもその膜厚が局所的に薄くなることがない。このた
め、第２の絶縁膜１５の耐圧が損なわれることがないの
で、半導体記憶装置としての信頼性が向上する。
【００４２】（第２の実施形態）本発明の第２の実施形
態について図面を参照しながら説明する。
態について図面を参照しながら説明する。
【００４３】図４（ａ）〜図４（ｃ）及び図５（ａ）、
（ｂ）は本発明の第２の実施形態に係る半導体記憶装置
の製造方法の工程順の断面構成を示している。ここで、
第１の実施形態と同一の構成部材には同一の符号を付し
ている。
（ｂ）は本発明の第２の実施形態に係る半導体記憶装置
の製造方法の工程順の断面構成を示している。ここで、
第１の実施形態と同一の構成部材には同一の符号を付し
ている。
【００４４】まず、第１の実施形態と同様に、半導体基
板１１上に素子分離絶縁膜１２により区画された素子活
性領域を形成し、その後、リソグラフィ法及びエッチン
グ法を用いて、素子活性領域上に第１の絶縁膜１３及び
その上のコントロールゲート電極１４をパターニングす
る。続いて、図４（ａ）に示すように、コントロールゲ
ート電極１４をマスクとして、例えば圧力が約５Ｐａ
で、ＲＦパワー値が約２５０Ｗのプロセス条件とし且つ
エッチングガスにＣＨＦ3 及びＯ2 の混合ガスを用いた
異方性のドライエッチングにより、素子活性領域に１５
秒間程度のエッチングを行なって、素子活性領域におけ
るコントロールゲート電極１４の側方に深さが約５ｎｍ
の第１段差部１１１を自己整合的に形成する。これによ
り、第２の実施形態においては、第１段差部１１１の下
段が第１主面１１ａとなる。なお、ＣＨＦ3 の流量は約
５０ｍｌ／ｍｉｎとし、Ｏ2 の流量は約１２ｍｌ／ｍｉ
ｎとしている。
板１１上に素子分離絶縁膜１２により区画された素子活
性領域を形成し、その後、リソグラフィ法及びエッチン
グ法を用いて、素子活性領域上に第１の絶縁膜１３及び
その上のコントロールゲート電極１４をパターニングす
る。続いて、図４（ａ）に示すように、コントロールゲ
ート電極１４をマスクとして、例えば圧力が約５Ｐａ
で、ＲＦパワー値が約２５０Ｗのプロセス条件とし且つ
エッチングガスにＣＨＦ3 及びＯ2 の混合ガスを用いた
異方性のドライエッチングにより、素子活性領域に１５
秒間程度のエッチングを行なって、素子活性領域におけ
るコントロールゲート電極１４の側方に深さが約５ｎｍ
の第１段差部１１１を自己整合的に形成する。これによ
り、第２の実施形態においては、第１段差部１１１の下
段が第１主面１１ａとなる。なお、ＣＨＦ3 の流量は約
５０ｍｌ／ｍｉｎとし、Ｏ2 の流量は約１２ｍｌ／ｍｉ
ｎとしている。
【００４５】次に、図４（ｂ）に示すように、リソグラ
フィ法により、素子活性領域におけるソース形成領域及
びコントロールゲート電極１４のソース形成領域側を覆
う第１のマスクパターン３１を形成し、形成した第１の
マスクパターン３１及びコントロールゲート電極１４を
マスクとして、加速電圧が約２０ＫｅＶでドーズ量が約
１×１０13ｃｍ-2の注入条件により、半導体基板１１に
おけるフローティングゲート形成領域の下側にチャネル
領域形成用の弗化ホウ素（ＢＦ2 +）イオンをイオン注入
する。その後、第１のマスクパターン３１を除去する。
フィ法により、素子活性領域におけるソース形成領域及
びコントロールゲート電極１４のソース形成領域側を覆
う第１のマスクパターン３１を形成し、形成した第１の
マスクパターン３１及びコントロールゲート電極１４を
マスクとして、加速電圧が約２０ＫｅＶでドーズ量が約
１×１０13ｃｍ-2の注入条件により、半導体基板１１に
おけるフローティングゲート形成領域の下側にチャネル
領域形成用の弗化ホウ素（ＢＦ2 +）イオンをイオン注入
する。その後、第１のマスクパターン３１を除去する。
【００４６】次に、図４（ｃ）に示すように、リソグラ
フィ法により、素子活性領域におけるフローティングゲ
ート形成領域側の第１の段差部１１１側を開口し且つそ
の開口端が第１段差部１１１の斜面上に位置する第２の
マスクパターン３２を形成する。続いて、第２のマスク
パターン３２をマスクとして、例えば圧力が約３００Ｐ
ａで、ＲＦパワー値が約３００Ｗのプロセス条件とし且
つエッチングガスにＣＦ4 及びＯ2 の混合ガスを用いた
等方性のドライエッチングにより、素子活性領域におけ
るフローティングゲート形成領域側の第１段差部１１１
と接続される領域に１５秒間程度のエッチングを行なっ
て、深さが約２０ｎｍの第２段差部１１２を形成する。
これにより、第１段差部１１１と接続される第２段差部
１１２及び該第２段差部１１２と接続される第２主面１
１ｂとが形成される。このときの、ＣＦ4 の流量は約１
００ｍｌ／ｍｉｎとし、酸素の流量は約１０ｍｌ／ｍｉ
ｎとしている。
フィ法により、素子活性領域におけるフローティングゲ
ート形成領域側の第１の段差部１１１側を開口し且つそ
の開口端が第１段差部１１１の斜面上に位置する第２の
マスクパターン３２を形成する。続いて、第２のマスク
パターン３２をマスクとして、例えば圧力が約３００Ｐ
ａで、ＲＦパワー値が約３００Ｗのプロセス条件とし且
つエッチングガスにＣＦ4 及びＯ2 の混合ガスを用いた
等方性のドライエッチングにより、素子活性領域におけ
るフローティングゲート形成領域側の第１段差部１１１
と接続される領域に１５秒間程度のエッチングを行なっ
て、深さが約２０ｎｍの第２段差部１１２を形成する。
これにより、第１段差部１１１と接続される第２段差部
１１２及び該第２段差部１１２と接続される第２主面１
１ｂとが形成される。このときの、ＣＦ4 の流量は約１
００ｍｌ／ｍｉｎとし、酸素の流量は約１０ｍｌ／ｍｉ
ｎとしている。
【００４７】次に、図５（ａ）に示すように、第２のマ
スクパターン３２を除去した後、熱酸化法により、第１
主面１１ａ、コントロールゲート電極１４の上面及び側
面、段差領域１１ｃ及び第２主面１１ｂの全面に、膜厚
が約１０ｎｍの酸化シリコンからなる第２の絶縁膜１５
を形成する。続いて、減圧ＣＶＤ法により、第２の絶縁
膜１５の上に、膜厚が約３００ｎｍのポリシリコンから
なるフローティングゲート形成膜を堆積する。この後、
フローティングゲート形成膜に導電性を持たせるイオン
注入を行なってもよい。続いて、フローティングゲート
形成膜に対して異方性のエッチバックを行なうことによ
り、フローティングゲート形成膜をコントロールゲート
電極１４の両側面上に残したサイドウォール形状とす
る。
スクパターン３２を除去した後、熱酸化法により、第１
主面１１ａ、コントロールゲート電極１４の上面及び側
面、段差領域１１ｃ及び第２主面１１ｂの全面に、膜厚
が約１０ｎｍの酸化シリコンからなる第２の絶縁膜１５
を形成する。続いて、減圧ＣＶＤ法により、第２の絶縁
膜１５の上に、膜厚が約３００ｎｍのポリシリコンから
なるフローティングゲート形成膜を堆積する。この後、
フローティングゲート形成膜に導電性を持たせるイオン
注入を行なってもよい。続いて、フローティングゲート
形成膜に対して異方性のエッチバックを行なうことによ
り、フローティングゲート形成膜をコントロールゲート
電極１４の両側面上に残したサイドウォール形状とす
る。
【００４８】続いて、第１主面１１ａに開口部を持ち且
つ複数の孤立したフローティングゲート電極パターンを
有する第３のマスクパターン３３を形成する。続いて、
形成した第３のマスクパターン３３を用いて、サイドウ
ォール形状のフローティングゲート形成膜にエッチング
を行なうことにより、コントロールゲート電極１４とは
第２の絶縁膜１５を介して容量結合し、且つ第２の絶縁
膜１５をトンネル膜として段差領域１１ｃ（チャネル領
域）と対向するフローティングゲート電極１６を形成す
る。
つ複数の孤立したフローティングゲート電極パターンを
有する第３のマスクパターン３３を形成する。続いて、
形成した第３のマスクパターン３３を用いて、サイドウ
ォール形状のフローティングゲート形成膜にエッチング
を行なうことにより、コントロールゲート電極１４とは
第２の絶縁膜１５を介して容量結合し、且つ第２の絶縁
膜１５をトンネル膜として段差領域１１ｃ（チャネル領
域）と対向するフローティングゲート電極１６を形成す
る。
【００４９】次に、図５（ｂ）に示すように、第３のマ
スクパターン３３を除去した後、コントロールゲート電
極１４及びフローティングゲート電極１６をマスクとし
て、半導体基板１１の第１主面１１ａ及び第２主面１１
ｂに対して、例えば燐イオンをイオン注入し、続いて、
温度が約８５０℃の熱処理を行なうことにより、第１主
面１１ａの下側にソース領域１７を形成し、第２主面１
１ｂの下側にドレイン領域１８を形成する。
スクパターン３３を除去した後、コントロールゲート電
極１４及びフローティングゲート電極１６をマスクとし
て、半導体基板１１の第１主面１１ａ及び第２主面１１
ｂに対して、例えば燐イオンをイオン注入し、続いて、
温度が約８５０℃の熱処理を行なうことにより、第１主
面１１ａの下側にソース領域１７を形成し、第２主面１
１ｂの下側にドレイン領域１８を形成する。
【００５０】この後は、図示はしていないが、所定の配
線形成工程、保護膜形成工程、ダイシング工程及びボン
ディング工程等を経て製品化される。
線形成工程、保護膜形成工程、ダイシング工程及びボン
ディング工程等を経て製品化される。
【００５１】以上、説明したように、第２の実施形態の
製造方法によると、第１の実施形態と同様に、フローテ
ィングゲート電極１６が覆うことによりキャリア注入の
高効率化を図る段差領域１１ｃを、深さが比較的に浅い
２回のエッチングにより形成するため、段差領域１１ｃ
を覆うトンネル膜である第２の絶縁膜１５が各段差部１
１１、１１２の角部においてもその膜厚が局所的に薄く
なることがない。このため、第２の絶縁膜１５の耐圧が
損なわれることがないので、半導体記憶装置としての信
頼性が向上する。
製造方法によると、第１の実施形態と同様に、フローテ
ィングゲート電極１６が覆うことによりキャリア注入の
高効率化を図る段差領域１１ｃを、深さが比較的に浅い
２回のエッチングにより形成するため、段差領域１１ｃ
を覆うトンネル膜である第２の絶縁膜１５が各段差部１
１１、１１２の角部においてもその膜厚が局所的に薄く
なることがない。このため、第２の絶縁膜１５の耐圧が
損なわれることがないので、半導体記憶装置としての信
頼性が向上する。
【００５２】その上、第２の実施形態によると、図４
（ｂ）に示すように、チャネル領域のｐ型不純物濃度を
制御するための弗化ホウ素イオンの注入を第１段差部１
１１を形成した後に行なっている。これにより、工程数
を増加することなく、チャネル領域の不純物濃度の制御
性が容易となり、フローティングゲート型、なかでもス
プリットゲート型の半導体記憶装置の高信頼性化及び高
性能化を図ることができる。なお、このチャネル領域の
不純物注入は、第２段差部１１２を形成した後に行なっ
てもよい。
（ｂ）に示すように、チャネル領域のｐ型不純物濃度を
制御するための弗化ホウ素イオンの注入を第１段差部１
１１を形成した後に行なっている。これにより、工程数
を増加することなく、チャネル領域の不純物濃度の制御
性が容易となり、フローティングゲート型、なかでもス
プリットゲート型の半導体記憶装置の高信頼性化及び高
性能化を図ることができる。なお、このチャネル領域の
不純物注入は、第２段差部１１２を形成した後に行なっ
てもよい。
【００５３】さらに、第２の実施形態においては、第１
段差部１１１を形成する際にレジストマスクを用いず
に、コントロールゲート電極１４に対して自己整合的に
行なうため、第１段差部１１１のマスク工程を省略する
ことができる。
段差部１１１を形成する際にレジストマスクを用いず
に、コントロールゲート電極１４に対して自己整合的に
行なうため、第１段差部１１１のマスク工程を省略する
ことができる。
【００５４】
【発明の効果】本発明の半導体記憶装置及びその製造方
法によると、段差領域が第１段差部と第２段差部とから
なるため、各段差部の深さがそれぞれ小さくなるので、
各段差部の上側の角部の伏角は鋭角となる。その結果、
段差領域を覆う第２の絶縁膜（トンネル膜）が各段差部
の角部においてもその膜厚が局所的に小さくならないた
め、第２の絶縁膜の耐圧が損なわれないので、装置の信
頼性が向上する。
法によると、段差領域が第１段差部と第２段差部とから
なるため、各段差部の深さがそれぞれ小さくなるので、
各段差部の上側の角部の伏角は鋭角となる。その結果、
段差領域を覆う第２の絶縁膜（トンネル膜）が各段差部
の角部においてもその膜厚が局所的に小さくならないた
め、第２の絶縁膜の耐圧が損なわれないので、装置の信
頼性が向上する。
【図１】（ａ）及び（ｂ）は本発明の第１の実施形態に
係る半導体記憶装置を示し、（ａ）はメモリセルの構成
断面図であり、（ｂ）は半導体基板における段差領域の
近傍を拡大した構成断面図である。
係る半導体記憶装置を示し、（ａ）はメモリセルの構成
断面図であり、（ｂ）は半導体基板における段差領域の
近傍を拡大した構成断面図である。
【図２】（ａ）〜（ｃ）は本発明の第１の実施形態に係
る半導体記憶装置の製造方法を示す工程順の構成断面図
である。
る半導体記憶装置の製造方法を示す工程順の構成断面図
である。
【図３】（ａ）〜（ｃ）は本発明の第１の実施形態に係
る半導体記憶装置の製造方法を示す工程順の構成断面図
である。
る半導体記憶装置の製造方法を示す工程順の構成断面図
である。
【図４】（ａ）〜（ｃ）は本発明の第２の実施形態に係
る半導体記憶装置の製造方法を示す工程順の構成断面図
である。
る半導体記憶装置の製造方法を示す工程順の構成断面図
である。
【図５】（ａ）及び（ｂ）は本発明の第２の実施形態に
係る半導体記憶装置の製造方法を示す工程順の構成断面
図である。
係る半導体記憶装置の製造方法を示す工程順の構成断面
図である。
【図６】（ａ）及び（ｂ）は従来の半導体記憶装置を示
し、（ａ）はメモリセルの構成断面図であり、（ｂ）は
段差領域の近傍を拡大した構成断面図である。
し、（ａ）はメモリセルの構成断面図であり、（ｂ）は
段差領域の近傍を拡大した構成断面図である。
１１ 半導体基板
１１ａ 第１主面
１１ｂ 第２主面
１１ｃ 段差領域
１１１ 第１段差部
１１２ 第２段差部
１２ 素子分離絶縁膜
１３ 第１の絶縁膜（ゲート絶縁膜）
１４ コントロールゲート電極
１４Ａ コントロールゲート形成膜
１５ 第２の絶縁膜（トンネル膜、容量膜）
１６ フローティングゲート電極
１７ ソース領域
１８ ドレイン領域
２１ 第１のマスクパターン
２２ 第２のマスクパターン
２３ 第３のマスクパターン
２４ 第４のマスクパターン
２５ 第５のマスクパターン
３１ 第１のマスクパターン
３２ 第２のマスクパターン
３３ 第３のマスクパターン
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 野呂 文彦
大阪府門真市大字門真1006番地 松下電器
産業株式会社内
(72)発明者 小椋 正気
アメリカ合衆国，ニューヨーク州 12590,
ワッピンジャーズ フォールス，オールド
ホープウェル ロード 140，ヘイロー
エルエスアイ デザイン アンド デバ
イス テクノロジー インコーポレイテッ
ド内
Ｆターム(参考） 5F083 EP03 EP13 EP25 EP42 EP64
GA21 JA32 NA01 PR03 PR09
PR29 PR33 PR36
5F101 BA14 BB04 BC13 BD13 BD35
BF03 BH08 BH09 BH14 BH19
Claims (8)
- 【請求項１】 半導体基板の第１主面上に第１の絶縁膜
を介して形成されたコントロールゲート電極と、 前記半導体基板における前記第１主面と該第１主面より
も低い第２主面とをつなぐ段差領域を第２の絶縁膜を介
して覆うと共に、側面が前記コントロールゲート電極の
一側面と第３の絶縁膜を介して容量結合するフローティ
ングゲート電極とを備え、 前記段差領域は、前記第１主面と接続する第１段差部
と、該第１段差部と前記第２の主面とを接続する第２段
差部とを有していることを特徴とする半導体記憶装置。 - 【請求項２】 前記第１段差部及び前記第２段差部はそ
れぞれ鋭角である伏角を持ち、前記第２の段差部の伏角
は前記第１段差部の伏角よりも大きいことを特徴とする
請求項１に記載の半導体記憶装置。 - 【請求項３】 前記第１段差部の伏角は０度よりも大き
く且つほぼ５０度以下であることを特徴とする請求項２
に記載の半導体記憶装置。 - 【請求項４】 半導体基板の第１主面上に第１の絶縁膜
を介して第１の導電膜からなるコントロールゲート電極
を選択的に形成する第１の工程と、 前記半導体基板における前記コントロールゲート電極の
一側面側の領域に選択的にエッチングを行なうことによ
り、第１段差部を形成する第２の工程と、 前記半導体基板における前記第１段差部に対して前記コ
ントロールゲート電極の反対側の領域に前記第１段差部
に沿って選択的にエッチングを行なうことにより、前記
第１段差部と接続された第２段差部及び該第２段差部と
接続された第２主面とを形成する第３の工程と、 前記コントロールゲート電極の前記第１段差部側の側
面、前記第１段差部、前記第２段差部及び前記第２主面
を覆う第２の絶縁膜を形成する第４の工程と、 前記コントロールゲート電極の前記第１段差部側の側
面、前記第１段差部、前記第２段差部及び前記第２主面
を前記第２の絶縁膜を介して覆うように、サイドウォー
ル状の第２の導電膜からなるフローティングゲート電極
を形成する第５の工程と、 前記コントロールゲート電極及びフローティングゲート
電極をマスクとして、前記半導体基板に不純物を注入す
ることにより、前記第１主面及び前記第２主面にソース
領域及びドレイン領域を形成する工程とを備えているこ
とを特徴とする半導体記憶装置の製造方法。 - 【請求項５】 前記第２の工程と前記第５の工程との間
に、前記コントロールゲート電極の側方の領域に不純物
を注入する工程をさらに備えていることを特徴とする請
求項４に記載の半導体記憶装置の製造方法。 - 【請求項６】 前記第３の工程において、前記第２段差
部を前記第１段差部よりも深くなるようにエッチングす
ることを特徴とする請求項４又は５に記載の半導体記憶
装置の製造方法。 - 【請求項７】 前記第１段差部及び前記第２段差部はそ
れぞれ鋭角からなる伏角を持ち、前記第２の段差部の伏
角は前記第１段差部の伏角よりも大きいことを特徴とす
る請求項４又は５に記載の半導体記憶装置の製造方法。 - 【請求項８】 前記第１段差部の伏角は０度よりも大き
く且つほぼ５０度以下であることを特徴とする請求項７
に記載の半導体記憶装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001264027A JP2003078041A (ja) | 2001-08-31 | 2001-08-31 | 半導体記憶装置及びその製造方法 |
| US10/077,979 US6686622B2 (en) | 2001-08-31 | 2002-02-20 | Semiconductor memory device and manufacturing method thereof |
| TW091103180A TW527730B (en) | 2001-08-31 | 2002-02-22 | Semiconductor memory device and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001264027A JP2003078041A (ja) | 2001-08-31 | 2001-08-31 | 半導体記憶装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003078041A true JP2003078041A (ja) | 2003-03-14 |
Family
ID=19090693
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001264027A Pending JP2003078041A (ja) | 2001-08-31 | 2001-08-31 | 半導体記憶装置及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6686622B2 (ja) |
| JP (1) | JP2003078041A (ja) |
| TW (1) | TW527730B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004247713A (ja) * | 2003-02-12 | 2004-09-02 | Samsung Electronics Co Ltd | 不揮発性ｓｏｎｏｓメモリ素子及びその製造方法 |
| JP2007158196A (ja) * | 2005-12-07 | 2007-06-21 | Sharp Corp | 不揮発性半導体装置およびその製造方法 |
Families Citing this family (8)
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|---|---|---|---|---|
| US6768162B1 (en) * | 2003-08-05 | 2004-07-27 | Powerchip Semiconductor Corp. | Split gate flash memory cell and manufacturing method thereof |
| US7101203B2 (en) * | 2003-06-25 | 2006-09-05 | Cymer, Inc. | Method and apparatus for electronically interconnecting high voltage modules positioned in relatively close proximity |
| US8178406B2 (en) * | 2007-10-29 | 2012-05-15 | Freescale Semiconductor, Inc. | Split gate device and method for forming |
| US8035156B2 (en) | 2008-09-30 | 2011-10-11 | Freescale Semiconductor, Inc. | Split-gate non-volatile memory cell and method |
| JP2011134981A (ja) * | 2009-12-25 | 2011-07-07 | Sanyo Electric Co Ltd | 不揮発性半導体記憶装置及びその製造方法 |
| US10192965B2 (en) * | 2015-03-30 | 2019-01-29 | Renesas Electronics Corporation | Semiconductor device including first and second gate electrodes and method for manufacturing the same |
| JP6557095B2 (ja) * | 2015-08-26 | 2019-08-07 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP6594198B2 (ja) * | 2015-12-28 | 2019-10-23 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61182267A (ja) | 1985-02-08 | 1986-08-14 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JP3159850B2 (ja) * | 1993-11-08 | 2001-04-23 | シャープ株式会社 | 不揮発性半導体記憶装置及びその製造方法 |
| KR0168155B1 (ko) * | 1995-03-14 | 1998-12-15 | 김주용 | 플래쉬 이이피롬 셀 및 그 제조방법 |
| US5780341A (en) * | 1996-12-06 | 1998-07-14 | Halo Lsi Design & Device Technology, Inc. | Low voltage EEPROM/NVRAM transistors and making method |
| US6051860A (en) * | 1998-01-16 | 2000-04-18 | Matsushita Electric Industrial Co., Ltd. | Nonvolatile semiconductor memory device and method for fabricating the same and semiconductor integrated circuit |
-
2001
- 2001-08-31 JP JP2001264027A patent/JP2003078041A/ja active Pending
-
2002
- 2002-02-20 US US10/077,979 patent/US6686622B2/en not_active Expired - Fee Related
- 2002-02-22 TW TW091103180A patent/TW527730B/zh active
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004247713A (ja) * | 2003-02-12 | 2004-09-02 | Samsung Electronics Co Ltd | 不揮発性ｓｏｎｏｓメモリ素子及びその製造方法 |
| JP2007158196A (ja) * | 2005-12-07 | 2007-06-21 | Sharp Corp | 不揮発性半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6686622B2 (en) | 2004-02-03 |
| TW527730B (en) | 2003-04-11 |
| US20030042533A1 (en) | 2003-03-06 |
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