JP2011134981A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents
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Abstract
【解決手段】N+型ソース層4の両側にトレンチ3を形成する。トレンチ3の側壁は2つの素子分離層STI2の端面と平行なトレンチ側壁2a、トレンチ側壁2bと、STI2に垂直な面からなるトレンチ側壁3a、及びトレンチ側壁3aと平行でないトレンチ側壁3bから構成される。かかる構成のトレンチ3の上部からトレンチ側壁3aに平行で、且つP型ウエル層1に垂直又は角度をもった砒素イオン等のイオン注入を行い、トレンチ3底面からトレンチ側壁3bに延在するフローティングゲートFG6と広い面積で対峙するN+型ソース層4を形成する。
【選択図】図2
Description
N+型ソース層102とFG105間の静電容量を大きくするためには、N+型ソース層102とFG105が重複する面積をできるだけ大きくする必要、言い換えればN+型ソース層102とFG105のカップリング比を高くする必要がある。
本発明の第1の実施形態について図1〜図3に基づいて説明する。なお、本発明の実施形態において、半導体材料はシリコン基板を使用した。図1は本実施形態におけるスプリットゲート型不揮発性半導体記憶装置の平面図である。図2(A)は図1のA−A線における断面図である。また、図2(B)は図1を更に微細化した実施形態における同様のA−A線における断面図である。図2(A)と図2(B)の具体的な構造上の差は、図2(A)ではCG8の下のチャネル層がP型ウエル層1の表面に形成されるのに対して、図2(B)ではCG8aの下のチャネル層がP型ウエル層1の表面からトレンチ3の第1の側壁3a上まで延在している点である。
次に本発明の第2の実施形態について図4及び図5に基づいて説明する。図4は本実施形態におけるスプリット型不揮発性半導体記憶装置の平面図であり、図5は図4のB−B線によるメモリーセル部の断面図である。第1の実施形態との相違点は図4、図5に示すように、微細化を図るため、トレンチ3の形成に当たりトレンチ側壁3aをCG8bの1側面とセルフアラインするもので、トレンチ側面3aとCG8bの1側面が同一平面となるように構成される点である。また、N+型ドレイン層9もCG8b等にセルフアラインしている。それ以外の構成は第1の実施形態と同様である。
この際、両側のトレンチ3に挟まれたP型ウエル層1の表面にも砒素イオン等がイオン注入され、当該部分にもN+型ソース層4が形成される。同時にCG8bのトレンチ3形成領域と反対側のP型ウエル層1内にも、不図示のLDD層及び不図示のスペーサーをマスクとして砒素イオン等が注入されたN+型ドレイン層9が形成される。
1の実施形態の場合と同様、トレンチ側壁3bやトレンチ3底面にはトレンチ側壁3a上のゲート絶縁膜5より膜厚の厚いゲート絶縁膜5bが形成される。同時にCG8b上にも絶縁膜が成長するが、CG8bのトレンチ側壁3aと同一の平面となる側面にも絶縁膜が形成され、図10に示すトンネル絶縁膜7となる。CG8bは不純物がドープされたポリシリコンで形成される為トンネル絶縁膜7はゲート絶縁膜5より厚く形成される。
3 トレンチ 3a、3b トレンチ側壁 3c トレンチ形成用マスク
4 N+型ソース層 5 ゲート絶縁膜 5a、5b ゲート絶縁膜
6、6a、6b フローティングゲート FG 7 トンネル絶縁膜
8、8a、8b コントロールゲート 9 N+型ドレイン層
9a ドレインコンタクト 10 絶縁膜 I2 イオン注入方向矢印
100 従来構造メモリーセル 101 P型ウエル層 102 N+型ソース層
103 N+型ドレイン層 103a ドレインコンタクト
104 ゲート絶縁膜 105 フローティングゲートFG
106 トンネル絶縁膜 107 コントロールゲートCG
Claims (8)
- 第1導電型の半導体層に形成された複数の素子分離層と、
前記素子分離層間に第1の側壁が素子分離層と直交する平面で、第2の側壁が前記素子分離層と直交しない平面として形成されたトレンチと、
前記トレンチ内の前記第2の側壁及び前記トレンチの底面に形成された第2導電型のソース層と、
前記トレンチ内に第1の絶縁膜を介して形成されたフローティングゲートと、
前記フローティングゲートと第2の絶縁膜を介して一部重畳し、前記半導体層上を第3の絶縁膜を介して前記素子分離層上まで延在し、該素子分離層と直交して形成されたコントロールゲートと、を備えることを特徴とする不揮発性半導体記憶装置。 - 第1導電型の半導体層に形成された複数の素子分離層と、
前記半導体層上に第3の絶縁膜を介して前記素子分離層上まで延在し、該素子分離層と直交して形成されたコントロールゲートと、
前記半導体層内に形成された、第1の側壁が前記コントロールゲートの一端面と連続する平面で、第2の側壁が第1の側壁と平行でない平面からなるトレンチと、
前記第2の側壁及び前記トレンチの底面に形成された第2導電型のソース層と、
前記コントロールゲートと第2の絶縁膜を介して一部重畳し、前記トレンチ内に第1の絶縁膜を介して延在して形成されたフローティングゲートと、を備えることを特徴とする不揮発性半導体記憶装置。 - 前記半導体層がシリコン層であり、前記第1の側壁の面方位が(100)面であることを特徴とする請求項1又は請求項2に記載の不揮発性半導体記憶装置。
- 前記トレンチ内の第1の絶縁膜が前記第2の側壁及びトレンチの底面において前記第1の側壁より厚く形成されることを特徴とする請求項1乃至請求項3のいずれかに記載の不揮発性半導体記憶装置。
- 前記トレンチが、前記素子分離層の端面と平行する平面からなる第3、第4の側壁を有し、該トレンチの上から見た場合、前記第1、第2、第3及び第4の側壁で台形形状を形成することを特徴とする請求項1乃至請求項4のいずれかに記載の不揮発性半導体記憶装置。
- 第1導電型の半導体層に複数の素子分離層を形成する工程と、
前記素子分離層間に第1の側壁が素子分離層と直交する平面で、第2の側壁が前記素子分離層と直交しない平面からなるトレンチを形成する工程と、
前記第2の側壁及び前記トレンチの底面には斜め方向または垂直方向であって前記第1の側壁には平行に入射する不純物イオンをイオン注入して、該第2の側壁及び前記トレンチの底面に第2導電型のソース層を形成する工程と、
前記ソース層形成後に前記トレンチ内に第1の絶縁膜を介してフローティングゲートを形成する工程と、
前記フローティングゲートと第2の絶縁膜を介して一部重
畳し、前記半導体層上を第3の絶縁膜を介して前記素子分離層上まで延在し、該素子分離層と直交するコントロールゲートを形成する工程と、を備えることを特徴とする不揮発性半導体記憶装置の製造方法。 - 第1導電型の半導体層に複数の素子分離層を形成する工程と、
前記半導体層上に第3の絶縁膜を介して前記素子分離層上まで延在し、該素子分離層と直交するコントロールゲートを形成する工程と、
前記コントロールゲート形成後に、前記半導体層内に、第1の側壁が前記コントロールゲートの一端面と連続する平面で、第2の側壁が第1の側壁と平行でない平面からなるトレンチを形成する工程と、
前記第2の側壁及び前記トレンチの底面には斜め方向または垂直方向であって前記第1の側壁には平行に入射する不純物イオンをイオン注入して、該第2の側壁及び前記トレンチの底面に第2導電型のソース層を形成する工程と、
前記コントロールゲートと第2の絶縁膜を介して一部重畳し、前記トレンチ内に第1の絶縁膜を介して延在するフローティングゲートを形成する工程と、を備えることを特徴とする不揮発性半導体記憶装置の製造方法。 - 前記半導体層がシリコン層であり、前記第1の側壁の面方位が(100)面であることを特徴とする請求項6又は請求項7のいずれかに記載の不揮発性半導体記憶装置の製造方法。
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