CN102130135B - 非易失性半导体存储装置及其制造方法 - Google Patents

非易失性半导体存储装置及其制造方法 Download PDF

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Abstract

一种非易失性半导体存储装置及其制造方法，能够提高N+型源极层和浮栅的耦合率来改善程序特性并且谋求存储单元面积的缩小化。在N+型源极层(4)的两侧形成有槽(3)。槽(3)的侧壁由与两个STI2的端面平行的槽侧壁(2a)和槽侧壁(2b)、由与STI2垂直的面构成的槽侧壁(3a)及与槽侧壁(3a)不平行的槽侧壁(3b)构成。从这样构成的槽(3)的上部，在槽侧壁(3a)上平行地且在P型阱层(1)上垂直地或者具有角度地离子注入砷离子等，从而形成以宽的面积与从槽(3)底面延伸至槽侧壁(3b)的浮栅(FG6)对置的N+型源极层(4)。

Description

非易失性半导体存储装置及其制造方法
技术领域
本发明涉及一种分裂栅型非易失性半导体存储装置，尤其是涉及实现源极层和浮栅之间的高耦合率的非易失性半导体存储装置及其制造方法。
背景技术
由于携带电子产品的市场的急剧扩大，非易失性半导体存储装置的需要正在大幅扩张。数字照相机、电子记事本、电子应答机器、可编程IC等将数据存储在非易失性半导体存储装置中。这些设备所使用的非易失性半导体存储装置虽然有各种类型，但是其中也包含有分裂栅型非易失性半导体存储装置。
基于图2对现有分裂栅型非易失性半导体存储装置的存储单元100的结构进行说明。在用未图示的元件隔离层108(图11(A))隔离的P型阱层101的表面上形成有N+型源极层102和N+型漏极层103。另外，形成有从N+型源极层102上向N+型漏极层103上延伸的栅极绝缘膜104，在栅极绝缘膜104上形成有FG(浮栅)105，在FG105上隔着隧穿绝缘膜106形成有CG(控制栅)107。图11(A)是存储单元的俯视图，103a为漏极接点。
下面，简单地对这种结构的存储单元的数据写入、擦除、读出动作进行说明。首先，对数据写入法进行说明。在N+型源极层102上施加比N+型漏极层103的电位高的电位，并在CG107上施加比N+型漏极层的电位高的电位。由此，栅极绝缘膜104正下方的P型阱层101表面反转而形成N型沟道层，电子电流从N+型漏极层103朝向N+型源极层102流动。
此时，构成电子电流的电子被形成在N+型源极层102和P型阱层101的边界的PN结中的高电场加速，成为高能量的热电子。热电子的一部分被与N+型源极层102进行电容耦合而成为高电位的FG105吸收，由此数据的写入结束。
数据的擦除法如下。如果将N+型源极层102和N+型漏极层103设为0V并在CG107上施加高电压时，被FG105吸收的电子作为福勒-诺德海姆隧道电流经由隧穿绝缘膜106的薄的部分(FG105的尖部分和CG107的夹持部分)被CG107吸出，被FG105吸收的电子消失，从而写入的数据被擦除。
数据的读出如下。将N+型源极层102的电位设为0V，将N+型漏极层的电位设为1V左右，在CG107上施加3V左右的电位，根据在栅极绝缘膜104正下方的P型阱层101的表面是否形成有由反转层构成的N型沟道层来判断数据的有无。当电子被FG105吸收时，阈值电压Vt变高，N型沟道层未形成，在N+型源极层102和N+型漏极层103之间没有电流流动。
关于现有分裂栅型非易失性半导体存储装置，在以下的专利文献1及专利文献2中有记载。
专利文献1：(日本)特开2000-173278号公报
专利文献2：(日本)特开2008-140431号公报
在上述专利文献1和2中，为了确保良好的写入性能，需要在FG105中吸收尽量多的热电子。FG105的电位越高，被吸收的电子数量越多。作为浮栅的FG105的电位由与该FG105进行电容耦合的高电位的N+型源极层102提供。
即，由于N+型源极层102和FG105间的静电电容和FG105和CG107之间的静电电容分割N+型源极层102和CG107的电位差，因此，N+型源极层102和FG105间的静电电容越大，FG105的电位就越高。为了使N+型源极层102和FG105间的静电电容增大，就需要尽可能地增大N+型源极层102和FG105重叠的面积，换言之，需要提高N+型源极层102和FG105的耦合率。
其结果不得不增大存储单元，这阻碍了分裂栅型非易失性半导体存储装置的微细化。因此，在P型阱层101上的存储单元占有面积内如何减小N+型源极层102和FG105的重叠面积成为课题。
发明内容
本发明的非易失性半导体存储装置，其特征在于，具有：元件隔离层，多个该元件隔离层形成在第一导电型的半导体层上；槽，其形成为在所述元件隔离层之间，该槽的第一侧壁为与元件隔离层正交的平面，该槽的第二侧壁为与所述元件隔离层非正交的平面；第二导电型的源极层，其在所述槽内的所述第二侧壁及所述槽的底面上形成；浮栅，其在所述槽内隔着第一绝缘膜形成；控制栅，其形成为隔着第二绝缘膜与所述浮栅局部重叠，在所述半导体层上隔着第三绝缘膜延伸至所述元件隔离层上且与该元件隔离层正交。
另外，本发明的非易失性半导体存储装置，其特征在于，具有：元件隔离层，多个该元件隔离层形成在第一导电型的半导体层上；控制栅，其形成为在所述半导体层上隔着第三绝缘膜延伸至所述元件隔离层且与该元件隔离层正交；槽，其在所述半导体层内形成，第一侧壁为与所述控制栅的一端面连续的平面，第二侧壁由与第一侧壁不平行的平面构成；第二导电型的源极层，其在所述第二侧壁及所述槽的底面上形成；浮栅，其形成为隔着第二绝缘膜与所述控制栅局部重叠，且在所述槽内隔着第一绝缘膜延伸。
另外，本发明的非易失性半导体存储装置，其特征在于，所述半导体层为硅层，所述第一侧壁的面方位为(100)面。
另外，本发明的非易失性半导体存储装置，其特征在于，所述槽内的第一绝缘膜在所述第二侧壁及槽的底面上形成的膜厚度比所述第一侧壁的第一绝缘膜厚。
而且，本发明的非易失性半导体存储装置，其特征在于，所述槽具有由与所述元件隔离层的端面平行的平面构成的第三侧壁和第四侧壁，当从该槽的上方看时，由所述第一侧壁、第二侧壁、第三侧壁、第四侧壁形成梯形形状。
本发明的非易失性半导体存储装置的制造方法，其特征在于，具有：在第一导电型的半导体层上形成多个元件隔离层的工序；形成槽的工序，该槽形成为在所述元件隔离层之间，该槽的第一侧壁为与元件隔离层正交的平面，该槽的第二侧壁由与所述元件隔离层非正交的平面构成；离子注入在所述第二侧壁及所述槽的底面沿倾斜方向或垂直方向入射且在所述第一侧壁上平行地入射的杂质离子，从而在该第二侧壁及所述槽的底面上形成第二导电型的源极层的工序；在所述源极层形成后，在所述槽内隔着第一绝缘膜形成浮栅的工序；形成控制栅的工序，该控制栅形成为隔着第二绝缘膜与所述浮栅局部重叠，在所述半导体层上隔着第三绝缘膜延伸至所述元件隔离层上且与该元件隔离层正交。
另外，本发明的非易失性半导体存储装置的制造方法，其特征在于，具有：在第一导电型的半导体层上形成多个元件隔离层的工序；形成在所述半导体层上隔着第三绝缘膜延伸至所述元件隔离层上且与该元件隔离层正交的控制栅的工序；在所述控制栅形成后，在所述半导体层内形成槽的工序，该槽形成为第一侧壁为与所述控制栅的一端面连续的平面，第二侧壁由与第一侧壁不平行的平面构成；离子注入在所述第二侧壁及所述槽的底面沿倾斜方向或垂直方向入射且在所述第一侧壁平行地入射的杂质离子，从而在该第二侧壁及所述槽的底面上形成第二导电型的源极层的工序；形成隔着第二绝缘膜与所述控制栅局部重叠且在所述槽内隔着第一绝缘膜延伸的浮栅的工序。
根据本发明的非易失性半导体存储装置及其制造方法，能够实现提高源极层和浮栅的耦合率且缩小了存储单元的占有面积的非易失性半导体存储装置及其制造方法。
附图说明
图1是表示本发明第一实施方式的分裂栅型非易失性半导体存储装置及其制造方法的俯视图；
图2(A)、(B)是表示本发明第一实施方式的分裂栅型非易失性半导体存储装置及其制造方法的剖面图；
图3(A)、(B)是表示本发明第一实施方式的分裂栅型非易失性半导体存储装置的制造方法的剖面图；
图4是表示本发明第二实施方式的分裂栅型非易失性半导体存储装置及其制造方法的俯视图；
图5是表示本发明第二实施方式的分裂栅型非易失性半导体存储装置及其制造方法的剖面图；
图6是表示本发明第二实施方式的分裂栅型非易失性半导体存储装置的制造方法的剖面图；
图7是表示本发明第二实施方式的分裂栅型非易失性半导体存储装置的制造方法的剖面图；
图8是表示本发明第二实施方式的分裂栅型非易失性半导体存储装置的制造方法的剖面图；
图9是表示本发明第二实施方式的分裂栅型非易失性半导体存储装置的制造方法的剖面图；
图10是表示本发明第二实施方式的分裂栅型非易失性半导体存储装置的制造方法的剖面图；
图11(A)、(B)是对现有结构和第一实施方式的存储单元的大小进行比较的俯视图；
图12的表示现有存储单元的结构的剖面图。
附图标记说明
1  P型阱层
2  STI
2a，2b  槽侧壁
3  槽
3a，3b  槽侧壁
3c  槽形成用掩模
4  N+型源极层
5  栅极绝缘膜
5a，5b  栅极绝缘膜
6，6a，6b  浮栅FG
7  隧穿绝缘膜
8，8a，8b  控制栅
9  N+型漏极层
9a  漏极接点
10  绝缘膜
12  离子注入方向箭头
100  现有结构存储单元
101  P型阱层
102  N+型源极层
103  N+型漏极层
103a  漏极接点
104  栅极绝缘膜
105  浮栅FG
106  隧穿绝缘膜
107  控制栅CG
具体实施方式
[第一实施方式]
根据图1～图3对本发明第一实施方式进行说明。在本发明的实施方式中，作为半导体材料使用了硅衬底。图1是表示本实施方式的分裂栅型非易失性半导体存储装置的俯视图。图2(A)是图1的A-A线的剖面图。图2(B)是将图1进一步微细化的实施方式的同样的A-A线的剖面图。图2(A)和图2(B)的具体结构的差异在于，在图2(A)中CG8下面的沟道层形成在P型阱层1的表面上，而在图2(B)中CG8a下面的沟道层从P型阱层1的表面一直延伸到槽3的第一侧壁3a上。
在图2(B)中，通过如上所述将CG8a的一部分形成在槽3内，与图2(A)的情况相比，谋求进一步缩小横向的尺寸。图11表示存储单元被缩小后的情况。图11(A)表示现有存储单元的配置，图11(B)表示本实施方式的图2(A)所示的存储单元的配置。在横向上缩小到现有的约80％。图2(B)的情况虽然未图示，但被缩小到现有的约75％。
接着，对图1的存储单元的结构进行说明。形成由多个元件隔离层(STI2)(浅槽隔离)隔离的多个存储单元，在N+型源极层4的左右非对称地形成有梯形形状的槽3。在槽3内形成有浮栅(FG)6，与FG6的局部重叠且从该FG6上朝向STI2上延伸有控制栅(CG)8。隔着CG8在N+型源极层4的相反侧的漏极接点9a的下面，如图2(A)所示，形成有N+型漏极层9。
本实施方式的最大特征是该槽3在俯视图中的形状。通常，在槽栅极型DMOS功率晶体管等中，当在半导体衬底上形成槽时，俯视图中的形状多是矩形、圆形、椭圆形等左右对称地形成。相对于这种情况，在本实施方式中，如图1所示，在俯视图中槽3包括：边界端面和两个STI2一致且由与该边界端面平行的面构成的两个槽侧壁、由与STI 2垂直交叉的面构成的槽侧壁3a及由与槽侧壁3a不平行的面构成的槽侧壁3b。即，在本实施方式中，槽3在俯视图中的形状为梯形形状。
如图2(A)所示，在由该梯形形状构成的槽3内的槽侧壁3b及槽3底面离子注入砷离子等形成N+型源极层4。该情况下，如图3(A)所示，使被注入的离子的入射方向I2设定为与成为沟道层的槽侧壁3a平行的方向，且与P型阱层1垂直的方向或倾斜的方向，由此砷离子等未注入在槽侧壁3a，能够仅在槽侧壁3b及槽3底面注入砷离子。
通常，在槽栅极型DMOS功率晶体管等中，当在槽底面埋入N+型漏极层时，为了使N+漏极层以电方式引出至半导体衬底的表面，需要经过将多晶硅等埋入槽内而引出这样的复杂工序。相对于此，在本实施方式中，如图2(A)所示，可以通过一边改变杂质离子的注入角度一边离子注入砷离子等，在P型阱层1内简单地形成N+型源极层4，该N+型源极层4从槽3底面经由槽侧壁3b延伸到P型阱层1的表面。如图2(B)所示，为了更加促进微细化，可以从两侧的槽3底面起，在被两侧的槽侧壁3b包夹的P型阱层1整体上形成N+型源极层4。
其结果，能够使形成到槽3内的期望深度的FG6，FG6a与在槽侧壁3a及槽3底面形成的N+型源极层4完全重叠。另外，通过在槽3内形成FG6，如上所述，在图2(A)的情况下，能够将存储单元面积缩小到现有存储单元面积的约80％。在图2(B)的情况下，可以进一步加深槽3而将CG8a正下面的沟道层的一部分形成在槽内，因此，如上所述，能够将存储单元面积缩小到现有的约75％。
其结果，本实施方式的存储单元与现有的存储单元相比，能够将俯视图中表示的存储单元面积缩小到80％左右，并且，除沿着STI2的槽侧壁部分以外，能够将N+型源极层4和FG6的耦合率改善到接近80％，能够大幅改善本实施方式的非易失性半导体存储装置的写入特性。
下面，进一步对本实施方式的发明特征进行说明。其第一个特征为：数据保持能力(数据保留特性)的提高。如上所述，隔着栅极绝缘膜5b与图2(A)所示的FG6对置的N+型源极层4通过对槽侧壁3b及槽3底面离子注入高浓度砷离子等而形成。此时，槽侧壁3b及槽3底面的P型阱层1会受到离子注入造成的损伤。
之后，虽然在包含槽3内的P型阱层1的整个面上形成栅极绝缘膜5，但是，在受到了离子注入造成的损伤的槽侧壁3b上及槽3底面上，因增速氧化现象而形成与没有进行离子注入的槽3a上部分相比更厚的栅极绝缘膜5b。由于该厚的栅极绝缘膜5b的存在，能够防止被蓄积在FG6的电子向N+型源极层4泄漏的问题，从而可以提高数据保留特性。
如果栅极绝缘膜5b过厚，反而使N+型源极层4和FG6之间的静电电容变小，导致程序特性(プログラム特性)恶化，因此需要注意。该情况下，为了取得程序特性和数据保留特性的平衡，不是通过热氧化来形成全部的栅极绝缘膜5b，而是需要考虑与由CVD法形成的绝缘膜组合来形成等。另外，也可以在槽3内形成保护性氧化膜之后进行离子注入，在离子注入后除去保护性氧化膜并形成新的栅极绝缘膜5。
该情况下，可以根据保护性氧化膜的膜厚，调整槽侧壁3b及槽3底面受到的离子注入造成的损伤，并且可以调整槽侧壁3a的栅极绝缘膜5和槽侧壁3b、槽3底面的栅极绝缘膜5b的膜厚之差。从而也能够取得数据保留特性和程序特性的平衡。
下面，对本发明的另一个特征进行说明。这一特征为：谋求减小阻碍流通在存储单元内的沟道层的电子电流的沟道层的电阻。该特征利用了电子迁移率随着电子电流流动的晶面的面方位不同而不同这一特性。其理由是：如果将电子的电荷量设为e时，由于在电导率σ、电子浓度n和迁移率μ之间满足σ＝enμ的关系，因此，如果迁移率μ变大，则电导率σ就会增大。
例如，在定向平面(オリフラ)面方位为(100)、P型阱层1的面方位为(100)的硅衬底的情况下，如果槽侧壁3a相对定向平面成为垂直面，则其面方位成为(100)，如果槽侧壁3a相对定向平面成为45°倾斜的面，则其面方位成为(110)。就电子的迁移率而言，(100)面比(110)面大。
于是，通过使槽3的侧壁内形成沟道层的预定的槽侧壁3a设置为相对定向平面垂直的面(100)，与相对定向平面垂直以外的面的情况相比，能够减小沟道层的电阻。因而，能够减小存储单元被开启时的存储单元整体针对电子电流的电阻，能够提高电源的利用效率等。
该情况下，在本实施方式中，将形成N+型源极层4的预定的槽侧壁3b设置为与槽侧壁3a不平行的面。例如，在与槽侧壁3a构成45°角度而形成槽侧壁3b的情况下，槽侧壁3b的晶面成为(110)面。该状态下对槽侧壁进行热氧化时，形成在(110)面的槽侧壁3b的氧化膜比形成在(100)面的槽侧壁3a的氧化膜厚。因此，能够减少从FG6泄放到N+型源极层4的电子数，提高数据保留特性。
另外，将构成沟道层的槽侧壁3a形成为使其面方位成为规定的面方位，并且，在确定形成N+型源极层4的槽侧壁3b的面方位时，要考虑在氧化速度方面槽侧壁3b与上述槽侧壁3a之间的上述离子注入的损伤造成的增速氧化。其结果，形成在槽侧壁3b上的栅极绝缘膜5b的膜厚度，比形成在槽侧壁3a上的栅极绝缘膜5的膜厚度厚，能够取得程序特性和数据保留特性的平衡。
另外，在上述的情况下，由于槽3底面的面方位成为(100)，并且氧化膜膜厚与槽侧壁3a相同，因此，改善槽3底面的数据保留特性成为问题。但是，如上所述，槽3底面因离子注入造成的损伤而被增速氧化，因此，槽3底面上的栅极绝缘膜5b变厚，数据保留特性得以改善。另外，为了提高绝缘耐压等，槽3的上端部及槽底面的角部通过光蚀刻(ライトエッチング)形成锥形。通过该光蚀刻，由于槽3底面不是平面而是成为圆弧状的面，因此，槽3底面的面方位也与槽侧壁3a的面方位不同，为此，槽3底面的氧化膜膜厚度也比槽侧壁3a的氧化膜厚度厚。
另外，在本实施方式中，虽然以梯形形状对槽3在俯视图中的形状进行了说明，但是，不限于梯形形状，只要技术思想相同，就可以采用其他形状。例如，即使是相同的梯形形状，也可以与图1的形状不同，只要使N+型源极层4左右的槽3设置为相同方向，能够将离子注入的角度设定为一定方向，可以将槽侧壁3b的形状设置为三角形或圆弧状等形状。
接着，根据图1～图3对第一实施方式的分裂栅型非易失性半导体存储装置的制造方法进行说明。首先，如图2(A)所示，经过规定的工序制备具有P型阱层1的半导体衬底。其次，如图1所示，形成将P型阱层1隔离成多个存储单元形成区域的STI2。STI2经过下面的工序形成。即，通过在P型阱层1内形成未图示的浅槽，并将未图示的氮化膜等作为掩模，形成埋入槽内且表面形成为大致平坦面的未图示的氧化膜来实现。
接着，如图1所示，通过规定的各向异性干蚀刻等，形成两边与STI2的端部一致且一边与STI2正交而另一边与STI2倾斜地相交的俯视图中为梯形形状的槽3。槽3的剖面形状示于图2(A)。接着，如图2(A)等所示，在槽侧壁3b及槽3底面，为了形成N+型源极层4，进行砷离子等的离子注入。
本实施方式的最大特征在于如何确定该砷离子等的离子注入方向。参照对此示意性地表示的图3进行说明。图3(A)表示从槽3的上侧看槽内的俯视图。如上所述，槽的侧壁由与STI2的端面一致的槽侧壁2a和槽侧壁2b、与SAI2正交的槽侧壁3a和与槽侧壁3a不平行的槽侧壁3b在俯视图中形状形成为梯形形状。
在由与STI2的端面一致的平面构成的槽侧壁2a和槽侧壁2b中，由于STI2用的槽的深度比存储单元用槽3的深度深，因此，在这些槽侧壁中不存在P型阱层1，仅露出元件隔离用绝缘膜，从而在讨论本实施方式的效果即N+型源极层4和FG6的耦合率时可以对这些槽侧壁不予考虑。
表示图3(A)所示的砷离子等的离子注入的箭头I2从槽3的上部投影表示砷离子等与槽侧壁3a平行地入射，与槽3底面的P型阱层1垂直或具有一定角度地入射，而对槽侧壁3b以一定角度入射的情况。所谓一定角度，可以是例如为了防止砷离子等的隧道效应而通常采用的相对于P型阱层1的垂直线构成的7°左右的角度。在图3(A)中表示了砷离子等未入射到槽侧壁3a，而入射到槽侧壁3b及槽3底面的情况。
图3(B)表示砷离子等入射到各侧壁等的具体例子。图3(B)的左侧图表示由于砷离子等的入射箭头12与槽侧壁3a平行，因此，砷离子等不会注入到槽侧壁3a内的情况。仅在槽3底部入射砷离子等，在该部分形成N+型源极层4。
与此相对，图3(B)的右侧图表示砷离子等的入射箭头I2相对槽侧壁3b及槽3底面构成一定角度的情况。其结果，砷离子等注入到槽侧壁3b及槽3底面，在该部分形成N+型源极层4。如上所述，表示砷离子等的入射方向的箭头12与槽侧壁3a平行，与槽3底面的P型阱层1垂直或构成一定角度，相对于槽侧壁3b构成一定角度，这就是本实施方式的最大特征。
在从槽3的上部看到的平面形状为隔着图1所示的N+型源极层4反向配置的梯形形状的情况下，如图3(A)所示，必须从上下对称方向进行注入。另外，为了在角部注入充分的砷离子等，也需要从垂直方向进行注入。否则，各槽侧壁部分等会成为向各个部位进行离子注入时的障碍。为此，只要使用使注入离子的离子束沿着相对于P型阱层1垂直的方向且在一定角度范围内摆动的离子注入装置，就能够容易地进行离子注入作业。
接着，如图2(A)所示，通过对包含槽3内的P型阱层1的整个表面进行热氧化以形成栅极绝缘膜5。该情况下，在槽侧壁3a上形成规定的栅极绝缘膜5，但是，在受到了离子注入造成的损伤槽侧壁3b及槽3底面，由于增速氧化而形成比槽侧壁3a上的膜厚更厚的栅极绝缘膜5b。在P型阱层1上该时刻形成和槽侧壁3a上相同厚度的栅极绝缘膜5。
接着，如图2(A)所示，沉积覆盖包含槽3内的P型阱层1的整个表面的掺杂了规定的杂质的多晶硅膜，通过规定的各向异性干蚀刻等对多晶硅进行深蚀刻，形成埋入槽3内的FG6。这样形成的FG6隔着栅极绝缘膜5a与形成在槽3底面及槽侧壁3b上的N+型源极层4全面地对置，能够实现N+型源极层4和FG6的高耦合率。
接着，通过规定的热氧化或CVD法，在FG6上形成隧穿绝缘膜7。此时，在P型阱层1上形成与先形成的栅极绝缘膜5重叠的栅极绝缘膜5a。然后，在包含FG6的P型阱层1的整个面上沉积掺杂了规定杂质的多晶硅膜，并经过规定的光蚀刻工序，形成隔着一部分隧穿绝缘膜7与FG6重叠且隔着栅极绝缘膜5a延伸至P型阱层1上的CG8。
接着，在CG8上以自对准方式离子注入磷离子等形成LDD层(LightlyDoped Drain)之后，利用通过CVD法形成的间隔物(スペ一サ一)离子注入砷离子等而形成N+型漏极层9。之后，形成未图示的层间绝缘膜，形成接触孔，形成各电极，最后形成钝化膜，由此完成分裂栅型非易失性半导体存储装置。另外，图2(A)和图2(B)所示的WL表示由CG8构成的字线，BL表示与N+型漏极层9连接的位线。
[第二实施方式]
下面，根据图4及图5对本发明的第二实施方式进行说明。图4是本实施方式的分裂栅型非易失性半导体存储装置的俯视图，图5是图4的B-B线剖切的存储单元部的剖面图。与第一实施方式的不同点在于，如图4和图5所示，为了实现微细化，在形成槽3时将槽侧壁3a和CG8的一侧面进行自对准以使槽侧壁3a和CG8的一侧面成为同一平面。另外，N+型漏极层9也与CG8b等进行自对准。除此之外的构成和第一实施方式一样。
在图4中表示有槽形成用掩模3c。该槽形成用掩模3c在图4的俯视图中具有梯形的开口部。即，利用在两个平行地形成的STI2上设置两个开口端部，在与STI2正交的CG8b上设置一个开口端部，第四个开口端部倾斜地横切两个元件隔离层STI2间的槽形成用掩模3c，形成具有通过自对准自CG8b的一侧面起连续的槽侧壁3a的槽3。
由此，能够进一步减小存储单元的占有面积，能够微细化至现有存储单元的面积的70％左右的大小，这就是本实施方式的特征。在N+型源极层4和FG6b之间且槽侧壁3b上的栅极绝缘膜5b的膜厚度比沟道侧的槽侧壁3a上的栅极绝缘膜5的膜厚度厚，数据保留特性良好，以及N+型源极层4和FG6b的耦合率高而存储性能提高等效果方面，和第一实施方式相同。
接着，根据图6～图10对本实施方式的分裂栅型非易失性半导体存储装置的制造方法进行说明。一直到在P型阱层1上形成多个元件隔离层STI2之前，与第一实施方式相同。接着，如图6所示，在P型阱层1的整个表面上形成栅极绝缘膜5之后，在栅极绝缘膜5上通过CVD法沉积多晶硅层。然后，在多晶硅层的整个表面上沉积厚的氧化膜10，之后经由规定的光蚀刻工序，在该氧化膜10的表面上形成冠以绝缘膜10的CG8b。
接着，在图4中所述的方式形成槽用掩模3c，如图7所示，通过各向异性干蚀刻，对栅极绝缘膜5及P型阱层1进行蚀刻，在P型阱层1内形成槽3。如在图4中说明过的那样，槽用掩模3c的一部分放置在CG8b上的绝缘膜10上，而另一部分放置在STI2上，使得CG8b和STI2的部分绝缘膜露出，但是，由于这些绝缘膜的膜厚度与栅极绝缘膜5的膜厚度相比特别厚，因此，在CG8b上的绝缘膜10及构成STI2的绝缘膜中仅有一部分被蚀刻，因此，作为形成槽3时的掩模，有助于做出足够的贡献。该情况下，槽侧壁3a与CG8b的一侧面进行自对准而形成同一平面。
接着，如图8所示，和第一实施方式同样地，相对于槽侧壁3a平行地、与槽侧壁3b具有一定角度地、与槽3底面垂直或具有一定角度地离子注入砷离子等，在槽侧壁3b内及槽3底面形成N+型源极层4。离子注入的方法和第一实施方式相同。
此时，在被两侧的槽3包夹的P型阱层1的表面也离子注入砷离子等，在该部分上也形成N+型源极层4。同时，在CG8b的与槽3形成区域相反侧的P型阱层1内，也形成以未图示的LDD层及未图示的间隔物为掩模注入了砷离子等的N+型漏极层9。
接着，如图9所示，在槽3的内壁形成栅极绝缘膜5。该情况下，和第一实施方式的情况同样，在槽侧壁3b及槽3底面上形成膜厚度比槽侧壁3a上的栅极绝缘膜5厚的栅极绝缘膜5b。同时，在CG8b上也生长绝缘膜，但是，在CG8b的与槽侧壁3a成为同一平面的侧面上也形成绝缘膜，构成图10所示的隧穿绝缘膜7。由于CG8b由掺杂了杂质的多晶硅形成，因此，形成的隧穿绝缘膜7的膜厚度比栅极绝缘膜5厚。
接着，通过CVD法，在包含槽3内的P型阱层的整个表面上沉积多晶硅层，之后，通过规定的各向异性干蚀刻，对多晶硅层的整个面进行深蚀刻，形成一部分隔着隧穿绝缘膜7与CG8b重叠且隔着栅极绝缘膜5等在槽3内延伸的FG6b。
之后，沉积层间绝缘膜，形成接触孔，形成金属配线，最后形成钝化膜而完成本实施方式的分裂栅型非易失性半导体存储装置。

Claims (8)

1.一种非易失性半导体存储装置，其特征在于，具有：
元件隔离层，多个该元件隔离层形成在第一导电型的半导体层上；
槽，其形成为在所述元件隔离层之间，该槽的第一侧壁为与元件隔离层正交的平面，该槽的第二侧壁为与所述元件隔离层非正交的平面；
第二导电型的源极层，其在所述第二侧壁及所述槽的底面上形成；
浮栅，其在所述槽内隔着第一绝缘膜形成；以及
控制栅，其形成为隔着第二绝缘膜与所述浮栅局部重叠，在所述半导体层上隔着第三绝缘膜延伸至所述元件隔离层上且与该元件隔离层正交。
2.一种非易失性半导体存储装置，其特征在于，具有：
元件隔离层，多个该元件隔离层形成在第一导电型的半导体层上；
控制栅，其形成为在所述半导体层上隔着第三绝缘膜延伸至所述元件隔离层上且与该元件隔离层正交；
槽，其在所述半导体层内形成，第一侧壁为与所述控制栅的一端面连续的平面，第二侧壁由与第一侧壁不平行的平面构成；
第二导电型的源极层，其在所述第二侧壁及所述槽的底面上形成；以及
浮栅，其形成为隔着第二绝缘膜与所述控制栅局部重叠，且在所述槽内隔着第一绝缘膜延伸。
3.如权利要求1或2所述的非易失性半导体存储装置，其特征在于，所述半导体层为硅层，所述第一侧壁的面方位为（100）面。
4.如权利要求1或2所述的非易失性半导体存储装置，其特征在于，所述槽内的第一绝缘膜在所述第二侧壁及所述槽的底面上形成的膜厚度比所述第一侧壁的第一绝缘膜厚。
5.如权利要求1或2所述的非易失性半导体存储装置，其特征在于，所述槽具有由与所述元件隔离层的端面平行的平面构成的第三侧壁和第四侧壁，当从该槽的上方看时，由所述第一侧壁、第二侧壁、第三侧壁、第四侧壁形成梯形形状。
6.一种非易失性半导体存储装置的制造方法，其特征在于，具有：
在第一导电型的半导体层上形成多个元件隔离层的工序；
形成槽的工序，该槽形成为在所述元件隔离层之间，该槽的第一侧壁为与元件隔离层正交的平面，该槽的第二侧壁由与所述元件隔离层非正交的平面构成；
离子注入在所述第二侧壁及所述槽的底面沿倾斜方向或垂直方向入射且在所述第一侧壁平行地入射的杂质离子，从而在该第二侧壁及所述槽的底面上形成第二导电型的源极层的工序；
在所述源极层形成后，在所述槽内隔着第一绝缘膜形成浮栅的工序；
形成控制栅的工序，该控制栅形成为隔着第二绝缘膜与所述浮栅局部重叠，在所述半导体层上隔着第三绝缘膜延伸至所述元件隔离层上且与该元件隔离层正交。
7.一种非易失性半导体存储装置的制造方法，其特征在于，具有：
在第一导电型的半导体层上形成多个元件隔离层的工序；
形成在所述半导体层上隔着第三绝缘膜延伸至所述元件隔离层上且与该元件隔离层正交的控制栅的工序；
在所述控制栅形成后，在所述半导体层内形成槽的工序，该槽形成为第一侧壁为与所述控制栅的一端面连续的平面，第二侧壁由与第一侧壁不平行的平面构成；
离子注入在所述第二侧壁及所述槽的底面沿倾斜方向或垂直方向入射且在所述第一侧壁平行地入射的杂质离子，从而在该第二侧壁及所述槽的底面上形成第二导电型的源极层的工序；
形成隔着第二绝缘膜与所述控制栅局部重叠且在所述槽内隔着第一绝缘膜延伸的浮栅的工序。
8.如权利要求6或7所述的非易失性半导体存储装置的制造方法，其特征在于，所述半导体层为硅层，所述第一侧壁的面方位为（100）面。
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