CN218302084U - 存储器单元及存储器 - Google Patents

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Abstract

本公开涉及存储器单元及存储器。在实施例中，存储器单元包括与第二导电类型的第二掺杂阱接触的第一导电类型的第一掺杂阱，第二导电类型与第一导电类型相反，与第一导电类型的第四掺杂阱接触的第二导电类型的第三掺杂阱，与第二阱和第四阱接触的第一壁，第一壁包括导电的或半导体芯和绝缘护套，层的堆叠包括至少部分覆盖第二阱和第四阱的第一绝缘层、第一半导体层、第二绝缘层和第二半导体层，以及位于第二阱和第四阱以及第一壁下方的第三半导体层。本实用新型的技术提供了改进性能的存储器单元和存储器，能够独立于阵列的行和阵列的列的其他单元擦除每个单元，并且提高了可靠性。

Description

存储器单元及存储器
技术领域
本公开涉及电子设备，并且更确切地，涉及存储器设备、其制造方法及其使用方法。
背景技术
存在许多类型的存储器单元。具体地，存在称为eSTM的存储器单元(embeddedSelect in Trench Memory，沟槽存储器中嵌入式选择)。eSTM型存储器单元是通常用于闪存型存储电路中的可重写存储器单元。
eSTM存储器单元以形成行和列的阵列布置。同一行的单元通过对应于位线的连接元件耦合在一起。同一列的单元通过对应于字线的连接元件耦合在一起。阵列的单元可以被逐位(即逐单元)编程和读取。然而，eSTM单元被逐行擦除。
实用新型内容
本公开的实施例旨在至少部分克服eSTM单元的缺陷。
实施例提供了一种能够被逐位擦除的eSTM型存储器单元。
实施例提供了一种能够被更快擦除的eSTM型存储器单元。
实施例提供了一种更可靠的eSTM型存储器单元。
实施例提供了一种能够通过比已知的eSTM型存储器单元更低的电压来控制的eSTM型存储器单元。
各种实施例克服了已知eSTM型存储器单元的全部或部分缺点。
在一个实施例中，存储器单元包括：
第一导电类型的第一掺杂阱，与第二导电类型的第二掺杂阱相接触，第二导电类型与第一导电类型相反；
第二导电类型的第三掺杂阱,与第一导电类型的第四掺杂阱相接触；
与第二阱和第四阱接触的第一壁，第一壁包括导电芯或半导体芯和绝缘护套；
第一绝缘层、第一半导体层、第二绝缘层和至少部分覆盖第二阱和第四阱的第二半导体层的层的堆叠；以及
第三半导体层，使得第二阱和第四阱以及壁位于其上。
根据一个实施例，第一导电类型是N型，第二导电类型是P型。
根据一个实施例，第二阱和第四阱由第一导电壁隔开。
根据一个实施例，层的堆叠覆盖第一壁。
根据一个实施例，第三层通过第二导电类型掺杂半导体阱而与第四阱隔开。
根据一个实施例，第二阱和第四阱由第二绝缘壁隔开。
根据一个实施例，层的堆叠覆盖第二壁。
另一实施例提供了一种存储器，包括如前所述的存储器单元阵列，其中阵列的每个列包括第二半导体层和列的单元共用的第一壁。
本实用新型的技术提供了改进性能的存储器单元和存储器，能够独立于阵列的行和阵列的列的其他单元擦除每个单元，并且提高了可靠性。
附图说明
上述特征和优点以及其他将在以下参照附图以说明而非限制的方式给出的特定实施例的描述中详细描述，其中：
图1示出存储器单元的实施例的视图A、B、C和D；
图2说明了对图1的单元进行编程的步骤；
图3说明了从图1的单元读取的步骤；
图4示出了说明图1的单元的擦除步骤的不同示例的视图A、B和C；
图5示出了存储器单元的另一实施例；
图6示出了存储器单元的另一实施例的视图A、B、C和D；
图7示出了用于制造图1的实施例的方法的步骤；
图8示出了用于制造图1的实施例的方法的另一步骤；
图9示出了用于制造图1的实施例的方法的另一步骤；
图10示出了用于制造图1的实施例的方法的另一步骤；以及
图11示出了用于制造图1的实施例的方法的另一步骤。
具体实施方式
在不同的图中，相同的特征已由相同的参考指定。具体地，在各种实施例中共有的结构和/或功能特征可以具有相同的参考并且可以设置相同的结构、尺寸和材料特性。
为了清楚起见，仅详细说明和描述了对理解本文所描述的实施例有用的步骤和元件。
除非另有说明，当提及连接在一起的两个元件时，这意味着除导体以外没有任何中间元件的直接连接，而当提及耦合在一起的两个元件时，这意味着这两个元件可以连接，或者它们可以通过一个或多个其他元件耦合。
在以下公开中，除非另有说明，否则当提及绝对位置限定符，如术语“前”、“后”、“上”、“下”、“左”、“右”等，或相对位置限定符，如术语“向上”、“向下”、“上部”、“下部”等，或方位限定符，如“水平”、“垂直”等时，引用图中所示的方位。
除非另有说明，“约”、“大约”、“基本上”和“大约”表示10％以内，最好5％以内。
在一实施例中，一种用于控制诸如先前描述的存储器单元的方法，包括编程步骤，在此过程中：
第二阱、第三阱和第四阱和第三层处于第一参考电位；
第一阱被设置为大于第一参考电位的第二正电位；
第二层被设置为大于第二正电位的第三正电位；并且
第一壁被设置为第四电势，该第四电势等于等效于第一阱、第二阱和第三阱以及层的堆叠的晶体管的阈值电压。
根据一个实施例，第一参考电位是地，第二正电位基本上等于5V，第三电位基本上等于12V，以及第四电位在从0.5V到1.5V的范围内。
另一实施例提供了一种控制如先前描述的存储器单元的方法，包括读出步骤，在此过程：
第二阱、第三阱和第四阱以及第二半导体层和第三层处于第五参考电位；
第一阱被设置为大于第五参考电位的第六正电位；
第一壁被设置为大于第六正电位的第七正电位。
根据一个实施例，第五参考电位是地，第六正电位基本等于0.7V，第七正电位基本等于3V。
在又一实施例中，一种用于控制如先前描述的存储器单元的方法，包括擦除步骤，在此过程中：
第一阱、第二阱和第三阱以及第三层处于第八参考电位；
第四阱被设置为小于第八参考电位的第九电位；第二半导体层被设置为小于第九电位的第十电位；并且
第一壁被设置为等于晶体管的阈值电压的第十一电位，该晶体管等效于第二阱、第三阱和第四阱以及层的堆叠。
根据一个实施例，第八参考电位是地，第九电位基本等于-5V，第十电位基本等于-10V，第十一电位在-1.5V到-0.5V的范围内。
根据一个实施例，第八参考电位基本等于10V，第九电位基本等于5V，第十电位是地，第十一电位在从5V到15V的范围内。
根据一个实施例，第八参考电位基本等于5V，第九电位是地，第十电位基本等于-5V，第十一电位在从0V到10V的范围内。
根据一个实施例，编程步骤和擦除步骤具有基本相同的持续时间。
在一些实施例中，用于制造诸如先前描述的存储器单元的方法包括：
a.通过向半导体衬底中注入掺杂剂来形成第三半导体层；
b.通过在衬底中注入掺杂剂形成第二阱；
c.通过在衬底中注入掺杂剂形成第四阱；
d.在第二阱和第三阱之间形成第一壁；
e.在所述第二阱和第四阱的一部分上以及在所述第一壁上形成堆叠；
f.通过向第二阱中注入掺杂剂形成第一阱；以及
g.通过在第四阱中注入掺杂剂形成第三阱。
另一实施例提供了制造诸如先前描述的第一存储器单元和eSTM类型的第二存储器单元的方法，其中第一存储器单元通过诸如先前描述的方法的步骤a、b、c、d、e、f和g形成，第二存储器单元通过步骤a、b、d、e、f形成。
另一实施例提供了制造诸如先前描述的第一存储器单元和晶体管的方法，第一单元通过先前描述的方法形成，其中晶体管的栅极通过步骤e形成，以及漏极和源极区域通过步骤f或G形成。
另一实施例提供了制造诸如先前描述的第一存储器单元、晶体管和第二eSTM型存储器单元的方法，第一单元通过先前描述的方法形成，第二单元通过先前描述的方法形成，以及晶体管通过先前描述的方法形成。
图1示出存储器单元10的实施例的视图A、B、C和D。更准确地，图1包括：
沿视图B和视图C的平面A-A的横截面视图A；
沿视图A和视图D的平面B-B的顶视图B；
沿视图A和视图D的平面C-C的顶视图C；以及
沿视图B和视图C的平面D-D的横截面视图D。
平面B-B和平面C-C相互平行，并与平面A-A和D-D正交。平面A-A与平面B-B、C-C和D-D正交。类似地，平面D-D与平面A-A、B-B和C-C正交。平面A-A对应于相同或相似的基本单元的阵列的位线的方向。平面D-D对应于阵列的字线的方向。
存储器单元10包括阱12。阱12是由半导体材料制成的，例如硅。阱12为p型掺杂。阱12例如是掺硼的。阱12中的掺杂浓度的范围例如为1014～5×1015at.cm^(-3)。
单元10还包括阱14。阱14是由半导体材料制成的，例如硅。阱14为N型掺杂。阱14例如为磷掺杂。阱14中的掺杂浓度的范围例如为1014～5×1015at.cm^(-3)。
单元10还包括隔开阱12和阱14的壁16。例如壁16包括：芯16a，例如由金属或半导体材料制成，优选由多晶硅制成；以及围绕芯16a的绝缘护套16b，例如由氧化硅制成。具体地，绝缘护套16b将芯16a与阱12和阱14分开。壁16例如为多晶硅制成。优选地，阱12和阱14被壁16完全隔开。壁16优选地至少沿着阱12和阱14的整个高度延伸。因此，阱12和阱14优选地彼此不接触。阱12和阱14优选地与壁16接触。
优选地，阱12和阱14以及壁16具有彼此共面的下表面。优选地，单元10包括层18，该层18具有阱12和阱14的下表面以及位于其上的壁16的下表面。在该示例中，阱12和阱14以及壁16的下表面与层18的上表面接触。层18优选地由半导体材料制成，例如硅，例如N型掺杂硅。层18位于P型掺杂衬底20上。衬底20例如由半导体材料制成，例如掺杂硼的。
单元10包括位于阱12上部的阱22。阱22是由半导体材料制成的，例如硅。阱22为N型掺杂(N+)。阱22为例如掺杂磷的。阱22中的掺杂浓度大于阱14中的掺杂浓度。阱22中的掺杂浓度的范围例如为1018～1020at.cm^(-3)。
阱22通过阱12的一部分与壁16隔开。换句话说，阱12的一部分位于阱22和壁16之间。因此，壁16和阱22彼此不接触。阱22从阱12的上表面延伸。阱22的上表面优选地与壁16的上表面以及位于阱22和壁16之间的阱12的一部分的上表面共面。
类似地，单元10包括位于阱14上部的阱24。阱24是由半导体材料制成的，例如硅。阱24为P型掺杂(P+)。阱24例如为硼掺杂的。阱24中的掺杂浓度大于阱12中的掺杂浓度。阱24中的掺杂浓度的范围例如为1018～1020at.cm^(-3)。
阱24通过阱14的一部分与壁16隔开。换句话说，阱14的一部分位于阱24和壁16之间。因此，壁16和阱24彼此不接触。阱24从阱14的上表面延伸。阱24的上表面优选地与壁16的上表面以及位于阱24和壁16之间的阱14的一部分的上表面共面。
视图C的平面C-C示出了阱12、14、22、24和壁16的上表面。在平面C-C中，单元从左到右包括阱22、阱12、壁16、阱14和阱24。
阱12的N或P掺杂类型是与阱14的掺杂类型相反的类型。类似地，阱22的掺杂类型是与阱24的掺杂类型相反的类型。此外，阱22的掺杂类型是与阱12的掺杂类型相反的类型。阱24的掺杂类型是与阱14的掺杂类型相反的类型。因此，阱22和阱14具有相同的N或P掺杂类型，以及阱24和阱12具有相同的掺杂类型。
优选地，阱12和阱14的尺寸基本相同。类似地，阱22和阱24的尺寸基本相同。
单元10通过绝缘壁25与属于不同线(line)的相邻单元隔开。绝缘壁25例如由氧化硅制成。绝缘壁25优选地从阱22和阱24的上表面的平面，即平面C-C延伸。壁25优选地在行方向上沿着单元全部延伸。因此，壁25沿着阱22、24、12和14延伸。壁25优选地与壁16交叉。优选地，壁25沿着小于壁16的高度的高度(即小于平面C-C和层18之间的距离的高度)延伸。因此，壁25优选地不沿阱12和14的整个高度延伸。这使得能够将单元10的阱12和阱14电连接到相邻单元10。壁25优选地通过阱12或阱14的一部分与层18隔开。优选地，壁25沿着大于阱22和阱24的高度的高度延伸。
单元10还包括绝缘层27、由例如金属或半导体材料(例如多晶硅)制成的层26、绝缘层29、以及例如由金属或半导体材料(例如多晶硅)制成的层28的叠层。优选地，层27和29由不同的材料制成。例如，层27由氧化硅制成，层29是氧化硅层、氮化硅层和氧化硅层的堆叠(叠层)。优选地，层26和28由相同的材料制成，例如多晶硅。
层27位于阱12、14、22和24的上表面。层26位于层27上。优选地，层26的水平尺寸小于层27的水平尺寸，即，在位线和字线方向上的较小尺寸。优选地，层27连续地在阱12和14的上表面上延伸，并且至少部分地在阱22和24的上表面上延伸。层27在列方向上横跨阱22和24的整个宽度延伸。优选地，层27从壁25中的一个(优选地从壁25中的一个的侧表面)延伸到单元的另一个壁25，优选地一直延伸到另一个壁25的侧表面。层27优选地从壁16沿阵列行方向延伸。层27将层26与阱12和14以及与壁16分开。优选地，层26在阱12和14的整个上表面的前面连续延伸。层26在列方向上横跨阱22和24的整个宽度延伸。优选地，层26从壁25中的一个延伸到单元的另一个壁25。层26优选地在阵列行方向上从阱22延伸到阱24。优选地，层26从阱12和22之间的接触区域的水平延伸到阱14和24之间的接触区域的水平。优选地，层26不在阱22和24的前面延伸。
层29优选地完全覆盖层26。优选地，层29覆盖层26的上表面和层26的侧面，例如，层26在阵列列方向上的侧面。优选地，层29在阵列行方向上的尺寸基本上等于层26在行方向上的尺寸。
层28优选地完全覆盖层29。层28通过层29与层26分开。优选地，层28在行方向上的尺寸基本上等于层26在行方向上的尺寸。
优选地，层28在列方向上的尺寸大于层26在列方向上的尺寸。优选地，层28对于同一列的多个单元是公共的，优选地对于列的所有单元是公共的。因此，层28优选地覆盖同一列的多个单元的层26，并覆盖将所述单元隔开的壁25。
单元还包括接触元件30和32，例如导电过孔。元件30和32例如是用金属制成。元件30与阱22接触，元件32与阱24接触。元件30和32不与层26和28接触。元件30优选不与阱12接触。元件32优选不与阱14接触。元件30和32各自耦合到形成位线的连接元件。
单元10由串联的两个MOSFET(金属氧化物半导体场效应晶体管)晶体管的两个组件形成。一个组件包括由层18、阱12和阱22、层26、27、28和29形成的N沟道晶体管，其中层26、27、28和29形成栅极。另一组件包括由阱12、阱14和阱24、层26、27、28和29形成的P沟道晶体管，其中层26、27、28和29形成栅极。
层18优选地对于相同单元阵列中的单元10类型的所有存储器单元是共用的。
壁16优选为阵列列(array column)的所有单元所共用。壁16通过跨绝缘壁25从一个单元延伸到相邻单元。
例如，单元阵列的行包括根据平行于平面D-D的对称平面彼此对称的相邻单元，并且例如位于视图A左侧。然后阱12和阱22在视图A中向左延伸以形成类似于图1所示形状的形状。类似地，例如阱24和阱14是与位于视图A中右侧的阵列的相同行的相邻单元共用的。
优选地，阵列的相同行的阱22经由元件30和可能的其它连接元件(未示出)耦合在一起。类似地，阵列的相同行的阱24经由元件32和可能的其它连接元件(未示出)耦合在一起。
此外，阱12和阱14优选为阵列列的所有单元所共用。阱12和阱14在壁25下方延伸。例如，阱12和阱14各自通过线端接触(end-of-line contact)耦合到施加电压的节点。
图2示出了对图1的单元进行编程的步骤。因此，这是存储器单元将从例如值0的第一二进制值切换到例如值1的第二二进制值的步骤。
在单元10的编程期间，阱12、阱14和阱24被设置为相同的参考电位GND，例如，接地，即0V电位。层18同样被设置为参考电位GND。阱22被设置为大于层18被设置的电位的电位。阱22优选地被设置为正电位，例如，在3V至10V范围内的电位，例如，基本上等于5V。此外，层28被设置为大于阱22被设置的电位的电位。例如层28被设置为范围从10V到15V的电位，例如，基本上等于12V。
壁16被设置为基本上等于由阱12和阱22以及层18、26和28形成的晶体管(即P沟道晶体管)的阈值电压VTN的电位。壁16被设置为能够关断单元的P沟道晶体管的电位。因此，壁16被设置为优选地在0.5V至1.5V范围内的电位，优选地基本上等于1V。
更一般地，单元的不同部分被设置电位，使得在单元10的编程期间能够在层18和阱22之间沿着壁16和层26形成电流I1，如图2中的箭头所示。阱22、层28和层18以及壁16的电位使得出现热载流子注入现象。因此，载流子，这里是电子e-，通过层27进入层26，并保持被捕获在其中。这由图2中的箭头示出。
图3示出了从图1的单元读取的步骤。
在此读出步骤中，阱12、阱14和阱24被设置为相同的参考电位GND，例如地面。层18同样被设置为参考电位GND。阱22被设置为大于层18被设置的电位的电位。阱22优选地被设置为正电位，例如，在0V-1V范围内的电位，例如，基本上等于0.7V。此外，层28被设置为小于阱22被设置的电位的电位，优选地被设置为参考电位GND。壁16被设置大于阱22设置的电位的电位。例如，壁16被设置为1V至5V范围内的电位。
更一般地，在读出步骤期间，单元的不同部分被设置为使得能够：
如果没有执行捕获层26中载流子(这里是电子)的编程步骤，并且因此层26中没有载流子(这里是电子)，在层18和阱22之间形成电流I2，如图3中的箭头所示；并且
如果载流子(这里是电子)被捕获在层26中，就不在层18和阱22之间形成电流。
因此可以读取二进制数据。如果在所述读出步骤期间，在层18和阱22之间产生电流，则存储器单元包含第一二进制值，例如，值0，并且如果在层18和阱22之间没有产生电流，则存储器单元包含第二二进制值，例如，值1。
图4示出了视图A、B和C，说明了擦除图1的单元的步骤的不同示例。
视图A示出单元10的擦除步骤的第一示例。在此步骤中，阱12、阱14和阱22以及层18被设置为参考电位GND。此外，层28被设置为负电位，基本上等于-10V。阱24被设置为负电位，基本上等于-5V。壁16被设置为优选地在-0.5V至-1.5V范围内的电位，优选地基本上等于-1V。
视图B示出单元10的擦除步骤的第二示例。在此步骤中，阱12、阱14和阱22以及层18被设置为正电位，基本上等于10V。此外，层28被设置为参考电位GND。阱24被设置为正电位，基本上等于5V。壁16被设置为优选地在5V至15V范围内的电位，优选地基本上等于9V。
视图C示出单元10的擦除步骤的第三示例。在此步骤中，阱12、阱14和阱22和层18被设置为正电位，基本上等于5V。此外，层28被设置为负电位，基本上等于-5V。阱24被设置为参考电位GND。壁16被设置为优选地在0V至10V范围内的电位，优选地基本上等于4V。
更一般地，在单元10的擦除步骤期间，阱12、阱14和阱22以及层18所设置的电位基本上彼此相等。阱12、阱14和阱22以及层18被设置为第一电位。此外，壁16被设置为基本上等于由阱12、阱14和阱24以及层18、26和28形成的晶体管(即P沟道晶体管)的阈值电压VTP的电位。
此外，阱24被设置为小于第一电位的第二电位。层28被设置为小于第二电位的第三电位。优选地，第一电位和第二电位之间的差在2V至7V的范围内，优选地基本上等于5V。类似地，第二电位和第三电位之间的差在2V至7V的范围内，优选地基本上等于5V。第一电位和第二电位之间的差优选地基本上等于第二电位和第三电位之间的差。
更一般地，单元的不同部分被设置电位，使得在擦除步骤期间能够在阱12和阱24之间穿过层18沿着壁16和层26形成由图4中的箭头所示的电流I3。阱24、阱12、层28和层18以及壁16的电位使得出现热载流子注入现象。因此，载流子，这里是空穴h+，通过层27，通过隧道效应进入层26，并保持被捕获在其中。这由图4的视图A、视图B和视图C中的箭头示出。
在编程步骤期间，层26中捕获的空穴补偿层26中捕获的电子。因此，在擦除步骤之后的读出步骤期间并且在没有新编程步骤的情况下，不存在电子确保将形成电流I2。
优选地，在擦除步骤期间在层26中产生和捕获的空穴的数目基本上等于在先前编程步骤期间在层26中捕获的电子的数目，以便空穴补偿电子。为此目的，擦除步骤的持续时间优选与编程步骤的持续时间基本相同。
在诸如单元10的单元的存储阵列中，可以逐位擦除单元。实际上，为了擦除单元10，单元10的列共用的层28和壁16分别被设置为第三电位和电位VTP。此外，由形成位线的连接元件(未示出)耦合到单元10的阵列行的阱24的阱24被设置为第二电位。其他层28、其他壁16和其他阱24例如都被设置为第一电位，或者每个被设置为不同于与擦除相对应的电位的电位。因此，擦除仅在单元中执行。
图5示出存储器单元40的另一实施例。
存储器单元40与图1的单元10的不同之处在于阱14通过阱42与层18隔开。阱42由例如掺杂有硼原子的P型掺杂半导体材料(即，与阱14的掺杂相反的掺杂)制成。例如掺杂浓度范围为1014～5×1015at.cm^(-3)。
优选地，阱14通过阱42与层18完全隔开。因此，阱14不与层18接触。
阱42从18层延伸。阱42优选地沿着小于层18和阱24之间的距离的高度延伸。因此，阱42优选地由阱14的一部分与阱24分开。此外，阱42优选地沿着小于层18和绝缘壁25之间的距离的高度延伸，图5中未示出。因此，阱14优选地沿着大于壁25的高度的高度延伸。这使得能够将阱14与相邻单元的阱14互连。因此，阱14包括位于壁25下方的部分，以这样的方式，阱14可以对列的多个单元(优选地对所有单元)是共用的。
优选地，阱42在相同列的单元之间是共用的。阱42例如是阵列中相同行的两个相邻单元之间共用的。
根据图5的实施例，单元40包括由层18、阱12和阱22、层26、层26、27、28和29形成的N沟道MOSFET晶体管，其中层26、27、28和29形成栅极。单元40包括由阱42、阱14和阱24、层26、27、28和29形成的P沟道MOSFET晶体管，其中层26、27、28和29形成栅极。
单元40的操作与单元10的操作相同，阱42被设置为与阱12相同的电位，除了在擦除步骤期间电流I3位于阱42和阱24之间而不是阱12和阱24之间的事实。
图5的实施例的优点是可以通过选择阱42的高度来选择P沟道晶体管的有效长度。
图6示出存储器单元50的另一实施例的视图A、视图B、视图C和视图D。
更准确地说，图6包括：
沿视图B和视图D的平面A-A的顶视图A；
沿视图A和视图C的平面B-B的横截面图B；
沿视图B和视图D的平面C-C的顶视图C；以及
沿视图A和视图C的平面D-D的横截面图D。
平面A-A和平面C-C彼此平行，并与平面B-B和平面D-D正交。平面B-B与平面A-A、平面C-C和平面D-D正交。类似地，平面D-D与平面A-A、平面B-B和平面C-C正交。平面B-B对应于存储器单元的阵列的位线的方向。平面D-D对应于存储器单元的阵列的列的方向。
存储器单元50包括两个半导体块51a和51b。块51a和51b优选地彼此相邻。块51a和51b优选地在导电类型内彼此相同。
半导体块51a包括阱52。阱52类似于图1中的阱12。因此，阱52由半导体材料例如硅制成。阱52为P型掺杂。阱52为例如硼掺杂。阱52中的掺杂浓度例如在范围为1014～5×1015at.cm^(-3)内。
半导体块51a包括位于阱52中的阱58。阱58类似于图1中的阱22。因此，阱58由例如硅的半导体材料制成。阱58为N型掺杂(N+)。阱58为例如磷掺杂。阱58中的掺杂浓度大于阱54中的掺杂浓度。阱58中的掺杂浓度在例如范围为1018～1020at.cm^(-3)内。
优选地，阱58从阱52的上表面的水平延伸。阱58优选地沿着比阱52的高度小的高度延伸。阱58优选地沿着比壁62的高度小的高度延伸。阱58优选地沿着比壁56的高度小的高度延伸。
半导体块51b包括阱54。阱54类似于图1中的阱14。因此，阱54由例如硅的半导体材料制成。阱54为N型掺杂。阱54为例如磷掺杂。阱54中的掺杂浓度在例如范围为1014～5×1015at.cm^(-3)内。
类似地，半导体块51b包括位于阱54中的阱60。阱60类似于图1中的阱24。因此，阱60由例如硅的半导体材料制成。阱60为P型掺杂(P+)。阱60例如是硼掺杂的。阱60中的掺杂浓度大于阱52中的掺杂浓度。阱60中的掺杂浓度在例如范围为1018～1020at.cm^(-3)内。
块51和51b在列的方向上彼此相邻地定位。单元50包括例如由氧化硅制成的绝缘壁56。壁56在位线方向上延伸。壁56至少部分地分隔块51a和51b。优选地，壁56沿着单元50的全部长度延伸，即，沿着单元50在位线方向上的全部长度延伸。优选地，壁56从阱52和阱54、阱58和阱60的上表面并沿着阱52和阱54、阱58和阱60延伸。优选地，壁56沿阱52和阱54、阱58和阱60沿小于阱52和阱54的高度的高度延伸。阱52和阱54例如在壁64下方彼此接触。优选地，壁56沿阱52、阱54、阱58和阱60沿大于阱58和阱60的高度的高度延伸。因此，阱58和阱60通过壁56与相邻块51a或51b完全隔开。
此外，块51a和51b通过绝缘壁62在字线方向(即列方向上)与相邻单元分开。优选地，壁62与壁56相同。因此，单元50在字线方向上包括壁62、块51a、壁56、块51b和另一壁62。
存储器列包括多个单元50。因此，该列包括半导体块51a、51b和分隔半导体块的绝缘壁56、62的交替。每个块51a紧挨着块51b，块51a与块51b形成单元50，并由壁56与块51b分开。因此，每个壁62将块51a或51b与另一个单元的块51a或51b分开。
单元50还包括壁64。壁64优选地包括导电的或半导体芯64a以及优选地由氧化硅制成的绝缘护套64b，该芯例如由金属或半导体材料制成，优选地由多晶硅制成。例如壁64在与壁56和62正交的方向上延伸。壁64优选地在字线方向上延伸。壁64沿着阱52和阱54延伸。壁64与阱52和阱54接触。优选地，壁64沿着阱52和阱54的整个高度延伸。壁56和壁62优选地从壁64延伸。
例如壁64将单元50的块51a和51b与位于另一列中的单元50的块51a和51b分开。壁64优选为列中的所有单元所共用。
优选地，阱52和阱54以及壁64具有彼此共面的下表面。优选地，单元50包括层66，该层66具有阱52和阱54的下表面以及位于其上的壁64的下表面。层66优选地由例如硅(例如N型掺杂硅)的半导体材料制成。层66位于衬底70上，例如由半导体材料制成。
层66优选地对于相同存储阵列中的单元50类型的所有存储器单元是共用的。
阱58通过阱52的一部分与壁64分开。换句话说，阱52的一部分位于阱58和壁64之间。因此，壁64和阱58不接触。阱58从阱52的上表面延伸。阱58沿小于阱52的高度的高度延伸。阱58的上表面优选与壁64的上表面以及位于阱58和壁64之间的阱52的一部分的上表面共面。
阱60通过阱54的一部分与壁64分开。换句话说，阱54的一部分位于阱60和壁64之间。因此，壁64和阱60不接触。阱60从阱54的上表面延伸。阱60沿小于阱54高度的高度延伸。阱60的上表面优选与壁64的上表面以及位于阱60和壁64之间的阱54的一部分的上表面共面。
阱52的掺杂类型是与阱54的掺杂类型相反的类型。类似地，阱58的掺杂类型是与阱60的掺杂类型相反的类型。此外，阱58的掺杂类型是与阱52的掺杂类型相反的类型。阱60的掺杂类型是与阱54的掺杂类型相反的类型。因此，阱58和阱54具有相同的掺杂类型，阱60和阱52具有相同的掺杂类型。
优选地，阱52和阱54的尺寸基本相同。类似地，阱58和阱60的尺寸是相同的。
单元50还包括绝缘层71、半导体层72、绝缘层73和导电的或半导体层74的堆叠。
层71位于阱52和阱54的上表面。层72位于层71上。优选地，层71和层72具有基本相同的形状和水平尺寸，即平行于平面A-A的平面内的尺寸。优选地，层72完全覆盖层71。优选地，层71在阱52和阱54的整个上表面和壁56的上表面上连续延伸。层71在字线方向上横跨阱58和阱60的整个宽度延伸。优选地，层71从壁62中的一个壁延伸到另一个壁62。例如层71至少部分地覆盖邻近单元50的每个壁62。层71优选地在位线方向上从阱58延伸到壁64。优选地，层71在阱52和壁64之间的接触区域的水平处从阱52和阱58之间的接触区域的水平处延伸。优选地，层71不位于阱58和阱60上。层71将层72与阱52和阱54分开。
层73覆盖层71和层72。优选地，层73覆盖层72的上表面和层71和层72的侧表面，例如，位于阵列列方向上的侧表面。
层74是例如多晶硅制成的。层74优选完全覆盖层72。优选地，层74在位线方向上的尺寸基本上等于层72在位线方向上的尺寸。
优选地，层74在字线方向上的尺寸大于层72在字线方向上的尺寸。优选地，层74对于相同列的多个单元是共用的，优选地对于列的所有单元是共用的。因此，层74优选地覆盖相同列的多个单元的层72，并覆盖将所述单元隔开的壁62和将不同单元的块隔开的壁56。
单元还包括接触元件76和78，例如导电过孔。元件76和78例如是金属制成的。元件76与阱58接触，并且元件78与阱60接触。元件76和78优选不与层72和74接触。元件76优选不与阱52接触。元件78优选不与阱54接触。
单元50的操作与图1的单元10的操作相同。在图2、图3和图4中先前描述的每个操作步骤中：
-阱52的电位对应于阱12的电位，
-阱54的电位对应于阱14的电位，
-阱58的电位对应于阱22的电位，
-阱60的电位对应于阱24的电位，
-层74的电位对应于层28的电位，
-层66的电位对应于层18的电位，以及
-壁64的电位对应于壁16的电位。
图7至图11示出了根据图1的实施例的制造存储器单元10的方法的步骤，优选地是连续的步骤。图7至图11进一步示出了制造传统eSTM单元和MOSFET晶体管的方法，该晶体管在该示例中具有N沟道。因此，图7至图11示出了根据图1的实施例的单元10与eSTM单元和MOSFET晶体管的共集成。制造单元10的方法可以在不制造eSTM单元和晶体管的情况下进行。
图7至图11中的每一个包括视图A1、视图B1、视图C1、视图A2、视图B2和视图C2。视图A1、视图B1和视图C1是位线方向上的截面视图。视图A2、视图B2和视图C2是字线方向上的截面视图。更准确地说，视图A1是沿着视图A2的平面AA在位线方向上的截面视图，示出了eSTM单元的制造。视图A2是同一附图的视图A1的结构的沿视图A1的平面DD在字线方向的截面视图。视图B1是沿视图B2的平面BB在位线方向上的截面视图，示出根据图1的实施例的单元的制造。视图B2是同一附图的视图B1的结构的沿视图B1的平面EE在字线方向的截面视图。视图C1是沿着视图C2的平面CC在位线方向的截面视图，示出了MOSFET晶体管的制造。视图C2是同一附图的视图C1的结构的沿视图C1的平面FF在字线方向的截面视图。
视图A1、视图B1和视图C1，相应的视图A2、视图B2和视图C2，分别示出，但原则上可以彼此相邻。
视图A2和视图B2各自示出在字线方向上形成两个相邻单元。视图A1示出了在位线方向上形成两个相邻单元。
图7示出了制造图1的实施例的方法的步骤。
在该步骤中，在半导体衬底82中形成绝缘壁80。绝缘壁优选是浅沟槽绝缘或STI型。沟槽80在位线方向上延伸，其他沟槽80在字线方向上延伸，以包围形成eSTM单元、单元10和晶体管的位置。因此，壁80限定位置81a、81b和81c，其中分别形成eSTM单元、单元10和MOSFET晶体管。视图B1和视图B2的壁80对应于图1的壁25。
优选地，壁80从衬底82突出。换句话说，壁80从衬底的上表面的水平垂直地在衬底82中延伸并延伸出衬底。优选地，壁80不沿衬底的整个高度延伸。例如，壁80沿着基本上等于10nm的高度从衬底突出。例如，壁80在衬底82中沿基本上等于350nm的高度延伸。
此外，在该步骤中，在衬底的上表面上形成绝缘层84。层84例如由氧化硅制成。层84例如通过在衬底上生长而在位置81a、81b和81c中同时形成。层84的厚度优选小于壁80从衬底突出的高度。因此，在eSTM单元、单元10和晶体管的水平上，层84被壁80包围。
该步骤还包括通过向衬底中注入掺杂剂来形成层18a。层18优选地由例如硅的半导体材料制成，例如N型掺杂硅。每个位置81a、81b和81c包括层18a。不同位置的层18a例如在同一注入期间形成。
层18a形成在壁80的下表面的水平之下。因此，相对于衬底的上表面，层18a位于衬底中比壁80更深的位置。例如，层18a的厚度范围为1μm至10μm。例如，层18a与壁80的下表面的水平间隔0.5μm至1μm范围的距离。
掺杂剂的注入例如在壁80之间的位置81a、81b和81c中执行。
层18a优选地在位于位置81a、81b、81c的衬底的整个上表面的前面延伸。
例如，如视图A2所示，字线方向上的两个相邻单元eSTM可以共享同一层18a。因此，层18a在位于两个eSTM单元之间的壁80下延伸。类似地，如视图B2所示，字线方向上的两个相邻单元10可以共享同一层18a。因此，层18a在位于两个单元10之间的壁80下延伸。更一般地，例如层18在位于包括公共半导体阱(随后形成)的存储器单元之间的壁80下延伸，但不在将单元与元件(例如单元或晶体管)分开的壁80下延伸，所述单元与所述单元或晶体管不共享半导体阱。
该步骤还包括在位置81c中形成阱86。更准确地说，阱86的形成对应于衬底82在位置81c中的掺杂。阱86为例如P型掺杂，例如浓度在1014～5×1015at.cm^(-3)范围内。阱86优选地从层84延伸到位置81c的层18a。因此，阱86优选地在位置81c中从衬底的上表面延伸到层18a的上表面。例如，在形成阱86时用保护掩模覆盖位置81a和81b，该掩模在形成阱86之后被移除。
图8示出了制造图1的实施例的方法的步骤。
该步骤包括在位置81a和81b中形成层18b。层18b位于层18a上。优选地，层18b完全覆盖位置81a和81b的层18a。优选地，层18b与位置81a和81b的层18a接触。层18b由N型掺杂硅制成。层18b例如用与层18a相同的掺杂剂并且以相同数量级的掺杂浓度掺杂。
层18b位于壁80的下表面的水平与层18a之间。因此，层18b位于比壁80的下端更深的位置。优选地，每个层18b与上表面间隔基本上等于500nm的距离。
层18a和层18b的堆叠在位置81b中对应于层18。
该制造步骤还包括形成阱88和阱90。阱88位于位置81a，阱90位于位置81b。阱88和阱90例如在同一注入步骤期间同时形成。
阱88优选地从层18b延伸到层84，换句话说，从层18的上表面延伸到衬底82的上表面。优选地，位于层18a和18b上方的位置81a中的衬底82的整个区域被掺杂以形成阱88。
阱88例如为P型掺杂，例如硼掺杂。例如掺杂浓度为1014～5×1015at.cm^(-3)。
在某些eSTM单元共用同一层18a的情况下，如视图A1和视图A2所示，层18b在位于所述单元之间的壁80下延伸，并且在所述壁80和层18b之间的衬底区域在形成阱时被掺杂。因此，阱88在层18b和位于所述eSTM单元之间的壁80之间延伸。
阱90在位置81b中，优选地从层18b延伸到层84，换句话说，从层18的上表面延伸到衬底82的上表面。优选地，位于层18a和18b上方的位置81b中的衬底82的整个区域被掺杂以形成阱90。
阱90例如是P型掺杂，例如是硼掺杂。例如掺杂浓度为1014～5×1015at.cm^(-3)。例如，掺杂浓度基本上等于阱88中的掺杂浓度。掺杂浓度优选等于图1的阱12的浓度。
在某些单元10共享相同层18a的情况下，如视图B1和视图B2所示，层18b在位于所述单元之间的壁80下延伸，并且在所述壁80和层18b之间的衬底区域在形成阱90时被掺杂。因此，阱90在层18b和位于所述单元10之间的壁80之间延伸。
该步骤还包括在位置81b的阱90中形成阱92。例如阱92沿着与阱90相同的高度延伸，即从层18b延伸到衬底的上表面。阱92还在视图B1的平面中(即在位线方向上)，从一个壁80延伸到另一壁80。优选地，阱92占据阱90的横向一半。
阱92对应于图1中的阱14，而阱90中未被阱92取代的部分对应于阱12。
图9示出了制造图1的实施例的方法的步骤。
在此步骤中，从位置81a、81b和81c移除层84。此外，壁94形成在位置81a和81b中。
每个壁94从层18b沿高度方向延伸到衬底的上表面。换句话说，每个壁94沿着阱88或阱90的整个高度延伸。每个壁在字线方向上延伸。优选地，每个壁94对于多个eSTM单元或单元10是公共的。因此，每个壁94在字线方向上穿过位于相邻单元之间的壁80。因此，视图A2的两个eSTM单元具有公共壁94，壁94穿过隔开所述单元的壁80。类似地，视图B2的两个单元10具有公共壁94，壁94穿过将所述单元隔开的壁80。
每个壁94基本上位于其所在的位置81a或81b的视图A1和B1的平面中的中间。因此，每个壁84基本上与围绕位置81a或81b的两个相对壁80具有相同的距离，两个相对壁80彼此平行并平行于壁94。
位于位置81a中的壁94将阱88分隔成两个基本相同尺寸的由壁94分开的阱，两个阱中的每一个在字线方向上延伸。
位于位置81b的壁94，对应于图1的壁16，将阱90和阱92分开，对应于图1的阱12和阱14。
壁94优选同时形成。壁94优选地彼此相同。每个壁94包括例如由多晶硅制成的导电或半导体芯，以及例如由氧化硅制成的绝缘护套。
该步骤还包括在位置81b和81c中形成绝缘层96。层96例如由氧化硅制成。层96优选地在位置81a和81b中整个衬底的上表面延伸。因此，在位置81c中，层96在壁80之间延伸，以覆盖阱86。在位置81b，层96在壁80之间延伸，以覆盖阱90、阱92和壁94。
该步骤还包括在位置81a和81b中形成绝缘层98。层98例如由氧化硅制成。层98优选地在位置81a和81b中在衬底的整个上表面的前面延伸。因此，在位置81a，层96在壁80之间延伸，以覆盖阱88和壁94。在位置81b，层96在壁80之间延伸，以完全覆盖层96，并因此在阱90、阱92和壁94的前面延伸。
例如层96的厚度在7至8nm的范围内。例如层98的厚度在7至8nm的范围内。更一般地，层96和层98的厚度使得层96和层98的堆叠不会突出到壁外。
该步骤还包括形成半导体层，该半导体层优选由多晶硅制成。所述层例如在整个结构上形成，具体是在位置81a、81b和81c以及在壁80上。所述层例如通过化学机械抛光(CMP)平滑，从而所述层的上表面是平面的。然后蚀刻所述层以在位置81a形成带102，在位置81b形成带104，以及在位置81c形成带106。带102、带104和带106优选在同一层蚀刻步骤期间同时形成。
每个带102或104完全覆盖其所在的位置81a、81b。此外，带102和104部分覆盖限定位置81a和81b的壁80。优选地，带102、104和106不与其它带102、104或106接触。
在eSTM单元和单元10彼此相邻的情况下，即，如果位置81a和81b彼此相邻，则相邻小区的层102和104可以是公共的。
形成带106以形成晶体管栅极。因此，位置81c的带106全部沿着位置81c的长度(即字线方向上的尺寸)延伸，并且至少部分地在限定位置81c的字线方向上的壁80上延伸。位置81c的带106在位置81c的宽度(即位线方向上的尺寸)上部分延伸，优选地在位置81c的中心处。阱86的一部分不在带106的前面。更准确地说，对应于晶体管的源极区和漏极区的区域不是相对的带106。
图10示出了制造图1的实施例的方法的步骤。
在该步骤中，在整个结构上形成绝缘层108。层108优选为氧化硅层、氮化硅层和氧化硅层的堆叠。优选由多晶硅制成的半导体层110用例如在整个结构上形成，具体是在位置81a、81b和81c以及在壁80上。所述层因此覆盖层108。层110例如通过化学机械抛光(CMP)进行平滑，使得层110的上表面是平面的。
在eSTM单元和单元10彼此相邻的情况下，即，如果位置81a和81b彼此相邻，则相邻单元的层108和110可以是公共的。
然后优选同时蚀刻层108和110。然后从位置81c完全蚀刻层108和110。
图11示出了制造图1的实施例的方法的步骤。
在此步骤中，蚀刻位置81a中的层102、层108和层110的堆叠以及位置81b中的层104、层108和层110的堆叠。更准确地说，蚀刻位置81b中的层104、层108和层110的堆叠以形成图1的层26、层29和层28堆叠。因此，位置81b的层96和层98对应于图1的层27，位置81b的层104对应于图1的层26，位置81b的层108对应于图1的层29，位置81b的层110对应于图1的层28。
位置81a中的层102、层108和层110的堆叠被蚀刻以形成两个堆叠，优选相同地，包括层102、层108和层110。因此，每个eSTM单元，即每个位置81a，包括层102、层108和层110的堆叠。每个eSTM单元的所述堆叠在字线方向上(即在视图A2的平面中)，从限定位置81a的壁80延伸到限定位置81a的相对壁80。每个eSTM单元的所述堆叠在位线方向上(即在视图A1的平面中)，部分地在阱88的上表面上，在壁94的一侧上延伸。因此，在视图A1中示出了两个堆叠，堆叠位于层98上，在壁94的每一侧上一个。每个堆叠在位线方向上从壁94延伸到壁80。每个堆叠在位线方向上部分地与在壁94的同一侧上的阱88的部分相对地延伸。因此，在壁94的每一侧，阱88的一部分不在堆叠的前面，所述部分优选地沿着壁80，由被堆叠覆盖的阱88的一部分与壁94分开。优选地，堆叠不位于与壁94相对的位置。
每个单元的层102独立于其他单元的层102。具体地，层102通过层108彼此分开。每个层110例如在字线方向上与相邻单元共用。
该步骤还包括在衬底表面注入更重掺杂的阱的步骤。更准确地说，该步骤包括注入N型掺杂剂：
-在位置81a中，在并非位于层102、层108和层110的堆叠前方的区域中在阱88的表面形成阱112；
-在位置81b中，在阱90中形成阱22，即在阱12中形成阱22(图1)；以及
-在位置81c中，在未被层106覆盖的阱86的区域中形成源极区和漏极区114。
阱112、阱22、阱24和阱114优选在同一注入步骤期间同时形成。因此，阱112、阱22、阱24和阱114优选具有相同的掺杂浓度。
此外，该步骤还包括在位置81b中注入P型掺杂剂，以在阱92中形成阱24，即阱14(图1)。
通过图7至图11所述的方法形成的单元10的优点是，与层96和层98(图9)的堆叠相对应的绝缘层27(图1)的厚度比已知的eSTM单元的氧化物层的厚度厚，这产生更好的可靠性。
前面描述的实施例的优点是可以独立于阵列的行和阵列的列的其他单元擦除每个单元。
所描述的实施例的另一优点是，在擦除步骤期间使用的电位可以适合于器件。因此，可以只使用正电位，只使用负电位，或正和负电位，但相对靠近地。
所述实施例的另一优点是，由于氧化物厚度，它们比已知的eSTM存储器更可靠。
已经描述了各种实施例和变型。本领域技术人员将理解，这些各种实施例和变型的某些特征可以组合，并且本领域技术人员将想到其他变型。具体地，通过图7至图11的方法形成的晶体管可以是P沟道晶体管。制造方法的不同之处在于阱86是N型掺杂的，而阱114是P型掺杂的并且是在注入形成阱24的P型掺杂剂时形成的。
最后，基于上面给出的功能指示，所描述的实施例和变型的实际实现在本领域技术人员的能力范围内。

Claims (8)

1.一种存储器单元，其特征在于，包括：
第一导电类型的第一掺杂阱，与第二导电类型的第二掺杂阱接触，所述第二导电类型与所述第一导电类型相反；
所述第二导电类型的第三掺杂阱，与所述第一导电类型的第四掺杂阱接触；
第一壁，与所述第二掺杂阱和所述第四掺杂阱接触，所述第一壁包括导电芯或半导体芯和绝缘护套；
层的堆叠，包括至少部分覆盖所述第二掺杂阱和所述第四掺杂阱的第一绝缘层、第一半导体层、第二绝缘层和第二半导体层；以及
第三半导体层，位于所述第二掺杂阱和所述第四掺杂阱以及所述第一壁的下方。
2.根据权利要求1所述的存储器单元，其特征在于，所述第一导电类型为N型，并且所述第二导电类型为P型。
3.根据权利要求1所述的存储器单元，其特征在于，所述第二掺杂阱和所述第四掺杂阱由所述第一壁隔开。
4.根据权利要求3所述的存储器单元，其特征在于，所述层的堆叠覆盖所述第一壁。
5.根据权利要求1所述的存储器单元，其特征在于，所述第三半导体层通过所述第二导电类型的掺杂半导体阱与所述第四掺杂阱隔开。
6.根据权利要求1所述的存储器单元，其特征在于，所述第二掺杂阱和所述第四掺杂阱由第二绝缘壁隔开。
7.根据权利要求6所述的存储器单元，其特征在于，所述层的堆叠覆盖所述第二绝缘壁。
8.一种存储器，其特征在于，包括：
根据权利要求1所述的存储器单元的阵列，
其中所述阵列的每个列包括相应的第二半导体层和所述列的单元共用的相应的第一壁。
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