KR100750195B1 - 노아형 비휘발성 메모리 장치, 제조 방법 및 동작 방법 - Google Patents

노아형 비휘발성 메모리 장치, 제조 방법 및 동작 방법 Download PDF

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채수두
김정우
박찬진
한정희
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Abstract

노아형 비휘발성 메모리 장치, 제조 방법 및 동작 방법에서, 노아형 비휘발성 메모리 장치는 표면으로부터 돌출되고, 고립된 형태의 채널 영역을 포함하는 기판과, 상기 채널 영역의 측벽에 순차적으로 적층된 터널 산화막, 전하 트랩막 및 유전막과, 상기 유전막의 표면 상에 형성된 상부 전극 패턴과, 상기 채널 영역의 상부면과 접하면서 상기 기판 상부면과 수직한 방향으로 연장되는 공통 소오스 영역과, 상기 기판 표면 아래에 상기 채널 영역의 제1 측벽과 접하도록 형성된 제1 드레인 영역 및 상기 기판 표면 아래에 상기 제1 측벽과 대향하는 채널 영역의 제2 측벽과 접하도록 형성된 제2 드레인 영역을 포함한다. 상기 비휘발성 메모리 장치는 고립된 채널 영역에 2개의 셀이 형성됨으로써 높은 집적도를 갖는다.

Description

노아형 비휘발성 메모리 장치, 제조 방법 및 동작 방법{NOR TYPE NON-VOLATILE MEMORY DEVICE, METHOD OF MANUFACTURING THE SAME, AND METHOD OF OPERATING THE SAME}
도 1a 및 1b는 본 발명의 실시예 1에 따른 비휘발성 메모리 장치를 나타내는 단면도들이다.
도 1c는 본 발명의 실시예 1에 따른 비휘발성 메모리 장치를 나타내는 평면도이다.
도 2는 도 1a에 도시된 비휘발성 메모리 장치의 셀을 확대 도시한 단면도이다.
도 3은 본 발명의 실시예 1에 따른 비휘발성 메모리 장치에서 하나의 채널 영역에 구비되는 셀들을 나타내는 등가 회로도이다.
도 4a 내지 도 14c는 도 1에 도시된 비휘발성 메모리 장치의 제조 방법을 나타내는 단면도 및 평면도들이다.
도 15는 도 5a에서 하나의 채널 영역에 형성되는 전하 트랩 구조물의 단면을 보여주는 확대도이다.
도 16a 및 16b는 본 발명의 실시예 2에 따른 비휘발성 메모리 장치를 나타내는 단면도들이다.
도 16c는 본 발명의 실시예 2에 따른 비휘발성 메모리 장치를 나타내는 평면도이다.
도 17은 본 발명의 실시예2에 따른 비휘발성 메모리 장치의 셀들의 등가 회로도이다.
도 18a 내지 도 21b는 본 발명의 실시예 2에 따른 비휘발성 메모리 장치의 제조 방법을 나타내는 단면도들이다.
본 발명은 비휘발성 메모리 장치, 그 제조 방법 및 이의 동작 방법에 관한 것이다. 보다 상세하게는 고도로 집적화된 노아형 비휘발성 메모리 장치, 그 제조 방법 및 이의 동작 방법에 관한 것이다.
반도체 메모리 장치는 DRAM(dynamic random access memory) 및 SRAM(static random access memory)과 같이 데이터의 입·출력이 상대적으로 빠른 반면, 시간이 경과됨에 따라 데이터가 소실되는 휘발성(volatile) 메모리 장치와, ROM과 같이 데이터의 입·출력이 상대적으로 느리지만, 데이터의 영구 저장이 가능한 비휘발성(non-volatile) 메모리 장치로 구분될 수 있다.
상기 비휘발성 메모리 장치의 경우, 전기적으로 데이터의 입·출력이 가능한 플래시 메모리에 대한 수요가 늘고 있다. 상기 플래시 메모리 장치는 F-N 터널링(Fowler-Nordheim tunneling) 또는 채널 핫 케리어 주입(channel hot carrier injection)을 이용하여 전기적으로 데이터의 입·출력을 제어하는 구조를 갖는다.
상기 플래시 메모리 장치를 회로적 관점에서 살펴보면, n개의 셀 트랜지스터들이 직렬로 연결되어 단위 스트링(string)을 이루고, 이러한 단위 스트링들이 비트 라인과 접지 라인 사이에 병렬로 연결되어 있는 NAND형과, 각각의 셀 트랜지스터들이 비트 라인과 접지 라인 사이에 병렬로 연결되어 있는 NOR형으로 구분할 수 있다.
상기 NAND형 플래시 메모리 장치는 읽기 동작에 앞서 먼저 해당 블록을 선택하여야만 하고, 각 셀이 직렬로 연결되어 동작 저항이 크기 때문에 읽기 속도가 상대적으로 느리다는 단점이 있다. 이에 반해, 상기 NOR형 플래시 메모리 장치는 상대적으로 읽기 속도가 빠르고 랜덤 억세스 동작이 가능한 장점이 있다. 그러나, 이러한 장점에도 불구하고, 상기 NOR형 플래시 메모리 장치는 고집적화하는 것이 어렵기 때문에 상기 NAND형 플래시 메모리 장치에 비해 시장 점유율이 매우 작은 실정이다.
상기 NOR형 플래시 메모리 장치를 고집적화하기 위한 방법의 일 예로, 하나의 셀에 2 비트의 데이터를 저장하는 방법이 미국 특허 제5,768,192호에 개시되어 있다. 그러나, 상기 방법은 상기 셀에 저장된 전하가 이동(migration)하는 경우 셀의 신뢰성에 문제가 발생하게 된다. 또한, 셀 내에서 전하가 저장된 위치에 따라 데이터를 구분하기 때문에, 하나의 셀에 2 비트의 데이터를 안정적으로 쓰고 읽기 위하여 채널 길이가 충분히 길어져야 한다. 그러므로, 상기 방법에 의해서 플래시 메모리 장치를 집적화하는 데에는 한계가 있다.
상기 문제를 해결하기 위하여, 상기 NOR형 플래시 메모리 장치의 채널이 수직 방향으로 형성하는 방법이 제안되고 있다. 상기 수직 채널을 갖는 NOR형 플래시 메모리 장치의 일 예는 미국 특허 제 6,906,953호에 개시되어 있다. 그러나, 상기 수직 채널을 갖는 NOR형 플래시 메모리 장치는 단지 채널의 위치만이 수직으로 변경되었으므로, 셀에 저장된 전하가 이동(migration)함으로써 발생되는 신뢰성 문제는 여전히 남아있다. 또한, 하나의 비트를 읽어 내기 위하여 2회의 읽기 동작을 수행하여야 하므로 주변 회로가 기존에 비해 매우 복잡해지는 등의 문제가 있다.
따라서, 본 발명의 제1 목적은 1회의 읽기 동작으로 데이터를 구분할 수 있고 고도로 집적화된 노아형 플래시 메모리 장치를 제공하는데 있다.
본 발명의 제2 목적은 상기한 노아형 플래시 메모리 장치의 제조 방법을 제공하는데 있다.
또한, 본 발명의 제3 목적은 상기한 노아형 플래시 메모리 장치의 동작 방법을 제공하는데 있다.
상기한 제1 목적을 달성하기 위한 본 발명의 일실시예에 따른 노아형 플래시 메모리 장치는, 표면으로부터 돌출되고, 고립된 형태의 채널 영역을 포함하는 기판과, 상기 채널 영역의 측벽에 순차적으로 적층된 터널 산화막, 전하 트랩막 및 유전막과, 상기 유전막의 표면 상에 형성된 상부 전극 패턴과, 상기 채널 영역의 상부면과 접하면서 상기 기판 상부면과 수직한 방향으로 연장되는 공통 소오스 영역 과, 상기 기판 표면 아래에 상기 채널 영역의 제1 측벽과 접하도록 형성된 제1 드레인 영역과, 상기 기판 표면 아래에 상기 제1 측벽과 대향하는 채널 영역의 제2 측벽과 접하도록 형성된 제2 드레인 영역을 포함한다.
상기 상부 전극 패턴과 기판 표면 사이에 상기 터널 산화막이 연장된다.
상기 공통 소오스 영역의 양측벽에는 절연을 위한 하드 마스크 패턴이 구비된다.
상기 하드 마스크 패턴은 상기 공통 소오스 영역의 하부 측벽을 둘러싸는 형상을 가질 수 있다.
상기 상부 전극 패턴 상부면과 접하면서 제1 방향으로 연장되고 도전성 물질로 이루어지는 워드 라인이 더 포함된다.
또한, 상기 공통 소오스 영역들 상부면과 접속하면서 상기 워드 라인의 연장 방향과 수직한 방향으로 연장되는 공통 소오스 라인이 더 포함된다.
상기 제1 및 제2 드레인 영역은 상기 워드 라인의 연장 방향과 동일한 방향으로 연장되는 라인 형상을 가질 수 있다.
다른 형태로, 상기 제1 및 제2 드레인 영역은 상기 워드 라인의 연장 방향과 수직한 방향으로 연장되는 라인 형상을 가질 수 있다.
상기 제1 및 제2 드레인 영역들 사이 및 상기 채널 영역들 사이의 고립된 기판 부위에 소자 분리용 절연막이 더 포함될 수 있다.
상기한 제2 목적을 달성하기 위한 본 발명의 일실시예에 따른 노아형 플래시 메모리 장치의 제조 방법으로, 먼저 기판의 일부분을 식각하여 표면으로부터 돌출 된 채널 영역을 형성한다. 상기 채널 영역의 측벽에 터널 산화막, 전하 트랩막 및 유전막을 형성한다. 상기 채널 영역 양측의 기판 표면에 불순물을 주입시켜 상기 채널 영역의 제1 측벽 및 상기 제1 측벽과 대향하는 제2 측벽과 접하는 제1 및 제2 드레인 영역을 형성한다. 상기 유전막 패턴의 표면상에 상부 전극 패턴을 형성한다. 다음에, 상기 채널 영역의 상부면과 접하면서 상기 기판과 수직한 방향으로 연장되는 공통 소오스 영역을 형성한다.
상기 돌출된 채널 영역을 형성하기 위하여, 상기 기판 상에 반복적으로 배치되는 고립된 형태의 하드 마스크 패턴을 형성한다. 상기 하드 마스크 패턴을 식각 마스크로 사용하여 상기 기판을 이방성 식각하여 예비 채널 영역을 형성한다. 다음에, 상기 예비 채널 영역의 측벽을 식각하여 상기 하드 마스크 패턴보다 작은 선폭을 갖는 채널 영역을 형성한다.
상기 공통 소오스 영역을 형성하기 위하여, 상기 하드 마스크 패턴의 중심부를 관통하면서 상기 채널 영역의 상부면을 노출하는 개구부를 형성한다. 다음에, 상기 개구부 내부에 불순물이 도핑된 도전 물질을 채운다.
상기 공통 소오스 영역은 N형 또는 P형 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
상기 터널 산화막은 상기 기판 표면 상부면까지 연장되도록 형성되는 것이 바람직하다.
상기 상부 전극 패턴의 상부면과 접속하면서 제1 방향으로 연장되는 워드 라인을 형성할 수 있다.
또한, 상기 공통 소오스 영역들 상부면과 접속하면서 상기 워드 라인의 연장 방향과 수직한 방향으로 연장되는 공통 소오스 라인을 형성할 수 있다.
상기 제1 및 제2 드레인 영역은 상기 워드 라인의 연장 방향과 동일한 방향으로 연장되는 라인 형상을 갖도록 형성될 수 있다.
상기 제1 및 제2 드레인 영역은 상기 워드 라인의 연장 방향과 수직한 방향으로 연장되는 라인 형상을 갖도록 형성될 수 있다.
상기 제1 및 제2 드레인 영역들 사이 및 상기 채널 영역들 사이의 고립된 기판 부위에 소자 분리용 절연막을 형성할 수 있다.
상기한 제3 목적을 달성하기 위한 본 발명의 일실시예에 따른 노아형 플래시 메모리 장치의 동작 방법으로, 상기 제1 드레인 영역과 상기 공통 소오스 영역 사이에 위치하는 전하 트랩막에 제1 데이터를 프로그래밍한다. 상기 제2 드레인 영역과 상기 공통 소오스 영역 사이에 위치하는 전하 트랩막에 제2 데이터를 프로그래밍한다. 상기 제1 드레인 영역과 상기 공통 소오스 영역 사이에 위치하는 전하 트랩막에 프로그래밍된 제1 데이터를 읽는다. 또한, 상기 제2 드레인 영역과 상기 공통 소오스 영역 사이에 위치하는 전하 트랩막에 프로그래밍된 제2 데이터를 읽는 다.
설명한 것과 같이, 수직 채널을 가지고 있고, 각 채널 영역에는 데이터가 저장되는 부위가 서로 구분되어 있는 2개의 단위 셀이 형성된 NOR형 비휘발성 메모리 장치를 완성할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
실시예 1
도 1a 및 1b는 본 발명의 실시예 1에 따른 비휘발성 메모리 장치를 나타내는 단면도들이다. 도 1c는 본 발명의 실시예 1에 따른 비휘발성 메모리 장치를 나타내는 평면도이다. 도 2는 도 1a에 도시된 비휘발성 메모리 장치의 셀을 확대 도시한 단면도이다.
도 1a는 도 1c의 I-I' 부위를 절단하여 보여지는 단면도이고, 도 1b는 도 1c의 II-II' 부위를 절단하여 보여지는 단면도이다.
도 1a 내지 도 1c 및 도 2를 참조하면, 표면으로부터 돌출되고 고립된 형상을 갖는 채널 영역(100a)들이 구비된 기판(100)이 마련된다. 상기 기판(100)은 실리콘과 같은 반도체 물질로 이루어질 수 있다. 상기 채널 영역(100a)들은 열과 행 방향으로 나란하게 반복적으로 배치된다. 또한, 상기 채널 영역은 4개의 측벽을 갖는 직육면체 형상을 갖는 것이 바람직하다.
상기 채널 영역(100a)의 측벽에는 터널 산화막(106a), 전하 트랩막(106b) 및 유전막(106c)이 순차적으로 적층된 전하 트랩 구조물(106)이 구비된다.
상기 터널 산화막(106a), 전하 트랩막(106b) 및 유전막(106c)은 각각 다양한 물질로 이루어질 수 있으므로, 이들로 구성되는 상기 전하 트랩 구조물(106)은 다양한 구조를 가질 수 있다. 구체적으로, 상기 전하 트랩 구조물은 실리콘 산화막/ 실리콘 질화막/ 실리콘 산화막 적층 구조, 실리콘 산화막/ 고유전 산화막 / 실리콘 산화막 적층 구조, 실리콘 산화막/ 실리콘 질화막/ 고유전 산화막 적층 구조, 실리콘 산화막/ 제1 고유전 산화막 / 제2 고유전 산화막 적층 구조 등으로 구성될 수 있다.
본 실시예에서는, 상기 터널 산화막(106a)은 열산화 공정을 수행하여 형성되는 실리콘 산화물로 이루어진다. 상기 전하 트랩막(106b)은 실리콘 질화물로 이루어진다. 또한, 상기 유전막(106c)은 실리콘 산화물 또는 실리콘 산화물에 비해 고유전율을 갖는 금속 산화물로 이루어진다.
상기 유전막(106c)의 표면상에는 상부 전극 패턴(108a)이 구비된다. 상기 상부 전극 패턴(108a)으로 사용될 수 있는 도전 물질의 예로는 불순물이 도핑된 폴리실리콘, 금속 실리사이드, 금속 질화물, 금속 등을 들 수 있다. 이들은 단독 또는 혼합하여 사용될 수 있다.
상기 상부 전극 패턴(108a)은 상기 채널 영역(100a) 사이의 기판(100)과 절연되어야 한다. 이를 위하여, 상기 채널 영역(100a) 사이의 기판(100)과 상부 전극 패턴(108a) 사이에는 상기 터널 산화막(106a)이 연장되어 있다.
상기 상부 전극 패턴들(108a)을 전기적으로 연결하는 워드 라인(122)이 구비된다. 상기 워드 라인(122)은 상기 상부 전극 패턴의 상부면과 접하도록 형성된다. 또한, 상기 워드 라인(122)은 제1 방향으로 연장되어 상기 제1 방향으로 나란하게 배치되어 있는 상부 전극 패턴들과 각각 접속한다.
상기 채널 영역(100a)의 상부면과 접하면서 상기 기판(100) 상부면과 수직한 방향으로 연장되는 공통 소오스 영역(132)이 구비된다. 상기 공통 소오스 영역(132)은 N형 또는 P형 불순물이 도핑되어 있는 폴리실리콘으로 이루어지는 패턴 형상을 갖는다.
상기 공통 소오스 영역(132)의 측벽을 둘러싸도록 제1 하드 마스크 패턴(104)이 구비된다. 상기 제1 하드 마스크 패턴(104)은 상기 공통 소오스 영역(132)과 상기 워드 라인(122)이 전기적으로 쇼트되는 것을 방지하기 위하여 구비된다. 상기 제1 하드 마스크 패턴(104)은 실리콘 질화물로 이루어질 수 있다.
상기 공통 소오스 영역(132)은 하부폭에 비해 상부폭이 넓은 고립된 패턴 형상을 가질 수 있다. 그리고, 상기 제1 하드 마스크 패턴(104)은 상대적으로 좁은 폭을 갖는 상기 공통 소오스 영역(132)의 하부 측벽에만 구비될 수 있다. 이 경우, 상기 제1 하드 마스크 패턴(104)이 상기 공통 소오스 영역(132)의 상부를 지지하는 형상을 갖게된다.
상기 공통 소오스 영역(132)들을 전기적으로 연결하기 위한 공통 소오스 라인(134)이 구비된다. 상기 공통 소오스 라인(134)은 상기 제1 방향과 수직한 제2 방향으로 나란하게 배치되어 있는 공통 소오스 영역(132)들을 서로 연결시킨다. 상기 공통 소오스 라인(134)으로 사용될 수 있는 물질의 예로는 저저항을 갖는 금속, 금속 실리사이드 등을 들 수 있다. 이들은 단독으로 사용될 수도 있고 혼합하여 사용될 수도 있다.
상기 채널 영역(100a) 사이의 기판(100) 표면 아래에는 드레인 영역(111)이 구비된다. 상기 드레인 영역(111)은 상기 제2 방향으로 연장되며, 버리드 비트 라 인으로 제공된다. 여기서, 상기 채널 영역(100a)의 제1 측벽과 인접하는 드레인 영역은 제1 비트 라인으로 사용되는 제1 드레인 영역(111a)이 되고, 상기 제1 측벽과 대향하는 채널 영역의 제2 측벽과 인접하는 드레인 영역은 제2 비트 라인으로 사용되는 제2 드레인 영역(111b)이 된다.
상기 제1 및 제2 드레인 영역(111a, 111b)들 사이 및 상기 채널 영역(100a)들 사이의 고립된 기판 부위에는 소자 분리용 트렌치가 형성되어 있고, 상기 소자 분리용 트렌치 내부 및 상기 채널 영역 상에 형성되어 있는 구조물들을 채우도록 제1 층간 절연막(120)이 구비된다. 상기 제1 층간 절연막(120)은 소자 분리막 패턴으로 기능한다.
상기 비휘발성 메모리 장치에 포함되는 하나의 채널 영역에는 2개의 데이터를 구분하여 프로그래밍 및 읽을 수 있는 2개의 셀이 형성된다. 즉, 상기 채널 영역의 제1 측벽에는 전하 트랩 구조물, 상부 전극 패턴, 제1 드레인 영역 및 공통 소오스 영역으로 이루어지는 제1 셀이 위치하게 되고, 상기 채널 영역에서 상기 제1 측벽과 대향하는 제2 측벽에는 전하 트랩 구조물, 상부 전극 패턴, 제2 드레인 영역 및 공통 소오스 영역으로 이루어지는 제2 셀이 위치하게 된다. 이들은 제1 및 제2 드레인 영역으로 이루어지는 버리드 비트 라인을 갖고 있어, 각 셀들이 서로 분리되어 제어된다.
도 3은 본 발명의 실시예 1에 따른 비휘발성 메모리 장치에서 하나의 채널 영역에 구비되는 셀들을 나타내는 등가 회로도이다. 이하에서는, 도 3을 참조하면 서 상기 구조를 갖는 비휘발성 메모리 장치의 동작을 간단히 설명한다.
먼저, 채널 영역의 제1 측벽에 형성되는 제1 단위 셀(200a)에 데이터를 프로그래밍하는 방법을 설명한다.
선택된 제1 단위 셀과 접해있는 상기 제1 드레인 영역(202)에 프로그래밍 전압을 인가한다. 상기 프로그래밍 전압은 하이 전압(high level voltage)이며, 이하에서는 상기 프로그래밍 전압을 약 5V 정도인 것으로 설명한다. 또한, 선택되지 않은 제2 단위 셀과 접해있는 상기 제2 드레인 영역(204)에는 로우 전압(low level voltage)을 인가한다. 상기 공통 소오스 영역(206)에도 로우 전압을 인가한다. 이하에서는, 상기 로우 전압을 약 0V 정도인 것으로 설명한다. 그리고, 상기 상부 전극 패턴(208)에 상기 프로그래밍 전압과 유사한 레벨을 갖는 하이 전압을 인가한다.
이 경우, 상기 제1 단위 셀(200a)을 살펴보면 제1 드레인 영역(202)과 공통 소오스 영역(206)에 전압차가 발생된 상태에서 상기 상부 전극 패턴(208)에 하이 전압이 인가되기 때문에, 상기 채널 영역의 제1 측벽에 형성되어 있는 전하 트랩 구조물에 핫 케리어들이 트랩핑된다. 이로써, 상기 제1 단위 셀(200a)에 데이터가 프로그래밍된다. 반면에, 상기 제2 단위 셀(200b)은 제2 드레인 영역(204)과 공통 소오스 영역(206)에 전압차가 발생되지 않기 때문에, 상기 채널 영역의 제2 측벽에 형성되어 있는 상기 전하 트랩 구조물에는 전하가 트랩핑되지 못한다. 때문에, 상기 제2 단위 셀(200b)에는 데이터가 프로그래밍되지 않는다.
다음에, 채널 영역의 제1 측벽에 형성되는 제1 단위 셀(200a)에 데이터를 읽 는 동작을 설명한다.
선택된 제1 단위 셀(200a)과 접해있는 상기 제1 드레인 영역(202)에 읽기 전압을 인가한다. 상기 읽기 전압은 상기 프로그래밍 전압에 비해 낮은 전압 레벨을 갖는 하이 전압으로, 약 0.5V 정도인 것으로 설명한다. 또한, 선택되지 않은 제2 단위 셀(200b)과 접해있는 상기 제2 드레인 영역(203)에는 로우 전압(low voltage)을 인가한다. 상기 공통 소오스 영역(206)에도 로우 전압을 인가한다. 그리고, 상기 상부 전극 패턴(208)에 상기 읽기 전압보다 높은 하이 전압을 인가한다. 본 실시예에서 상기 상부 전극 패턴(208)에는 약 1V의 정도의 전압을 인가한다. 이 경우, 상기 공통 소오스 영역(206) 및 제1 드레인 영역(202) 양단에 흐르는 전류를 측정함으로서 상기 제1 단위 셀(200a)에 저장된 데이터를 읽어낼 수 있다.
이와는 달리, 채널 영역의 제2 측벽에 형성되는 제2 단위 셀(200b)에 데이터를 프로그래밍하는 방법을 설명한다.
선택된 제2 단위 셀(200b)과 접해있는 상기 제2 드레인 영역(204)에 프로그래밍 전압을 인가한다. 또한, 선택되지 않은 제1 단위 셀(200a)과 접해있는 상기 제1 드레인 영역(202)에는 로우 전압(low level voltage)을 인가한다. 상기 공통 소오스 영역(206)에도 로우 전압을 인가한다. 그리고, 상기 상부 전극 패턴(208)에 상기 프로그래밍 전압과 유사한 레벨을 갖는 하이 전압을 인가한다.
이 경우, 상기 채널 영역의 제2 측벽에 형성되어 있는 전하 트랩 구조물에 핫 케리어들이 트랩핑된다. 이로써, 상기 제2 단위 셀(200b)에 데이터가 프로그래밍된다.
다음에, 채널 영역의 제2 측벽에 형성되는 제2 단위 셀(200b)에 데이터를 읽는 동작을 설명한다.
선택된 제2 단위 셀(200b)과 접해있는 상기 제2 드레인 영역(204)에 읽기 전압을 인가한다. 상기 읽기 전압은 상기 프로그래밍 전압에 비해 낮은 전압 레벨을 갖는 하이 전압이다. 또한, 선택되지 않은 제1 단위 셀(200a)과 접해있는 상기 제1 드레인 영역(202)에는 로우 전압(low voltage)을 인가한다. 상기 공통 소오스 영역(206)에도 로우 전압을 인가한다. 그리고, 상기 상부 전극 패턴(208)에 상기 읽기 전압보다 높은 하이 전압을 인가한다. 이 경우, 상기 공통 소오스 영역(206) 및 제2 드레인 영역(204) 양단에 흐르는 전류를 측정함으로서 상기 제2 단위 셀(200b)에 저장된 데이터를 읽어낼 수 있다.
또한, 상기 채널 영역에 형성되는 제1 및 제2 단위 셀(200a, 200b)에 데이터를 소거하는 방법을 설명한다. 상기 소거는 핫 홀(hot hole)을 주입하는 방식으로 수행한다. 이와는 달리, 상기 소거는 F-N 터널링 방식으로 이루어질 수도 있다.
구체적으로, 상기 제1 및 제2 드레인 영역(202, 204)에 동일한 하이 레벨 전압을 인가한다. 본 실시예에서는 상기 제1 및 제2 드레인 영역에 각각 약 5V의 전압을 인가한다. 그리고, 상기 공통 소오스 영역(206)에는 로우 전압을 인가한다. 또한, 상기 상부 전극 패턴(208)에는 음의 전압을 인가한다. 본 실시예에서는 상기 상부 전극 패턴(208)에 약 -5V의 전압을 인가한다. 상기와 같이 동작시킬 경우 핫 홀이 채널 영역으로부터 상기 상부 전극 패턴(208)쪽으로 주입됨으로서 전하 트랩 구조물에 저장된 데이터가 소거된다.
설명한 것과 같이, 본 발명의 실시예 1에 따른 비휘발성 메모리 장치는 수직 방향으로 채널이 형성되므로 채널 길이가 짧아서 발생되는 쇼트 채널 효과를 방지할 수 있다. 또한, 종래의 하나의 채널에 2 비트가 기록되는 메모리 장치에서 전하의 이동에 의해 발생되는 신뢰성 저하를 방지할 수 있다. 더구나, 상기 채널 영역에 형성되는 제1 및 제2 단위 셀에 각각 독립적으로 프로그래밍 및 읽기 동작을 수행할 수 있어, 1회의 읽기 동작을 통해 각 셀에 프로그래밍된 데이터를 읽어낼 수 있다.
도 4a 내지 도 14c는 도 1에 도시된 비휘발성 메모리 장치의 제조 방법을 나타내는 단면도 및 평면도들이다.
여기서, 각 a도는 X 방향(도 4c, I_I')으로 절단한 단면도이고, 각 b도는 Y 방향(도 4c, II_II')으로 절단한 단면도이고, 각 c도는 평면도이다.
도 15는 도 5a에서 하나의 채널 영역에 형성되는 전하 트랩 구조물의 단면을 보여주는 확대도이다.
도 4a 내지 도 4c를 참조하면, 실리콘과 같은 반도체 물질로 이루어지는 기판(100) 상에 패드 산화막(도시안됨)을 형성하고, 상기 패드 산화막 상에 제1 하드 마스크막(도시안됨)을 형성한다. 상기 패드 산화막은 실리콘 산화물로 이루어질 수 있으며, 상기 제1 하드 마스크막을 형성할 때 발생되는 스트레스를 완화시키기 위하여 제공된다. 상기 제1 하드 마스크막은 실리콘 질화물로 이루어질 수 있다.
상기 제1 하드 마스크막 상에 사진 공정을 통해 제1 포토레지스트 패턴(도시 안됨)을 형성하고, 상기 제1 포토레지스트 패턴을 식각 마스크로 사용하여 상기 제1 하드 마스크막 및 패드 산화막을 순차적으로 식각함으로써, 반도체 기판(100)의 일부를 노출시키는 제1 하드 마스크 패턴(104) 및 패드 산화막 패턴(102)을 형성한다. 도 4c에서 보여지듯이, 상기 제1 하드 마스크 패턴(104)은 고립된 섬(island) 형상을 갖는다. 또한, 상기 제1 하드 마스크 패턴(104)은 행 및 열방향으로 나란하게 규칙적으로 배치된다. 상기 제1 하드 마스크 패턴(104)을 형성한 후, 상기 제1 포토레지스트 패턴을 애싱 및 스트립 공정을 통해 제거한다.
다음에, 상기 제1 하드 마스크 패턴(104)을 식각 마스크로 사용하는 식각 공정을 수행하여 상기 노출된 기판(100)을 이방성으로 식각한다. 상기 이방성 식각 공정을 수행하면, 제1 하드 마스크 패턴(104) 아래에는 돌출된 형상의 예비 채널 영역(도시안됨)이 형성된다.
이어서, 상기 예비 채널 영역이 형성되어 있는 기판(100)의 노출 부위를 등방성으로 식각한다. 상기 등방성 식각 공정을 수행하면 상기 예비 채널 영역의 측벽 부위가 제거(trimming)되기 때문에, 상기 제1 하드 마스크 패턴(104) 아래에는 상기 제1 하드 마스크 패턴(104)에 비해 좁은 폭을 갖고 표면으로부터 돌출된 형상의 채널 영역(100a)이 형성된다.
이와 같이, 상기 채널 영역(100a)은 기판(100) 표면으로부터 수직한 방향으로 형성되기 때문에, 상기 기판(100)의 식각 깊이를 증가시킴으로써 상기 채널 영역(100a)의 길이를 연장시킬 수 있다. 그러므로, 상기 기판(100)의 수평 면적을 넓히지 않으면서도 쇼트 채널 효과를 억제할 수 있다.
도 5a, 도 5b 및 도 15를 참조하면, 상기 채널 영역을 포함하는 기판 표면에 터널 산화막, 전하 트랩막 및 유전막을 순차적으로 형성한다.
상기 터널 산화막(106a), 전하 트랩막(106b) 및 유전막(106c)은 각각 다양한 물질로 이루어질 수 있으므로, 이들로 구성되는 상기 전하 트랩 구조물(106)은 다양한 구조를 가질 수 있다. 구체적으로, 상기 전하 트랩 구조물은 실리콘 산화막/ 실리콘 질화막/ 실리콘 산화막 적층 구조, 실리콘 산화막/ 고유전 산화막 / 실리콘 산화막 적층 구조, 실리콘 산화막/ 실리콘 질화막/ 고유전 산화막 적층 구조, 실리콘 산화막/ 제1 고유전 산화막 / 제2 고유전 산화막 적층 구조 등으로 형성될 수 있다.
본 실시예에서는, 상기 터널 산화막을 열 산화에 의해 형성되는 실리콘 산화막으로 형성하고, 상기 전하 트랩막을 실리콘 질화막으로 형성하고, 상기 유전막을 고유전막으로 형성하는 것으로 설명한다.
우선, 상기 채널 영역(100a)을 포함하는 기판 표면을 열산화시켜 터널 산화막(106a)을 형성한다. 구체적으로, 상기 열산화 공정을 수행하면 상기 기판 상부면 및 채널 영역의 측벽에 노출된 부위에 산화막이 형성된다. 이 때, 상기 채널 영역의 표면에 형성되는 산화막은 터널 산화막(106a)으로 사용된다. 또한, 상기 채널 영역 사이의 기판 표면상에도 상기 터널 산화막(106a)이 형성되며, 이는 후속 공정에서 형성되는 상부 전극 패턴과 상기 채널 영역 사이의 기판을 절연시키는 역할을 한다.
상기 터널 산화막(106a), 패드 산화막 패턴(102) 및 제1 하드 마스크 패 턴(104)의 표면을 따라 실리콘 질화물을 증착시켜 전하 트랩막(106b)을 형성한다. 또한, 고유전율을 갖는 금속 산화물을 증착시켜 상기 유전막(106c)을 형성한다.
상기 터널 산화막(106a), 전하 트랩막(106b) 및 유전막(106c)은 각각 30 내지 100Å정도의 매우 얇은 두께를 갖는다. 그러므로, 상기 터널 산화막(106a), 전하 트랩막(106a) 및 유전막(106c)을 각각 도시하기에 용이하지 않아서, 도 5a 내지 도 14c에서는 이들을 간단히 하나의 막(106)으로 도시하였다. 또한, 상기 터널 산화막(106a), 전하 트랩막(106b) 및 유전막(106c)의 세부적인 형태는 도 15에 도시되어 있다. 이하에서는 상기 터널 산화막(106a), 전하 트랩막(106b) 및 유전막(106c)의 적층 구조를 전하 트랩 구조물(106)이라고 하면서 설명한다.
상기 전하 트랩 구조물(106) 상에 상부 전극막(108)을 형성한다. 상기 상부 전극막(108)은 불순물이 도핑된 폴리실리콘 물질, 금속 실리사이드 물질, 금속 물질 등을 증착시켜 형성할 수 있다. 이들은 단독으로 증착시키는 것이 바람직하지만 혼합하여 증착될 수도 있다. 바람직하게, 상기 상부 전극막(108)은 스텝커버러지 특성이 우수한 폴리실리콘 물질로 형성된다. 또한, 상기 상부 전극막(108)은 상기 채널 영역(100a) 및 제1 하드 마스크 패턴(104)의 적층 구조 사이를 매립하도록 형성되는 것이 바람직하다.
도 6a 및 도 6b를 참조하면, 상기 상부 전극막(108)을 이방성으로 식각함으로써 상기 채널 영역(100a)의 측벽에 상부 전극 패턴(108a)을 형성한다. 보다 구체적으로, 상기 이방성 식각 공정을 수행하면 상기 제1 하드 마스크 패턴(104)의 표면 및 기판(100) 상부면에 형성되어 있는 상부 전극막(108)은 식각이 이루어지고, 상기 채널 영역(100a)의 측벽에 형성되어 있는 상부 전극막(108)은 상기 제1 하드 마스크 패턴(104)에 의해 마스킹되어 식각이 이루어지지 않는다. 때문에, 상기 채널 영역(100a)의 측벽에만 스페이서 형상으로 상부 전극막(108)이 남아있게 됨으로써, 상부 전극막 패턴(108a)이 완성된다.
도 7a 내지 도 7c를 참조하면, 상기 제1 하드 마스크 패턴(104)을 이온 주입 마스크로 사용하여, 상기 기판(100) 표면 아래에 N형 또는 P형 불순물을 주입함으로써 예비 드레인 영역(110)을 형성한다. 상기 예비 드레인 영역(110)은 상기 채널 영역(100a) 사이에 노출되어 있는 기판(100) 표면 아래에 형성된다.
다음에, 상기 채널 영역(100a) 사이의 갭을 채우도록 제2 하드 마스크막(도시안됨)을 형성한다. 상기 제2 하드 마스크막은 상기 제1 하드 마스크 패턴(104)에 대해 선택적인 식각이 가능한 물질로 이루어지는 것이 바람직하다. 따라서, 본 실시예에서와 같이 상기 제1 하드 마스크 패턴(104)이 실리콘 질화물로 이루어지는 경우, 상기 제2 하드 마스크막은 실리콘 산화물로 형성할 수 있다. 이 후, 상기 제2 하드 마스크막의 상부면을 화학 기계적 연마 공정을 통해 평탄화할 수 있다.
상기 제2 하드 마스크막 상에 제2 포토레지스트 패턴(도시안됨)을 형성한다. 상기 제2 포토레지스트 패턴을 식각 마스크로 하여 상기 제2 하드 마스크막을 식각함으로서 제2 하드 마스크 패턴(112)을 형성한다. 도 7c에 도시된 것과 같이, 상기 제2 하드 마스크 패턴(112)은 상기 채널 영역(100a) 사이의 갭을 매립하면서 제2 방향으로 연장되는 형상을 갖는다.
상기 제2 하드 마스크 패턴(112)을 형성하면, 상기 제1 및 제2 하드 마스크 패턴(104, 112)에 의해 고립된 부위에서 상기 전하 트랩 구조물(106)의 일부분이 노출되며, 상기 노출된 부위는 행 및 열 방향을 따라 규칙적으로 배치된다.
도 8a 및 도 8b를 참조하면, 상기 제1 및 제2 하드 마스크 패턴(104, 112)에 의해 노출되어 있는 전하 트랩 구조물(106)의 일부분 및 기판 표면을 순차적으로 식각하여 제1 개구부(114)를 형성한다. 이 때, 상기 제1 개구부(114)의 저면이 상기 예비 드레인 영역(110)의 저면보다 더 낮게 위치하도록 형성함으로써, 상기 제1 개구부(114)가 생성되는 부위에는 예비 드레인 영역(110)이 모두 제거되도록 한다.
상기 제1 개구부(114)가 형성됨에 따라 상기 예비 드레인 영역(110)의 일부분이 제거됨으로써, 상기 제2 방향으로 연장되는 라인 형상을 갖는 드레인 영역(111)이 완성된다. 상기 드레인 영역(111)은 매립된 형태의 비트 라인(Burid bit line)으로 제공된다. 즉, 상기 드레인 영역(111)과 연결되는 별도의 비트 라인이 형성되지 않고 상기 드레인 영역(111) 자체가 비트 라인의 역할을 하게 된다. 도 7c에서, 상기 드레인 영역(111)은 제2 하드 마스크 패턴(112) 하부의 기판(100) 표면 아래에 위치하게 된다.
도 9a 및 도 9b를 참조하면, 상기 제1 개구부(114)를 채우면서 상기 제1 및 제2 하드 마스크 패턴(104, 112) 상에 제1 층간 절연막(120)을 형성한다. 상기 제1 층간 절연막(120)은 상기 제2 하드 마스크 패턴(112)과 동일한 절연 물질로 이루어질 수 있다. 또한, 상기 제2 하드 마스크 패턴(112)은 이 후 공정에서 층간 절연막으로써 사용된다. 여기서, 상기 제1 개구부(114) 내에 채워지는 제1 층간 절연막(120)은 상기 제1 방향으로 형성되는 각 셀들을 전기적으로 분리시키기 위한 소 자 분리막 패턴으로 제공된다. 이 후, 상기 제1 층간 절연막(120)의 상부면을 평탄화하기 위한 화학 기계적 연마 공정을 수행한다.
도 10a 및 도 10b를 참조하면, 상기 제1 층간 절연막(120)에 제3 포토레지스트 패턴을 형성하고, 이를 식각 마스크로 사용하여 상기 제1 층간 절연막(120) 및 제2 하드 마스크 패턴(112)의 일부분을 식각함으로써 워드 라인을 형성하기 위한 트렌치(도시안됨)를 형성한다. 상기 트렌치는 상기 채널 영역(100a)의 상부에 위치하면서 상기 상부 전극 패턴(108a)의 상부 및 외측벽을 노출시키도록 형성되는 것이 바람직하다. 또한, 상기 트렌치는 상기 제2 방향과 수직한 제1 방향으로 연장되는 라인 형상을 갖는 것이 바람직하다.
다음에, 상기 트렌치 내부를 채우도록 도전막(도시안됨)을 증착한다. 상기 도전막으로 사용될 수 있는 물질은 불순물이 도핑된 폴리실리콘, 금속 실리사이드, 금속 등을 들 수 있다. 이들은 단독 또는 혼합하여 사용할 수 있다. 바람직하게는, 매립 특성이 우수한 폴리실리콘을 사용한다.
이후, 상기 제1 하드 마스크 패턴(104)이 상부면에 노출되도록 상기 도전막의 표면을 평탄화함으로써 예비 워드 라인(도시안됨)을 형성한다. 상기 평탄화 공정은 화학 기계적 연마 공정을 통해 수행될 수 있다. 이 후, 상기 예비 워드 라인을 이방성으로 식각하여 예비 워드 라인의 두께를 낮춤으로써 워드 라인(122)을 완성한다.
이 때, 상기 워드 라인(122)의 상부면이 상기 제1 하드 마스크 패턴의 상부면보다 높거나 동일한 높이로 형성되면 이 후에 형성되는 공통 소오스 영역과 상기 워드 라인이 서로 쇼트될 수 있다. 때문에, 상기 워드 라인(122)의 상부면은 상기 제1 하드 마스크 패턴(104)의 상부면보다 낮게 위치하도록 한다. 또한, 상기 워드 라인(122)은 상기 제1 방향으로 연장되고, 상기 제1 방향으로 배치되어 있는 상부 전극 패턴(108a)들과 접속하는 형상을 갖는다.
도 11a 내지 도 11c를 참조하면, 상기 제1 층간 절연막(120), 제1 하드 마스크 패턴(104), 제2 하드 마스크 패턴(112) 및 상기 워드 라인(122)을 덮는 제2 층간 절연막(124)을 형성한다. 이 후, 상기 제2 층간 절연막(124)의 상부면이 평탄해지도록 화학 기계적 연마 공정을 수행한다. 이 때, 평탄화 공정이 수행된 이 후의 제2 층간 절연막(124)의 상부면은 상기 제1 하드 마스크 패턴(104)의 상부면보다 더 높게 위치하는 것이 바람직하다.
도 12a 및 도 12b를 참조하면, 상기 제2 층간 절연막(124) 상에 상기 채널 영역(100a)과 대향하는 부위를 선택적으로 노출하는 제4 포토레지스트 패턴(도시안됨)을 형성한다. 이 때, 상기 제4 포토레지스트 패턴에 의해 노출되는 부위의 면적은 상기 채널 영역(100a) 상에 형성되어 있는 제1 하드 마스크 패턴(104)의 상부면의 면적에 비해 좁은 것이 바람직하다. 또한, 상기 제4 포토레지스트 패턴에 의해 노출되는 부위는 상기 제1 하드 마스크 패턴(104)의 중심 부위와 대향하는 것이 바람직하다.
상기 제4 포토레지스트 패턴을 식각 마스크로 하여 상기 제2 층간 절연막(124)을 식각한다. 이 후, 상기 노출된 제1 하드 마스크 패턴(104)의 중심 부위 및 패드 산화막 패턴(102)을 순차적으로 식각하여 상기 채널 영역(100a)의 상부면 을 노출시키는 예비 제2 개구부(도시안됨)를 형성한다.
다음에, 상기 제2 예비 개구부의 측벽에 노출되어 있는 상기 제2 층간 절연막(124)의 일부분을 등방성으로 식각함으로써 상부가 선택적으로 확장된 형상을 갖는 제2 개구부(130)를 형성한다.
도 13a 내지 도 13c를 참조하면, 상기 제2 개구부(130) 내부를 채우도록 N형 또는 P형 불순물이 도핑된 폴리실리콘막(도시안됨)을 증착한다. 이 때, 상기 불순물이 도핑된 폴리실리콘막은 비도핑된 폴리실리콘막을 형성한 이 후 이온 주입 공정 및 열처리 공정을 수행하여 형성될 수 있다. 또한, 상기 불순물이 도핑된 폴리실리콘막은 인시튜 도핑을 수행하면서 폴리실리콘을 증착시켜 형성될 수 있다.
이 후, 상기 제2 층간 절연막(124)의 표면이 노출되도록 상기 폴리실리콘막을 연마 또는 전면 식각함으로써 공통 소오스 영역(132)을 형성한다. 상기 공통 소오스 영역(132)에 도핑되는 불순물은 상기 드레인 영역(111)에 형성되어 있는 불순물과 동일한 도전형을 갖도록 한다. 통상적으로는, 인과 같은 N형 불순물이 도핑된 폴리실리콘을 사용한다.
이 전의 공정에서 형성된 제2 개구부(130)는 하부폭에 비해 상부폭이 넓은 형상을 갖는다. 때문에, 상기 제2 개구부(130) 내에 형성되는 공통 소오스 영역(132)도 하부폭에 비해 상부폭이 더 넓은 형상을 갖게 된다. 이로 인해, 상기 공통 소오스 영역(132)과 접속하는 배선을 더욱 용이하게 형성할 수 있을 뿐 아니라, 상기 공통 소오스 영역(132)과 배선 간의 접촉 저항을 감소시킬 수 있다.
도 14a 내지 도 14c를 참조하면, 상기 공통 소오스 영역(132) 및 상기 제2 층간 절연막(124) 상에 제2 도전막(도시안됨)을 형성한다. 상기 제2 도전막은 저저항을 갖는 금속, 금속 실리사이드 등을 증착시켜 형성할 수 있다. 이들은 단독으로 사용될 수도 있고 혼합하여 사용될 수도 있다.
상기 제2 도전막의 일부분을 마스킹하는 마스크 패턴(도시안됨)을 형성하고, 이를 이용여 상기 제2 도전막을 이방성 식각함으로써 상기 공통 소오스 영역(132)들을 서로 연결하는 공통 소오스 라인(134)을 형성한다. 상기 공통 소오스 라인(134)은 상기 제2 방향으로 나란하게 배치되는 공통 소오스 영역(132)을 서로 연결하도록 형성된다.
상기 공정을 통해, 수직 채널을 가지고, 각 채널 영역에는 데이터가 저장되는 부위가 서로 분리되어 있는 2개의 셀을 갖는 NOR형 비휘발성 메모리 장치를 완성할 수 있다.
도 16a 및 16b는 본 발명의 실시예 2에 따른 비휘발성 메모리 장치를 나타내는 단면도들이다. 도 16c는 본 발명의 실시예 2에 따른 비휘발성 메모리 장치를 나타내는 평면도이다.
도 16a는 도 15c의 I-I' 부위를 절단하여 보여지는 단면도이고, 도 16a는 도 16c의 II-II' 부위를 절단하여 보여지는 단면도이다.
이하에서 설명하는 실시예 2에 따른 비휘발성 메모리 장치는 비트 라인과 워드 라인이 동일한 방향으로 나란하게 배치되는 것을 제외하고는 실시예 1과 동일하다. 그러므로, 실시예 1과 동일한 요소에 대해서는 동일한 참조 부호를 부여하고 자세한 설명은 생략한다.
도 16a 내지 16c를 참조하면, 표면으로부터 돌출되고 고립된 형상을 갖는 채널 영역(100a)들이 구비된 기판(100)이 마련된다. 상기 채널 영역(100a)들은 열과 행 방향으로 나란하게 반복적으로 배치된다. 또한, 상기 채널 영역(100a)은 4개의 측벽을 갖는 직육면체 형상을 갖는 것이 바람직하다.
상기 채널 영역(100a)의 측벽에는 터널 산화막, 전하 트랩막 및 유전막이 순차적으로 적층된 전하 트랩 구조물(106)이 구비된다.
상기 채널 영역과 대향하는 부위의 유전막의 표면상에는 상부 전극 패턴(108a)이 구비된다.
상기 상부 전극 패턴(108a)은 상기 채널 영역(100a) 사이의 기판과 이격되는 것이 바람직하다. 이를 위하여, 상기 채널 영역(100a) 사이의 기판과 상부 전극 패턴 사이에는 상기 터널 산화막이 연장되어 있어 절연막 패턴으로 사용된다.
제1 방향으로 나란하게 배치되어 있는 상기 상부 전극 패턴(108a)들을 전기적으로 연결하는 워드 라인(122)이 구비된다. 상기 워드 라인(122)은 상기 상부 전극 패턴(108a)의 상부면과 접하도록 형성된다.
상기 채널 영역(100a)의 상부면과 접하면서 상기 기판(100) 상부면과 수직한 방향으로 연장되는 공통 소오스 영역(132)이 구비된다. 상기 공통 소오스 영역(132)은 N형 또는 P형 불순물이 도핑되어 있는 폴리실리콘으로 이루어지는 패턴 형상을 갖는다.
상기 공통 소오스 영역(132)의 양측벽에는 제1 하드 마스크 패턴(104)이 구 비된다. 상기 제1 하드 마스크 패턴(104)은 상기 공통 소오스 영역(132)과 상기 워드 라인(122)이 전기적으로 쇼트되는 것을 방지하기 위하여 구비된다. 상기 제1 하드 마스크 패턴(104)은 실리콘 질화물로 이루어질 수 있다.
상기 제1 방향과 수직한 제2 방향으로 나란하게 배치되어 있는 상기 공통 소오스 영역(132)들을 전기적으로 연결하기 위한 공통 소오스 라인(134)이 구비된다.
상기 채널 영역(100a) 사이의 기판(100) 표면 아래에는 상기 채널 영역(100a)의 제1 측벽과 접하도록 형성된 드레인 영역(150)이 구비된다. 상기 드레인 영역(150)은 상기 워드 라인(122)의 연장 방향과 동일한 방향인 상기 제1 방향으로 연장되는 라인 형상을 갖는다. 상기 드레인 영역(150)은 버리드 비트 라인으로 제공된다. 여기서, 상기 채널 영역(100a)의 제1 측벽과 인접하는 드레인 영역(150)은 제1 비트 라인으로 사용되는 제1 드레인 영역(150a)이 되고, 상기 제1 측벽과 대향하는 채널 영역의 제2 측벽과 인접하는 드레인 영역(150)은 제2 비트 라인으로 사용되는 제2 드레인 영역(150b)이 된다.
상기 제1 및 제2 드레인 영역(150a, 150b)들 사이 및 상기 채널 영역(100a)들 사이의 고립된 기판 부위에 소자 분리용 트렌치가 형성되고, 상기 소자 분리용 트렌치 내부 및 상기 채널 영역 상에 형성되어 있는 구조물들을 채우도록 제1 층간 절연막(140)이 구비된다. 상기 제1 층간 절연막(140)은 소자 분리막 패턴으로 기능한다.
본 실시예에서는 버리드 비트 라인으로 제공되는 드레인 영역과 워드 라인이 서로 평행하게 연장되도록 형성된다. 또한, 상기 드레인 영역과 공통 소오스 라인 은 서로 수직하게 연장되도록 형성된다. 그러므로, 상기 드레인 영역 및 워드 라인과 각각 접속하는 콘택 배선 형성 및 주변 회로의 배치가 용이한 장점이 있다.
도 17은 본 발명의 실시예2에 따른 비휘발성 메모리 장치의 셀들의 등가 회로도이다. 도 17을 참조로 하여 이웃하는 셀들과의 간섭없이 프로그래밍하는 방법에 대해 간단하게 설명한다.
도 17에서 프로그래밍을 수행하기 위하여 선택된 셀을 제1 셀(250)이라 하고, 상기 제1 셀(250)과 동일한 채널 영역을 공유하는 셀을 제2 셀(252)이라 하고, 상기 제1 셀(250)과 채널 영역은 공유하지 않으면서 상기 제1 셀(250) 및 제2 셀(252)과 각각 이웃하는 셀을 제3 및 제4 셀(254, 256) 이라 한다. 또한, 상기 제1 셀(250)과 비트 라인은 공유하면서 워드 라인은 공유하지 않는 셀을 제5 셀(258)하면서 설명한다.
상기 제1 셀(250)에 해당하는 워드 라인, 비트 라인 및 공통 소오스 라인에 인가되는 전압은 상기 도 3을 참조로 설명한 것과 동일하다. 그런데, 상기 제1 셀에 상기 전압을 인가하는 경우, 각 라인을 공유하고 있는 이웃하는 셀에도 동일한 전압 레벨이 인가된다. 때문에, 이웃하는 셀에는 프로그래밍이 이루어지지 않으면서 선택된 제1 셀(250)에만 되도록 이웃하는 셀에 해당하는 워드 라인, 비트 라인 및 공통 소오스 라인에도 함께 특정 전압이 인가되어야 한다.
우선, 제1 셀(250)에 해당하는 워드 라인1(W/L1)에 하이 레벨 전압을 인가한다. 이 경우, 상기 워드 라인1(W/L1)을 공유하고 있는 제2 내지 제4 셀(252)에는 동일하게 하이 레벨 전압이 인가된다.
또한, 상기 제5 셀(258)에 해당하는 워드 라인2(W/L2)는 로우 레벨이 인가된다.
상기 선택된 제1 셀(250)의 채널 영역의 제1 측벽과 인접하는 기판에 위치하는 제1 드레인 영역(즉, B/L1)에 하이 레벨 전압을 인가한다. 이 경우, 상기 선택된 제1 셀(250) 뿐 아니라 상기 제3 셀 및 제5 셀(254, 258)의 제1 드레인 영역(B/L1)에도 하이 레벨 전압이 인가된다.
상기 선택되지 않은 제2 및 4 셀(252, 256)의 제2 드레인 영역(B/L2)은 플로팅 상태가 되도록 한다.
상기 선택된 제1 셀(250)의 공통 소오스 라인1(S/L1)에는 로우 레벨 전압을 인가한다. 이 때, 상기 제2 및 6 셀에 해당하는 공통 소오스 라인1에도 동일하게 로우 레벨 전압이 인가된다.
또한, 상기 기판에는 로우 레벨 전압을 인가한다.
이 경우, 상기 제2 내지 제4 셀의 각 워드 라인1은 하이 레벨 전압이 인가되므로 턴온 상태가 된다. 그러나, 상기 제2 및 제4 셀은 각각에 해당하는 제2 드레인 영역이 플로팅 상태가 되므로 프로그래밍이 수행되지 않는다. 또한, 상기 제3 셀은 상기 제1 드레인 영역 및 공통 소오스 라인2가 모두 하이 레벨을 가지므로 프로그래밍이 수행되지 않는다. 그리고, 상기 제6 셀은 워드 라인2에 로우 레벨 전압이 인가되므로 턴 온 상태가 되지 않기 때문에 프로그래밍이 수행되지 않는다.
이와 같이, 이웃하는 셀들에 간섭을 받지 않으면서 원하는 셀에만 프로그래 밍할 수 있다.
이하에서는, 도 16a 내지 도 16c에 도시된 본 발명의 실시예 2에 따른 비휘발성 메모리 장치의 제조 방법을 설명한다.
도 18a 내지 도 21b는 본 발명의 실시예 2에 따른 비휘발성 메모리 장치의 제조 방법을 나타내는 단면도들이다.
여기서, 각 a도는 X 방향(도 16c, I_I')으로 절단한 단면도이고, 각 b도는 Y 방향(도 16c, II_II')으로 절단한 단면도이다.
우선, 도 4a 내지 도 6b를 참조로 설명한 것과 동일한 공정을 수행하여 도 6a 및 도 6b에 도시된 것과 같은 구조를 형성한다.
이 후, 도 18a 및 도 18b를 참조하면, 상기 제1 하드 마스크 패턴(104)을 이온 주입 마스크로 사용하여, 상기 기판(100) 표면 아래에 N형 또는 P형 불순물을 주입함으로써 예비 드레인 영역(110)을 형성한다. 상기 예비 드레인 영역(110)은 상기 채널 영역(100a) 사이에 노출되어 있는 기판(100) 표면 아래에 형성된다.
다음에, 제1 방향으로 연장되는 라인 형상의 제2 하드 마스크 패턴(160)을 형성한다. 즉, 상기 제2 하드 마스크 패턴(160)은 상기 실시예1과는 수직한 방향으로 연장되며, 상기 채널 영역 사이의 갭을 매립하는 형상을 갖는다.
상기 제2 하드 마스크 패턴(160)을 형성하면, 상기 제1 및 제2 하드 마스크 패턴(104, 160)에 의해 고립된 부위에서 상기 전하 트랩 구조물(106)의 일부분이 노출되며, 상기 노출된 부위는 행 및 열 방향을 따라 규칙적으로 배치된다.
도 19a 및 19b를 참조하면, 상기 제1 및 제2 하드 마스크 패턴(104, 160)에 의해 노출되어 있는 상기 전하 트랩 구조물(106)의 일부와 상기 전하 트랩 구조물(106) 하부의 기판(100) 표면을 순차적으로 식각하여 제1 개구부(162)를 형성한다. 상기 제1 개구부(162)는 실시예1에서와는 수직한 방향으로 형성된다.
이 때, 상기 제1 개구부(162)의 저면이 상기 예비 드레인 영역(110)의 저면보다 더 낮게 위치하도록 형성함으로써, 상기 제1 개구부(162)가 생성되는 부위에는 예비 드레인 영역(110)이 모두 제거되도록 한다. 상기 제1 개구부(114)가 형성됨에 따라 상기 예비 드레인 영역(110)의 일부분이 제거됨으로써, 상기 제1 방향으로 연장되는 라인 형상을 갖는 드레인 영역(164)이 완성된다. 상기 드레인 영역(164)은 매립 비트 라인(Burid bit line)으로 제공된다. 본 실시예의 드레인 영역은 실시예 1의 드레인 영역과 수직한 방향으로 연장되어 있다.
도 20a 및 도 20b를 참조하면, 상기 제1 개구부(162)를 채우면서 상기 제1 및 제2 하드 마스크 패턴(104, 160) 상에 제1 층간 절연막(166)을 형성한다. 상기 제1 층간 절연막(166)은 상기 제2 하드 마스크 패턴(160)과 동일한 절연 물질로 이루어질 수 있다. 또한, 상기 제2 하드 마스크 패턴(160)은 이 후 공정에서 층간 절연막으로써 사용된다. 여기서, 상기 제1 개구부(162) 내에 채워지는 제1 층간 절연막(166)은 상기 제2 방향으로 형성되는 각 셀들을 전기적으로 분리시키기 위한 소자 분리막 패턴으로 제공된다. 이 후, 상기 제1 층간 절연막(166)의 상부면을 평탄화하기 위한 화학 기계적 연마 공정을 수행한다.
도 21a 및 도 21b를 참조하면, 상기 제1 층간 절연막(166)에 제3 포토레지스 트 패턴을 형성하고, 이를 식각 마스크로 사용하여 상기 제1 층간 절연막(166) 및 제2 하드 마스크 패턴(160)의 일부분을 식각함으로써 워드 라인을 형성하기 위한 트렌치(도시안됨)를 형성한다. 상기 트렌치는 채널 영역(100a)의 상부에 위치하면서 상기 상부 전극 패턴(108a)의 상부 및 외측벽을 노출시키도록 형성되는 것이 바람직하다. 또한, 상기 트렌치는 상기 드레인 영역(164)의 연장 방향과 동일한 제2 방향으로 연장되는 라인 형상을 갖는 것이 바람직하다.
다음에, 상기 트렌치 내부를 채우도록 도전막(도시안됨)을 증착한다. 이후, 상기 제1 하드 마스크 패턴(104)이 상부면에 노출되도록 상기 도전막의 표면을 평탄화함으로써 예비 워드 라인(도시안됨)을 형성한다. 그리고, 상기 예비 워드 라인을 이방성으로 식각하여 예비 워드 라인의 두께를 낮춤으로써 워드 라인(122)을 완성한다.
이 후, 상기 실시예 1의 도 11a 내지 14c를 참조로 설명한 것과 동일한 공정을 수행함으로써 도 16a 내지 도 16c에 도시된 비휘발성 메모리 장치를 완성한다. 구체적으로, 상기 공정들을 수행함으로써, 제2 층간 절연막(168), 공통 소오스 영역(132) 및 공통 소오스 라인(134)을 형성한다. 이 때, 상기 공통 소오스 라인(134)은 상기 드레인 영역(164)의 연장 방향과 수직한 방향인 상기 제2 방향으로 연장된다.
상기 공정을 통해, 수직 채널을 가지고, 각 채널 영역에는 데이터가 저장되는 부위가 서로 분리되어 있는 2개의 셀이 형성된 NOR형 비휘발성 메모리 장치를 완성할 수 있다.
상술한 바에 따르면, 본 발명에 따른 NOR형 비휘발성 메모리 장치는 수직 채널을 갖고 있어 쇼트 채널 효과가 감소될 뿐 아니라, 1회의 읽기 동작에 의해 각 셀들을 읽어낼 수 있다. 그리고, 하나의 채널 영역을 공유하는 셀들은 각각 데이터가 저장되는 전하 트랩막의 위치가 분리되어 있어 전하의 이동에 따른 불량을 감소시킬 수 있다. 또한, 하나의 단위 셀이 2F2 (F는 최소 선폭)를 가지므로 메모리 장치의 집적도가 매우 높다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (20)

  1. 표면으로부터 돌출되고, 고립된 형태의 채널 영역을 포함하는 기판;
    상기 채널 영역의 측벽에 순차적으로 적층된 터널 산화막, 전하 트랩막 및 유전막;
    상기 유전막의 표면 상에 형성된 상부 전극 패턴;
    상기 채널 영역의 상부면과 접하면서 상기 기판 상부면과 수직한 방향으로 연장되는 공통 소오스 영역;
    상기 기판 표면 아래에 상기 채널 영역의 제1 측벽과 접하도록 형성된 제1 드레인 영역; 및
    상기 기판 표면 아래에 상기 제1 측벽과 대향하는 채널 영역의 제2 측벽과 접하도록 형성된 제2 드레인 영역을 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  2. 제1항에 있어서, 상기 상부 전극 패턴과 기판 표면 사이에 상기 터널 산화막이 연장된 것을 특징으로 하는 비휘발성 메모리 장치.
  3. 제1항에 있어서, 상기 공통 소오스 영역의 양측벽에는 절연을 위한 하드 마스크 패턴이 구비되는 것을 특징으로 하는 비휘발성 메모리 장치.
  4. 제3항에 있어서, 상기 하드 마스크 패턴은 상기 공통 소오스 영역의 하부 측벽을 둘러싸는 형상을 갖는 것을 특징으로 하는 비휘발성 메모리 장치.
  5. 제1항에 있어서, 상기 상부 전극 패턴 상부면과 접하면서 제1 방향으로 연장되고 도전성 물질로 이루어지는 워드 라인이 더 포함되는 것을 특징으로 하는 비휘발성 메모리 장치.
  6. 제5항에 있어서, 상기 공통 소오스 영역들 상부면과 접속하면서 상기 워드 라인의 연장 방향과 수직한 방향으로 연장되는 공통 소오스 라인이 더 포함되는 것을 특징으로 하는 비휘발성 메모리 장치.
  7. 제5항에 있어서, 상기 제1 및 제2 드레인 영역은 상기 워드 라인의 연장 방향과 동일한 방향으로 연장되는 라인 형상을 갖는 것을 특징으로 하는 비휘발성 메모리 장치.
  8. 제5항에 있어서, 상기 제1 및 제2 드레인 영역은 상기 워드 라인의 연장 방향과 수직한 방향으로 연장되는 라인 형상을 갖는 것을 특징으로 하는 비휘발성 메모리 장치.
  9. 제1항에 있어서, 상기 제1 및 제2 드레인 영역들 사이 및 상기 채널 영역들 사이의 고립된 기판 부위에 소자 분리용 절연막이 더 포함되는 것을 특징으로 하는 비휘발성 메모리 장치.
  10. 기판의 일부분을 식각하여 표면으로부터 돌출된 채널 영역을 형성하는 단계;
    상기 채널 영역의 측벽에 터널 산화막, 전하 트랩막 및 유전막을 형성하는 단계;
    상기 채널 영역 양측의 기판 표면에 불순물을 주입시켜 상기 채널 영역의 제1 측벽 및 상기 제1 측벽과 대향하는 제2 측벽과 접하는 제1 및 제2 드레인 영역을 형성하는 단계;
    상기 유전막 패턴의 표면상에 상부 전극 패턴을 형성하는 단계; 및
    상기 채널 영역의 상부면과 접하면서 상기 기판과 수직한 방향으로 연장되는 공통 소오스 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  11. 제10항에 있어서, 상기 돌출된 채널 영역을 형성하는 단계는,
    상기 기판 상에 반복적으로 배치되는 고립된 형태의 하드 마스크 패턴을 형성하는 단계;
    상기 하드 마스크 패턴을 식각 마스크로 사용하여 상기 기판을 이방성 식각하여 예비 채널 영역을 형성하는 단계; 및
    상기 예비 채널 영역의 측벽을 식각하여 상기 하드 마스크 패턴보다 작은 선 폭을 갖는 채널 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  12. 제11항에 있어서, 상기 공통 소오스 영역을 형성하는 단계는,
    상기 하드 마스크 패턴의 중심부를 관통하면서 상기 채널 영역의 상부면을 노출하는 개구부를 형성하는 단계; 및
    상기 개구부 내부에 불순물이 도핑된 도전 물질을 채우는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 제조 방법.
  13. 제10항에 있어서, 상기 공통 소오스 영역은 N형 또는 P형 불순물이 도핑된 폴리실리콘을 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  14. 제10항에 있어서, 상기 터널 산화막은 상기 기판 표면 상부면까지 연장되도록 형성되는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  15. 제10항에 있어서, 상기 상부 전극 패턴의 상부면과 접속하면서 제1 방향으로 연장되는 워드 라인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  16. 제15항에 있어서, 상기 공통 소오스 영역들 상부면과 접속하면서 상기 워드 라인의 연장 방향과 수직한 방향으로 연장되는 공통 소오스 라인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  17. 제15항에 있어서, 상기 제1 및 제2 드레인 영역은 상기 워드 라인의 연장 방향과 동일한 방향으로 연장되는 라인 형상을 갖도록 형성되는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  18. 제15항에 있어서, 상기 제1 및 제2 드레인 영역은 상기 워드 라인의 연장 방향과 수직한 방향으로 연장되는 라인 형상을 갖도록 형성되는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  19. 제10항에 있어서, 상기 제1 및 제2 드레인 영역들 사이 및 상기 채널 영역들 사이의 고립된 기판 부위에 소자 분리용 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  20. 표면으로부터 돌출된 고립된 형태의 채널 영역을 포함하는 기판과, 상기 채널 영역의 측벽에 순차적으로 적층된 터널 산화막, 전하 트랩막 및 유전막과, 상기 유전막의 표면 상에 형성된 상부 전극 패턴과, 상기 채널 영역의 상부면과 접하면서 상기 기판 상부면과 수직한 방향으로 연장되는 공통 소오스 영역과, 상기 기판 표면 아래에 상기 채널 영역의 제1 측벽과 접하도록 형성된 제1 드레인 영역 및 상 기 기판 표면 아래에 상기 제1 측벽과 대향하는 채널 영역의 제2 측벽과 접하도록 형성된 제2 드레인 영역을 포함하는 비휘발성 메모리 장치에서,
    상기 제1 드레인 영역과 상기 공통 소오스 영역 사이에 위치하는 전하 트랩막에 제1 데이터를 프로그래밍하는 단계;
    상기 제2 드레인 영역과 상기 공통 소오스 영역 사이에 위치하는 전하 트랩막에 제2 데이터를 프로그래밍하는 단계;
    상기 제1 드레인 영역과 상기 공통 소오스 영역 사이에 위치하는 전하 트랩막에 프로그래밍된 제1 데이터를 읽는 단계; 및
    상기 제2 드레인 영역과 상기 공통 소오스 영역 사이에 위치하는 전하 트랩막에 프로그래밍된 제2 데이터를 읽는 단계를 포함하는 것을 특징으로 하는 비휘발서 메모리 장치의 동작 방법.
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