KR20000027005A - 적층 게이트 측벽 및 활성 영역의 손상을방지할 수 있는 비휘발성 메모리 장치의 제조 방법 - Google Patents

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Abstract

비휘발성 메모리 장치의 제조 방법에 관해 개시한다. 본 발명의 비휘발성 메모리 장치의 제조 방법에 따르면, 적층 게이트 구조의 전 표면 및 반도체 기판 전면에 식각 손상 방지막을 형성한 후, 자기 정렬 소오스 식각을 실시한다. 따라서, 자기 정렬 소오스 식각시 적층 게이트 구조의 측벽 및 활성 영역이 받는 손상을 방지할 수 있다.

Description

적층 게이트 측벽 및 활성 영역의 손상을 방지할 수 있는 비휘발성 메모리 장치의 제조 방법
본 발명은 비휘발성 메모리 장치의 제조 방법에 관한 것으로, 특히 비휘발성 메모리 장치의 적층 게이트 측벽의 손상을 방지할 수 있는 제조방법에 관한 것이다.
비휘발성 메모리 장치를 고집적화하기 위해서 워드라인 방향 및 비트라인 방향으로 셀의 크기를 축소하기 위한 많은 연구들이 행해져왔다. 미국 특허 제5,120,671호는 이 연구 결과들중의 하나이다. 상기 특허는, 이웃한 셀들간의 소오스 영역들을 워드 라인 방향으로 연결시키는 소오스 라인 확산층이 형성될, 활성 영역의 존재로 인해 셀의 크기를 축소시키는데 일정한 한계가 있는 점을 해결한 기술이다. 즉, 상기 특허는 소오스 라인 확산층을 형성하기 위한 활성 영역을 형성하는 대신, 필드 산화막을 식각하여 그 하부에 소오스 라인 확산층을 형성하여 워드 라인 방향으로 이웃한 셀들의 소오스 영역들을 연결시키는 자기 정렬 소오스 식각(self aligned source etching)기술을 채택하고 있다. 자기 정렬 소오스 식각에 따르면, 소오스 라인 확산층을 형성하기 위한 활성 영역이 필요없고, 워드 라인과 소오스 라인 확산층이 형성될 활성 영역간의 절연 거리 또한 불필요하므로 메모리 셀 어레이의 크기를 축소시킬 수 있다.
자기 정렬 소오스 식각 기술에 따르면, 먼저, 필드 산화막이 형성된 기판상에 게이트 산화막, 플로팅 게이트, 절연막 및 콘트롤 게이트가 차례대로 적층된 적층 게이트 구조(stacked gate structure)를 형성한다. 다음에 인접한 셀들의 소오스 영역들을 워드 라인으로 기능하는 콘트롤 게이트 방향으로 노출시키는 마스크를 형성한다. 이어서, 마스크에 의해 노출된 필드산화막을 식각하고 불순물을 주입하여 인접한 셀들의 소오스 영역들을 연결하는 소오스 라인 확산층을 형성한다.
그런데, 자기 정렬 소오스 식각시 적층 게이트 구조중 소오스 영역쪽에 인접한 영역이 노출된다. 따라서, 게이트 산화막, 플로팅 게이트, 게이트간 절연막, 콘트롤 게이트의 일부 및 기판이 식각 손상을 입는다. 특히, 게이트 산화막 및 게이트간 절연막의 손상이 크며, 이러한 식각 손상은 비휘발성 메모리 장치의 특성을 저하시킨다.
그리고, 자기 정렬 소오스 식각 공정시 필드 산화막만 식각되는 것이 아니라 소오스 영역이 형성된 활성 영역까지 식각된다. 즉, 활성 영역 부위의 실리콘 기판이 300Å 이상 과식각되어 소오스 부위에 식각 손상이 발생하게 된다. 식각 손상이 발생하면 전하 저장 능력(retention capability)이 감소한다. 식각 손상을 치유하기 위한 방법으로는 어닐링 방법이 있으나 이 어닐링은 900-1000℃의 고온에서 실시되어야 하므로 또 다른 문제점을 야기시킨다.
이러한 식각 손상을 방지하기 위한 방법으로서, 자기 정렬 소오스 식각 공정 전에, 적층 게이트 구조의 측벽에 스페이서를 형성하는 기술이, 미국 특허 제5,470,773에 개시되어 있다. 이 특허에 따라 스페이서를 형성하면 적층 게이트 구조의 측벽이 손상되는 문제점은 방지할 수 있으나, 소오스 영역이 형성된 활성 영역이 손상되는 문제점은 여전히 해결되지 않는다. 또, 스페이서 형성 방법을 사용할 경우에는 스페이서 형성용 절연막을 형성하고, 이어서 이를 이방성 식각하여 스페이서로 형성하는 2단계 공정이 필요하다는 단점이 있다.
본 발명이 이루고자 하는 기술적 과제는 자기 정렬 소오스 식각에 의한 적층 게이트 구조의 측벽 손상 및 활성 영역의 손상을 방지할 수 있는 비휘발성 메모리 장치의 제조 방법을 제공하는 것이다.
도 1은 본 발명의 제조 방법에 따라 형성되는 플래쉬 EPROM의 셀 어레이부의 레이아웃도이다.
도 2는 도 1에 도시된 플래쉬 EPROM의 등가회로도이다.
도 3a 내지 도 8b는 본 발명의 일 실시예에 따라 플래쉬 EPROM을 제조하는 단계를 나타내는 단면도들로서, 도 3a 내지 도 8a는 도 1의 A-A'선을 따라 자른 단면도들이고, 도 3b 내지 도 8b는 도 1의 B-B'선을 따라 자른 단면도들이다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 비휘발성 메모리 장치의 제조 방법에 따르면, 적층 게이트 구조의 전표면 및 활성 영역상에 식각 손상 방지막을 형성한 후, 자기 정렬 소오스 식각을 실시한다.
구체적으로, 반도체 기판상에 일방향으로 평행하게 신장된 복수개의 필드 산화막들을 형성하여 복수개의 활성 영역들을 정의한다. 이어서, 상기 복수개의 활성 영역들과 수직한 복수개의 적층 게이트들을 형성한 다음, 상기 적층 게이트들 사이에 노출된 활성 영역들내에 소오스 영역들을 형성한다. 상기 적층 게이트들의 전표면 및 노출된 활성 영역상에 식각 손상 방지막을 형성한다. 상기 적층 게이트들 사이에 노출된 상기 필드 산화막을 식각하여 반도체 기판 영역을 노출시킨다. 마지막으로, 상기 노출된 반도체 기판 영역에 불순물을 주입하여 상기 소오스 영역들을 상기 적층 게이트들과 평행한 방향으로 연결하는 소오스 라인 확산층을 형성한다.
상기 식각 손상 방지막은 열산화 공정에 의해 형성하는 것이 바람직하고, 상기 적층 게이트를 구성하는 게이트 산화막 두께의 2 배 이상의 두께로 형성하는 것이 바람직하다.
상기 식각 공정은 상기 필드 산화막들을 상기 적층 게이트들과 평행한 방향으로 노출시키는 자기 정렬 소오스 식각 마스크를 사용하여 실시하고, 이 식각 마스크를 그대로 이온 주입 마스크로 사용하여 상기 소오스 라인 확산층을 형성한다.
이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며, 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 첨부된 도면에서 여러 막과 영역들의 두께는 명료성을 위해서 강조되었다. 도면에서 동일참조부호는 동일부재를 나타낸다.
본 발명의 제조 방법은 비휘발성 메모리 장치, 즉, EPROM(electrically programmable ROM), 플래쉬(flash) EPROM 및 EEPROM(electrically erasable PROM)에 적용될 수 있다. 이하 실시예에서는 플래쉬 EPROM을 예로 들어 설명한다. 도 1은 본 발명의 제조 방법에 따라 제조된 플래쉬 EPROM의 셀 어레이부에 대한 레이아웃도이고, 도 2는 도1에 도시된 플래쉬 EPROM의 셀 어레이부의 등가 회로도이다.
참조 부호 10은 활성 영역 패턴을, 20은 플로팅 게이트 패턴을, 30은 워드라인으로 기능하는 콘트롤 게이트 패턴을, 55는 자기 정렬 식각용 마스크 패턴을, 60은 비트라인 콘택홀 패턴을, 70은 비트라인 패턴을, 80은 소오스 라인 콘택홀 패턴을, 90은 공통 소오스 라인 패턴을 각각 나타낸다.
이하, 도 3a 내지 도 8b를 참고하여 본 발명에 따른 플래쉬 EPROM의 셀 어레이 영역을 제조하는 방법을 설명한다.
도 3a 및 도 3b를 참조하면, 반도체 기판(100) 상에 필드 산화막(112)을 형성하여 활성 영역을 한정한다. 활성 영역 및 필드 산화막(112)상에 게이트 산화막(114)을 90Å 내지 100Å 두께로 형성한다. 게이트 산화막(114)상에 플로팅 게이트를 형성하기 위한 제1 도전막을 형성한다. 제1 도전막은 다결정 실리콘막을 증착한 후, 도핑 공정을 진행하여 도전성을 부여한다. 옥시염화인(phosphorus oxychloride: POCl3) 침적 공정 또는 n-형 이온 주입 공정이 사용된다. 이어서, 마스크를 사용하여 제1 도전막을, 비트 라인 방향으로 이웃한 셀과 분리되도록, 패터닝한다.
플로팅 게이트 형성용 마스크를 제거한 후, 게이트간 절연막(intergate dielectric layer)을 형성한다. 게이트간 절연막은 산화막/질화막/산화막을 각각 50-90Å/80-120Å/50-60Å 두께로 형성한 ONO막으로 구성하는 것이 바람직하다. 다음에 콘트롤 게이트를 형성하기 위한 제 2도전막을 형성한다. 제2 도전막은 다결정 실리콘막의 단일막 또는 다결정 실리콘막과 금속 실리사이드막의 이중막으로 형성한다. 이어서, 마스크를 사용하여 제 2도전막, 게이트간 절연막 및 제 1도전막을 차례대로 패터닝하여 플로팅 게이트(120), 게이트간 절연막(125) 및 콘트롤 게이트(130)로 구성된 적층 게이트 구조를 완성한다.
도 4a 및 도 4b를 참조하면, 적층 게이트가 형성된 결과물상에 소오스 및 드레인 영역을 형성하기 위한 이온 주입 마스크(140)를 형성한다. 마스크(140)는 포토레지스트막을 도포한 후 패터닝하여 형성한다. 소자의 종류에 따라 n 형 또는 p 형 불순물(142)을 이온 주입 마스크(140)를 사용하여 주입하여 드레인 영역(143) 및 소오스 영역(148)을 형성한다.
도 5a 및 도 5b를 참조하면, 드레인 (143) 및 소오스(148) 영역 형성용 이온 주입 마스크(145)를 제거한후, 열산화 공정을 실시하여 식각 손상 방지막(150)을 형성한다. 식각 손상 방지막(150)은 게이트 산화막(114), 플로팅 게이트(120), 게이트간 절연막(125) 및 콘트롤 게이트(130)의 전표면 및 기판 전면에 형성된다.
식각 손상 방지막(150)은 게이트 산화막(114)의 두께보다 2 배 이상의 두께로 형성하는 것이 바람직하다. 즉 200Å 내지 300Å 두께로 형성한다. 식각 손상 방지막(150)이 게이트 산화막(114) 두께의 2배 이하의 두께로 형성되면, 자기 정렬 소오스 식각시, 식각 손상 방지 기능을 제대로 수행하지 못하고 게이트 산화막(114)이 손상될 염려가 있기 때문이다.
따라서 열산화 공정의 조건은 형성해야 할 식각 손상 방지막(150)의 두께에 따라 결정한다. 예컨대, 습식 산화 공정을 사용할 경우에는 850℃ 내지 900℃의 온도에서 10분 내지 20분간 실시한다. 건식 산화 공정을 사용할 경우에는 850℃ 내지 900℃의 온도에서 20분 내지 30분간 실시한다.
도 6a 및 도 6b를 참조하면, 드레인 영역(143)을 덮고, 워드 라인으로 기능하는 콘트롤 게이트(130)와 평행한 방향으로, 인접한 셀들의 소오스 영역(148)과 필드 산화막(112)을 노출시키는 자기 정렬 소오스 식각용 마스크(155)를 식각 손상 방지막(150)이 형성된 결과물상에 형성한다.
자기 정렬 소오스 식각용 마스크(155)를 식각 마스크로 사용하여 노출된 필드 산화막(112)을 식각하여 반도체 기판(100)을 노출시킨다.
필드 산화막(112)이 식각될 때, 식각 손상 방지막(150)이 게이트 산화막(114), 플로팅 게이트(120), 게이트간 절연막(125) 및 콘트롤 게이트 (130)의 측벽이 손상되는 것을 방지한다.
또, 식각 손상 방지막(150)은 소오스 영역(148)이 형성되어 있는 활성 영역상에도 형성되어 있기 때문에, 필드 산화막(112) 식각시 소오스 영역(148)이 형성되어 있는 활성 영역이 손상되는 것도 방지한다.
도 7a 및 도 7b를 참조하면, 자기 정렬 소오스 식각용 마스크(155)를 그대로 이온 주입 마스크로 사용하여 불순물(157)을 주입한다. 불순물(157)은 소오스 영역(148)을 형성하는 불순물과 동일한 도전형의 불순물을 사용한다. 그 결과 콘트롤 게이트(130)와 평행한 방향으로 인접한 셀들의 소오스 영역(148)들을 연결시키는 소오스 라인 확산층(158)이 형성된다.
도 8a 및 도 8b를 참조하면, 자기 정렬 소오스 식각용 마스크(155)를 제거한 후, 적층 게이트 구조를 충분히 덮도록 층간절연막(159)을 형성한다. 층간절연막(159)은 고온산화막(high temperature oxide)과 BPSG막을 각각 500∼1000Å, 4000∼6000Å으로 형성한 후 850∼900℃에서 10∼20분간 리플로우(reflow)하여 형성한다. 이어서, 층간절연막(159)을 패터닝하여 비트라인 콘택홀과 소오스 라인 콘택홀을 형성한다. 이 콘택홀들을 매립하도록 도전막을 침적한 후, 에치-백 또는 화학 기계적 폴리싱 방법을 사용하여 콘택홀들내에만 도전막을 남겨, 비트라인 플러그(160)와 소오스 라인 플러그(미도시)를 형성한다. 다음에 다시 도전막을 형성한 후, 패터닝하여 비트라인 플러그(160)와 접속하는 비트라인(170) 및 소오스 라인 플러그(미도시)와 접속하는 공통 소오스 라인(미도시)을 형성한다.
플러그를 형성하지 않고 콘택홀을 직접 매립하는 비트라인과 공통 소오스 라인을 형성할 수 있음은 물론이다.
본 발명의 제조 방법에 따르면, 식각 손상 방지막을 적층 게이트 구조의 전표면 및 활성 영역상에 형성한 후 자기 정렬 소오스 식각 공정을 진행한다. 따라서 자기 정렬 소오스 식각시, 적층 게이트 구조중 소오스 영역에 인접한 측벽 영역이 손상되는 것을 방지할 수 있다. 또, 소오스 영역이 형성되어 있는 활성 영역이 손상되는 것도 효과적으로 방지할 수 있다.
그리고, 식각 손상 방지막은 열산화 공정 한 공정으로 형성하기 때문에, 절연막을 형성한 후 이를 이방성 식각하여 형성하는 스페이서 제조 공정에 비해 제조 공정이 단순화된다.

Claims (8)

  1. (a)반도체 기판을 제공하는 단계;
    (b)상기 반도체 기판상에 일방향으로 평행하게 신장된 복수개의 필드 산화막들을 형성하여 복수개의 활성 영역들을 정의하는 단계;
    (c)상기 복수개의 활성 영역들과 수직한 복수개의 적층 게이트들을 형성하는 단계;
    (d)상기 적층 게이트들 사이에 노출된 활성 영역들내에 소오스 및 드레인 영역 들을 형성하는 단계;
    (e)상기 적층 게이트들 전표면 및 상기 활성 영역들상에 식각 손상 방지막을 형성하는 단계;
    (f)상기 적층 게이트들 사이에 노출된 상기 필드 산화막들을 식각하여 상기 반도체 기판 영역을 노출시키는 단계; 및
    (g)상기 노출된 반도체 기판 영역에 불순물을 주입하여 상기 소오스 영역들을 상기 적층 게이트들과 평행한 방향으로 연결하는 소오스 라인 확산층들을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  2. 제 1항에 있어서, 상기 (e)단계는 열산화 공정에 의해 식각 손상 방지막을 형성하는 단계인 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  3. 제 2항에 있어서, 상기 열산화 공정은 850℃ 내지 900℃ 에서 10분 내지 20분간 실시하는 습식 산화 공정인 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  4. 제 2항에 있어서, 상기 열산화 공정은 850℃ 내지 900℃ 에서 20분 내지 30분간 실시하는 건식 산화 공정인 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  5. 제 1항에 있어서, 상기 (c)단계는 게이트 산화막, 플로팅 게이트, 게이트간 절연막 및 콘트롤 게이트가 차례대로 적층된 적층 게이트를 형성하는 단계이고,
    상기 (e)단계는 상기 게이트 산화막 두께의 2 배 이상의 두께로 상기 식각 손상 방지막을 형성하는 단계인 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  6. 제 1항에 있어서, 상기 (f)단계는,
    (f1)상기 필드 산화막들을 상기 적층 게이트들과 평행한 방향으로 노출시키는 자기 정렬 소오스 식각 마스크를 형성하는 단계; 및
    (f2)상기 자기 정렬 소오스 식각 마스크에 의해 노출된 상기 필드 산화막들을 식각하여 반도체 기판 영역을 노출시키는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  7. 제 6항에 있어서, 상기 (h)단계는
    상기 자기 정렬 소오스 식각 마스크를 이온 주입 마스크로 사용하여 상기 노출된 반도체 기판 영역에 불순물을 주입하여 상기 소오스 영역들을 연결하는 소오스 라인 확산층을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  8. 제 1항에 있어서, 상기 소오스 영역들은 플래쉬 EPROM의 소오스 영역들인 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
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