KR20010065020A - 플래시 메모리장치의 제조방법 - Google Patents
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Abstract
본 발명은 플래시 메모리장치의 제조방법에 관한 것으로서, 특히 그 방법은 기판의 활성 영역에 터널산화막을 형성한 후에, 그 위에 도전 물질을 증착하고 이를 패터닝하여 플로팅 게이트를 형성하고, 그 위에 절연체박막 및 도전 물질을 증착하고 이를 패터닝하여 절연체박막 패턴과 컨트롤 게이트를 형성한 후에, 적층된 컨트롤 게이트, 절연체박막 및 플로팅 게이트로 이루어진 셀 게이트전극 측면에 절연물질로 이루어진 스페이서를 형성하고, 소스 마스크 및 공통 소스 접합 마스크를 이용한 사진 및 식각 공정을 실시하여 이후 소스 영역이 형성될 부위의 셀 게이트전극의 스페이서를 식각하면서 공통 소스 접합 부위에 해당하는 필드 산화막을 제거하고, 드레인 마스크 사진 공정을 추가 실시하고 기판에 도전형 불순물을 이온주입하여 셀 게이트전극 사이와 셀 게이트전극과 필드 산화막 사이에 소스/드레인 영역을 형성하면서 동시에 필드 산화막이 제거된 기판에 공통 소스 접합 영역을 형성한다. 이에 따라, 본 발명은 게이트전극의 에지인 소스 부위의 기판의 노출을 막아서 그 소스 부위의 기판 손실을 방지함으로써 접합 누설로 인한 소자 특성 저하를 방지하고, 소스/드레인 이온 주입 공정과 공통 소스 접합 영역을 위한 이온 주입 공정을 동시에 진행하여 제조 공정을 단순화할 수 있다.
Description
본 발명은 플래시 메모리장치(flash memory)의 제조방법에 관한 것으로서, 특히 소스 영역의 접합 누설을 줄이면서 제조 공정 단계를 단축할 수 있는 플래시 메모리장치의 제조방법에 관한 것이다.
대개, 비휘발성 메모리는 전원이 중단되어도 저장된 데이터가 손실되지 않는 장점을 가지고 있어 PC Bios용, Set-top Box, 프린터 및 네트워크 서버 등의 데이터 저장용으로 많이 사용되고 있으며 최근에는 디지털 카메라와 휴대폰 등에서도 많이 이용되고 있는 실정이다.
이러한 비휘발성 메모리들 중에서도 전기적으로 메모리 셀의 데이터를 일괄적으로 또는 섹터 단위로 소거하는 기능을 가지고 있는 EEPROM(Electrically Erasable Programmable Read-Only Memory)형 플래시 메모리장치는 프로그램시 드레인 측에 채널 열 전자(channel hot eletron)를 형성시켜 전자를 플로팅 게이트(floating gate)에 축적함으로써 셀 트랜지스터의 문턱 전압을 증가시킨다. 반면에, 플래시 메모리장치의 소거 동작은 소스/기판과 플로팅 게이트간에 고전압을 발생시켜 플로팅 게이트에 축적된 전자를 방출함으로써 셀 트랜지스터의 문턱 전압을 낮춘다.
이러한 플래시 메모리는 셀과 비트 라인의 연결 상태에 따라 크게 NAND형과 NOR형으로 구분되며 NOR형 플래시 메모리는 1개의 비트 라인에 2개 이상의 셀 트랜지스터가 병렬로 연결된 형태이고, 상기 NAND형 플래시 메모리는 1개의 비트 라인에 2개 이상의 셀 트랜지스터가 직렬로 연결된 형태를 갖는다. 대개 플래시 메모리장치는 다수 개의 메모리 셀의 소스가 공통 소스 라인에 연결된 구조를 갖는다.
도 1은 통상적인 노아형 플래시 메모리장치 구조를 간략하게 나타낸 회로도로서, 하나의 비트라인(B/L1, B/L2…)에 스트링 단위의 셀 트랜지스터(T1, T2…)가 병렬로 연결되며, 하나의 워드라인(W/L1, W/L2…)에 열 단위의 트랜지스터가 연결되며, 상기 셀 트랜지스터들의 소스 영역이 모두 공통 소스 접합 라인(C')으로 연결되어 있다.
도 2는 종래 기술에 의한 플래시 메모리장치의 구조를 나타낸 수직 단면도로서, a는 도 1에서 A-A' 라인을 중심으로 자른 절단면, b는 B-B' 라인을 중심으로 자른 절단면, c는 C'를 중심으로 보인 단면이다.
그러면, 도 2를 참조하면, 상기 플래시 메모리장치의 일반적인 제조 방법은 다음과 같다.
우선, 반도체기판으로서 실리콘기판(10)에 필드산화막(12)을 형성하고, 기판내에 도전형 불순물을 이온주입하여 n-웰(14)을 형성하고, 그 n-웰(14) 내에 p-웰(16)을 형성한다. 그리고, 상기 기판의 활성 영역에 터널산화막(18)을 형성하고, 그 위에 도전 물질로서 도프트 폴리실리콘을 증착한 후에 사진 및 식각 공정으로 상기 폴리실리콘을 패터닝하여 플로팅 게이트(20)를 형성한다. 상기 플로팅 게이트(20) 상부에 절연체박막으로서 ONO(Oxide/Nitride/Oxide)을 증착하고, 그 위에 도전 물질로서 도프트 폴리실리콘(24)과 텅스텐 실리사이드(26)를 증착하고, 그 위에 반사방지막을 증착한 후에 사진 및 식각 공정을 진행하여 상기 반사방지막, 텅스텐 실리사이드, 도프트 폴리실리콘 및 ONO막을 패터닝하여 상기 플로팅 게이트(20) 상부에 절연체박막 패턴(22)과 컨트롤 게이트(25)를 형성한다. 그리고, 상기 컨트롤 게이트(25) 상부에는 반사방지막 패턴(28)이 형성된다. 여기서, 실리사이드 물질을 사용하는 이유는 메모리 셀에 프로그램시 컨트롤 게이트(25)에 고전압이 인가되기 때문에 셀 트랜지스터의 컨트롤 게이트(25)의 전기저항을 낮추기 위함이다.
이러한 셀 게이트 제조 공정이 완료된 후에는, 셀 트랜지스터의 불순물 이온 주입 공정을 실시하여 소스/드레인 영역 등의 정션을 형성한다. 우선, 소스/드레인 마스크를 이용한 사진 공정을 진행하고, 이어 불순물 이온 주입 공정을 실시하여 상기 셀 게이트 전극과 필드 산화막(12) 사이의 기판내에 드레인/소스 영역(34a,34b)을 형성한다. 그 다음, 셀 트랜지스터들의 소스 영역이 서로 연결되는 공통 소스 접합 영역을 형성하기 위하여 공통 소스 접합 마스크를 이용한 사진 및 식각 공정을 진행하여 서로 이웃하는 소스 영역 사이의 필드 산화막(12)을 선택적으로 제거한다. 그리고, 드레인/소스 영역과 동일한 불순물 이온 주입 공정을 실시하여 상기 제거된 필드 산화막(12) 사이의 기판에 공통 소스 접합 영역(34c)을 형성한다.
그러나, 상기와 같은 플래시 메모리장치의 제조 공정시, 서로 이웃하는 소스 영역들을 전기적으로 연결하고자 필드 산화막을 식각할 때 소스 방향의 실리콘 기판이 노출된 상태이기 때문에 실리콘 기판과의 산화막과의 식각 선택비를 높게 할지라도 셀 트랜지스터의 소스 영역 부위의 기판이 부분 식각된다. 이렇게 손상된 소스 영역의 기판은 셀 트랜지스터 동작시 접합 누설 전류량을 증가하고, 셀 게이트전극과 소스 영역사이의 오버랩 크기를 감소시킨다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 셀 게이트전극의 측벽에 절연물질로 이루어진 스페이서를 형성한 후에 소스 방향의 스페이서와 공통 소스 접합 영역에 해당하는 필드 산화막을 동시에 식각해서 제거함으로써 공통 소스 접합 영역을 위한 필드 산화막 식각 공정시 소스 방향의 실리콘 손실을 방지하면서 이온 주입 공정 횟수를 줄일 수 있는 플래시 메모리장치의 제조방법을 제공함에 있다.
도 1은 통상적인 노아형 플래시 메모리장치 구조를 간략하게 나타낸 회로도,
도 2는 종래 기술에 의한 플래시 메모리장치의 구조를 나타낸 수직 단면도,
도 3a 내지 도 3d는 본 발명에 따른 플래시 메모리장치의 제조 방법을 설명하기 위한 단면도들.
* 도면의 주요부분에 대한 부호의 설명 *
10 : 실리콘 기판 12 : 필드 산화막
14 : n-웰 16 : p-웰
18 : 터널 산화막 20 : 플로팅 게이트
22 : 절연체박막 24 : 도프트 폴리실리콘막
26 : 텅스텐실리사이드막 25 : 컨트롤 게이트
28 : 반사방지막 30 : 스페이서
32 : 공통 소스 접합 영역이 형성될 개구부
34a : 드레인 영역 34b : 소스 영역
34c : 공통 소스 접합 영역
상기 목적을 달성하기 위하여 본 발명은 필드 산화막이 형성된 반도체기판의 활성 영역에 터널산화막이 형성되어 있으며 그 상부면에 플로팅 게이트, 절연체박막, 컨트롤 게이트가 적층된 셀 게이트전극을 갖고, 셀 게이트전극과 필드 산화막 사이의 기판 내에 소스/드레인 영역을 갖고, 이웃한 소스 영역이 서로 연결된 공통 소스 접합 영역을 갖는 플래시 메모리장치의 제조방법에 있어서, 기판의 활성 영역에 터널산화막을 형성한 후에, 그 위에 도전 물질을 증착하고 이를 패터닝하여 플로팅 게이트를 형성하고, 그 위에 절연체박막 및 도전 물질을 증착하고 이를 패터닝하여 절연체박막 패턴과 컨트롤 게이트를 형성하는 단계와, 적층된 컨트롤 게이트, 절연체박막 및 플로팅 게이트로 이루어진 셀 게이트전극 측면에 절연물질로 이루어진 스페이서를 형성하는 단계와, 소스 마스크 및 공통 소스 접합 마스크를 이용한 사진 및 식각 공정을 실시하여 이후 소스 영역이 형성될 부위의 셀 게이트전극의 스페이서를 식각하면서 공통 소스 접합 부위에 해당하는 필드 산화막을 제거하는 단계와, 드레인 마스크 사진 공정을 추가 실시하고 기판에 도전형 불순물을 이온주입하여 셀 게이트전극 사이와 셀 게이트전극과 필드 산화막 사이에 소스/드레인 영역을 형성하면서 동시에 필드 산화막이 제거된 기판에 공통 소스 접합 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명하고자 하며 본 실시예에서는 종래 기술과 대비하여 동일한 부분에 대해 동일한 도면 부호를 사용한다.
도 3a 내지 도 3d는 본 발명에 따른 플래시 메모리장치의 제조 방법을 설명하기 위한 단면도들로서, 이를 참조하면, 본 발명의 제조 공정은 다음과 같다.
우선, 도 3a에 도시된 바와 같이, 반도체기판으로서 실리콘기판(10)에 필드산화막(12)을 형성하고, 기판내에 도전형 불순물을 이온주입하여 n-웰(14)을 형성하고, 그 n-웰(14) 내에 p-웰(16)을 형성한다. 그리고, 상기 기판의 활성 영역에 터널산화막(18)을 형성하고, 그 위에 도전 물질로서 도프트 폴리실리콘을 증착한 후에 사진 및 식각 공정으로 상기 폴리실리콘을 패터닝하여 플로팅 게이트(20)를형성한다. 상기 플로팅 게이트(20) 상부에 절연체박막으로서 ONO을 증착하고, 그 위에 도전 물질로서 도프트 폴리실리콘(24)과 텅스텐 실리사이드(26)를 증착하고, 그 위에 반사방지막(28)을 증착한다. 컨트롤 게이트 마스크를 이용한 사진 및 식각 공정을 진행하여 상기 반사방지막, 텅스텐 실리사이드, 도프트 폴리실리콘 및 ONO막을 패터닝하여 상기 플로팅 게이트(20) 상부에 절연체박막 패턴(22)과 컨트롤 게이트(25)를 형성하고, 상기 컨트롤 게이트(25) 상부에 반사방지막 패턴(28)을 형성한다.
그 다음, 도 3b에 도시된 바와 같이, 상기와 같이 순차 적층된 반사방지막(28), 컨트롤 게이트(25), 절연체박막(22), 플로팅 게이트(20)로 구성된 셀 게이트 전극 측면에 절연물질로 이루어진 스페이서(30)를 형성한다. 이때, 스페이서(30)의 절연 물질은 실리콘 산화막 또는 실리콘 질화막을 이용한다. 그리고, 상기 스페이서(30) 형성을 위한 절연막의 식각 공정은 필드 산화막의 식각 두께와 비슷한 단차를 갖도록 한다.
그 다음, 도 3c에 도시된 바와 같이, 소스 마스크 및 공통 소스 접합 마스크를 이용한 사진 및 식각 공정을 실시하여 이후 소스 영역이 형성될 부위(31)의 스페이서를 식각하면서 이후 형성될 공통 소스 접합 부위에 해당하는 필드 산화막을 제거하여 개구부(32)를 형성한다. 이때, 필드 산화막을 식각하는 동안 소스 방향에 해당하는 게이트전극 측벽의 스페이서 식각이 동시에 진행되기 때문에 상기 스페이서에 의해 소스 영역과 플로팅 게이트의 근접된 부분의 실리콘 기판이 노출되지 않아 소스 부위의 기판의 식각 손상이 방지된다.
이어서, 도 3d에 도시된 바와 같이, 드레인 마스크 사진 공정을 추가 실시하고, 기판에 도전형 불순물로서 n형 불순물을 이온 주입하여 셀 게이트전극 사이와 셀 게이트전극과 필드 산화막(12) 사이의 기판 내에 소스/드레인 영역(34b,34a)을 형성한다. 이와 동시에 필드 산화막이 제거된 개구부(32)가 있는 기판에 n형 불순물이 주입되어 서로 이격된 소스 영역을 연결하는 공통 소스 접합 영역(34c)을 형성한다.
상술한 바와 같이 본 발명에 따르면, 플래시 메모리의 셀 트랜지스터의 소스 영역과 이웃하는 필드 산화막을 식각할 때 소스 부위의 기판에 영향을 미치는 식각 손상을 방지하고자 셀 게이트 전극을 형성한 후에 그 측벽에 식각 베리어 역할을 하는 스페이서를 형성하여 게이트전극의 에지인 소스 부위의 기판의 노출을 막아서 그 소스 부위의 기판 손실을 방지함으로써 접합 누설로 인한 소자 특성 저하를 막는다.
그리고, 본 발명은 소스/드레인 이온 주입 공정과 공통 소스 접합 영역을 위한 이온 주입 공정을 동시에 진행하기 때문에 제조 공정을 단순화할 수 있다.
Claims (1)
- 필드 산화막이 형성된 반도체기판의 활성 영역에 터널산화막이 형성되어 있으며 그 상부면에 플로팅 게이트, 절연체박막, 컨트롤 게이트가 적층된 셀 게이트전극을 갖고, 상기 셀 게이트전극과 필드 산화막 사이의 기판 내에 소스/드레인 영역을 갖고, 이웃한 소스 영역이 서로 연결된 공통 소스 접합 영역을 갖는 플래시 메모리장치의 제조방법에 있어서,상기 기판의 활성 영역에 터널산화막을 형성한 후에, 그 위에 도전 물질을 증착하고 이를 패터닝하여 플로팅 게이트를 형성하고, 그 위에 절연체박막 및 도전 물질을 증착하고 이를 패터닝하여 절연체박막 패턴과 컨트롤 게이트를 형성하는 단계;상기 적층된 컨트롤 게이트, 절연체박막 및 플로팅 게이트로 이루어진 셀 게이트전극 측면에 절연물질로 이루어진 스페이서를 형성하는 단계;상기 소스 마스크 및 공통 소스 접합 마스크를 이용한 사진 및 식각 공정을 실시하여 이후 소스 영역이 형성될 부위의 셀 게이트전극의 스페이서를 식각하면서 공통 소스 접합 부위에 해당하는 필드 산화막을 제거하는 단계; 및상기 드레인 마스크 사진 공정을 추가 실시하고 기판에 도전형 불순물을 이온주입하여 상기 셀 게이트전극 사이와 셀 게이트전극과 필드 산화막 사이에 소스/드레인 영역을 형성하면서 동시에 상기 필드 산화막이 제거된 기판에 공통 소스 접합 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리장치의 제조방법.
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| KR (1) | KR20010065020A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100526477B1 (ko) * | 2003-12-31 | 2005-11-08 | 동부아남반도체 주식회사 | 비휘발성 메모리 소자의 제조 방법 |
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- 1999-12-20 KR KR1019990059520A patent/KR20010065020A/ko not_active Application Discontinuation
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