JP3442596B2 - 半導体装置の製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の製造
技術に係り、特に、フローティングゲートを有する半導
体装置の製造方法に関する。

【０００２】

【従来の技術】近年のＬＳＩの大規模集積化と高性能化
の要求に伴い、半導体素子自体の更なる微細化が図られ
ている。半導体装置の高集積化を図るには半導体素子自
体の微細化のみならず、素子領域を画定する素子分離領
域の微細化も重要である。従来より、素子分離方法とし
ては、シリコン窒化膜をマスクとしてシリコン基板を熱
酸化して局所的に酸化膜を形成する、いわゆるＬＯＣＯ
Ｓ（LOCal Oxidation of Silicon）法が用いられてい
た。

【０００３】しかし、ＬＯＣＯＳ法では、シリコン窒化
膜のパターンのエッジから酸素がシリコン窒化膜の下に
も拡散していわゆるバーズビークが形成されるため、バ
ーズビークの長さ分だけ素子分離膜が素子領域に侵入す
ることになる。バーズビーク長は、素子分離膜が厚くな
るほどに長くなるため、素子の微細化を図る上では素子
分離膜を可能な限り薄くすることが好ましい。

【０００４】一方、フラッシュＥＥＰＲＯＭ、ＥＰＲＯ
Ｍなどのフローティングゲートを有する半導体装置で
は、メモリセルの書き込み／消去に高い電圧を必要とす
るが、書き込み／消去電圧の低減は難しく、昇圧を行う
周辺回路領域の素子分離膜の薄膜化は困難である。そこ
で、フラッシュＥＥＰＲＯＭ、ＥＰＲＯＭなどの半導体
装置では、これら相反する要求を満足すべく、集積度が
特に要求されるメモリセル領域には薄い素子分離膜を形
成し、高耐圧が要求される周辺回路領域には厚い素子分
離膜を形成することが行われていた。

【０００５】次に、ＬＯＣＯＳ法を用いて膜厚の異なる
素子分離膜を形成する半導体装置の製造方法をフローテ
ィングゲートを有する半導体装置に適用した一例を説明
する。図１０はフローティングゲートを有する半導体装
置のメモリセル周縁部におけるマスクレイアウトの一例
を示す平面図である。図中、ＳＡＥマスクの左上部が概
ねメモリセル領域に相当し、右下部が概ね周辺回路領域
に相当する。

【０００６】まず、シリコン基板上に、パッド酸化膜を
介してシリコン窒化膜を堆積する。次いで、厚い素子分
離膜を形成する周辺回路領域のシリコン窒化膜を選択的
に除去する。薄い素子分離膜を形成するメモリセル領域
はシリコン窒化膜を除去しない。ここで、シリコン窒化
膜のパターニングに用いるマスクを、以後「Ｓ／Ｄ（ソ
ース／ドレイン）マスク」と呼ぶこととする。

【０００７】続いて、シリコン窒化膜をマスクとしてシ
リコン基板を熱酸化し、周辺回路領域に所定の膜厚の酸
化膜を形成する。この後、メモリセル領域のシリコン窒
化膜を選択的に除去する。シリコン窒化膜は、最終的に
素子領域となる領域にのみ残存することになる。ここ
で、シリコン窒化膜のパターニングに用いるマスクを、
以後「Ｃｏｒｅ Ｓ／Ｄ（コア・ソース／ドレイン）マ
スク」と呼ぶこととする。

【０００８】次いで、シリコン窒化膜をマスクとしてシ
リコン基板を熱酸化する。この酸化の際、周辺回路領域
にはすでに所定の膜厚の酸化膜が形成されているので、
周辺回路領域では二段階の酸化によって素子分離膜が形
成されることになる。こうして、メモリセル領域には薄
い素子分離膜が形成され、周辺回路領域には厚い素子分
離膜が形成される。

【０００９】続いて、素子領域に残存するシリコン窒化
膜を除去する。この後、メモリセルトランジスタのトン
ネル酸化膜となるシリコン酸化膜を素子領域に形成す
る。次いで、全面に、フローティングゲートとなるポリ
シリコン膜を堆積し、メモリセル領域のポリシリコン膜
を所定のパターンに加工する。このとき、周辺回路領域
は全てポリシリコン膜によって覆っておく。ここで、ポ
リシリコン膜のパターニングに用いるマスクを、以後
「Ｐｏｌｙ１マスク」と呼ぶこととする。

【００１０】続いて、全面に、フローティングゲートと
コントロールゲートとの間の絶縁膜となるＯＮＯ膜（シ
リコン窒化膜をシリコン酸化膜によって挟んで積層した
積層膜）を形成する。この後、周辺回路領域のＯＮＯ膜
とポリシリコン膜とを除去する。ここで、ＯＮＯ膜及び
ポリシリコン膜のパターニングに用いるマスクを、以後
「ＯＮＯマスク」と呼ぶこととする。

【００１１】次いで、周辺回路用トランジスタのゲート
絶縁膜となるシリコン酸化膜を形成する。続いて、全面
に、ポリシリコン膜とタングステンシリサイド膜との積
層膜を堆積してパターニングし、メモリセル領域にコン
トロールゲートを、周辺回路領域に周辺回路用トランジ
スタのゲート電極を形成する。ここで、コントロールゲ
ートのパターニングに用いるマスクを、以後「Ｐｏｌｙ
２マスク」と呼ぶこととする。

【００１２】この後、周辺回路領域を覆うフォトレジス
トを形成し、ＯＮＯ膜とポリシリコン膜とをコントロー
ルゲートをマスクとしてパターニングする。こうして、
コントロールゲート下に絶縁膜を介して形成されたフロ
ーティングゲートを、コントロールゲートに整合して形
成する。ここで、フローティングゲートのパターニング
に用いるマスクを、以後「ＳＡＥ（Self Align Etch）
マスク」と呼ぶこととする。

【００１３】このようにして、フローティングゲートを
有する半導体装置が製造されていた。

【００１４】

【発明が解決しようとする課題】しかしながら、上記従
来の半導体装置の製造方法では、素子分離膜等に生じる
段差部においてＯＮＯ膜やポリシリコン膜が残渣として
残ることがあった。以下に、残渣の発生原因について説
明する。図１１は、図１０に示すレイアウトを用いた半
導体装置の製造方法における課題を説明する工程断面図
である。

【００１５】図１０に示すレイアウトでは、厚い素子分
離膜を形成するためのマスクであるＳ／Ｄマスクが、薄
い素子分離膜を形成するためのマスクであるＣｏｒｅ
Ｓ／Ｄマスクよりもメモリセルの内部側に形成されてい
る。このようなレイアウトを用いた場合、Ｃｏｒｅ Ｓ
／ＤマスクとＳ／Ｄマスクとによって囲われた領域（斜
線部）は、Ｃｏｒｅ Ｓ／Ｄマスクを用いてシリコン窒
化膜をエッチングする際にシリコン窒化膜が残存してい
ないため、シリコン窒化膜のエッチングと同時に厚い素
子分離膜２４となる酸化膜２０がエッチングされ、その
境界で段差が生じることになる（図１１（ａ）〜
（ｂ））。

【００１６】このように素子分離膜２４上に段差が生じ
ると、ＯＮＯマスクを用いて異方性エッチングによりＯ
ＮＯ膜３２とポリシリコン膜３０とを除去する際に、Ｏ
ＮＯ膜３２が完全には除去されずに段差部に残存するこ
とがある。ＯＮＯ膜３２が段差部に残存すると、下地の
ポリシリコン膜３０のエッチングはこのＯＮＯ膜３２を
マスクとして進行するため、段差部に残渣５０が残るこ
とがあった（図１１（ｃ）〜（ｄ））。

【００１７】残渣をオーバーエッチングによって除去す
ることも考えられるが、図１０の領域５２に示すように
様々な工程において発生する段差を有する領域ではオー
バーエッチングによって残渣を除去することが困難であ
った。また、ＯＮＯ膜３２を等方的なエッチングを用い
て除去することにより残渣の発生を低減しうるが、異な
るエッチング特性を有する積層膜からなるＯＮＯ膜３２
を均一にエッチングすることは困難であった。

【００１８】また、Ｐｏｌｙ１マスクを用いてエッチン
グしたポリシリコン膜３０の側壁にもＯＮＯ膜３２が堆
積される（図１１（ｄ））。したがって、ＯＮＯマスク
を用いてＯＮＯ膜３２とポリシリコン膜３０とを除去し
た後も、この領域にはＯＮＯ膜３２が残渣５０として残
存することになる（図１１（ｅ））。このＯＮＯ膜３２
を除去するには、ポリシリコン膜３０の膜厚に相当する
ＯＮＯ膜３２のオーバーエッチングが必要であった。Ｏ
ＮＯ膜３２が残渣５０として残ると、フローティングゲ
ートをパターニングするセルフアラインエッチング工程
（ＳＡＥマスクを用いたエッチング工程）においてこの
残渣５０が剥離し、パーティクルとなる虞があるからで
ある。

【００１９】しかし、ＯＮＯ膜３２を除去するに十分な
オーバーエッチングを行うと、表面に露出する素子分離
膜２４までもが相当にエッチングされるため、素子分離
膜２４を十分厚いまま維持することが困難であった。特
に、コントロールゲートが延在する領域５４では高電圧
が印加されるため、素子分離膜２４が薄くなることは望
ましくなかった。

【００２０】また、図１２に示すように、Ｓ／Ｄマスク
をＣｏｒｅ Ｓ／Ｄマスクの外側に配置することによ
り、素子分離膜２４の段差発生を回避することができ
る。しかし、図１２の領域５６には活性領域が形成され
るが、その上にはフローティングゲートと同層のポリシ
リコン膜３０が形成されないため、ＯＮＯマスクを用い
るエッチング工程とＳＡＥマスクを用いるエッチング工
程においてシリコン基板が掘れることになる。したがっ
て、図１２に示すレイアウトで半導体装置を製造する
と、表面平坦性を劣化し、また、接合リーク電流の増加
をもたらす虞があるため好ましくなかった。また、領域
５６に形成される段差においてコントロールゲートとな
る導電膜の残渣を除去することが困難であった。

【００２１】本発明の目的は、フローティングゲートを
有する半導体装置の製造方法において、段差部に発生す
る残渣を容易に除去できる半導体装置の製造方法を提供
することにある。

【００２２】

【課題を解決するための手段】上記目的は、第１のパタ
ーンを有するマスク膜をマスクにして半導体基板を酸化
し、周辺回路領域の素子分離領域に酸化膜を形成し、第
２のパターンを有するマスク膜をマスクにして前記半導
体基板を酸化し、前記酸化膜を更に酸化してなる第１の
素子分離膜と、メモリセル領域に形成された第２の素子
分離膜とを形成する素子分離膜形成工程と、前記素子分
離膜が形成された前記半導体基板上に、フローティング
ゲートとなる第１の導電膜を堆積し、前記メモリセル領
域の周縁部に抜きパターンを有する第３のパターンをマ
スクにして前記第１の導電膜を加工する第１の導電膜パ
ターニング工程と、前記第１の導電膜が形成された前記
半導体基板上に絶縁膜を堆積し、前記第１の導電膜の縁
部が前記絶縁膜によって覆われるように、前記メモリセ
ル領域を覆い、前記第３のパターンの前記抜きパターン
上に周縁部が位置する第４のパターンをマスクにして前
記絶縁膜を加工する絶縁膜パターニング工程と、前記絶
縁膜が形成された前記半導体基板上に第２の導電膜を堆
積して第５のパターンをマスクにして前記第２の導電膜
を加工し、前記周辺回路領域に前記第２の導電膜よりな
るゲート電極を形成し、前記メモリセル領域にコントロ
ールゲートを形成するゲート電極形成工程とを有し、前
記第３のパターンの抜きパターンは、前記第２のパター
ンの抜きパターン内に位置することを特徴とする半導体
装置の製造方法によって達成される。このようにして半
導体装置を製造することにより、第１の導電膜の側壁は
絶縁膜によって覆われるので、後の酸化工程によって酸
化されることはなく、第１の導電膜が残渣として残るこ
とはない。

【００２３】また、上記の半導体装置の製造方法におい
て、前記第２のパターンは、前記メモリセル領域の周縁
部に抜きパターンを有することが望ましい。このように
して半導体装置を製造すれば、素子分離膜に形成される
段差部近傍に他工程での段差が発生しないので、段差部
における残渣の発生を容易に抑えることができる。

【００２４】また、上記目的は、第１のパターンを有す
るマスク膜をマスクにして半導体基板を酸化し、周辺回
路領域の素子分離領域に酸化膜を形成し、第２のパター
ンを有するマスク膜をマスクにして前記半導体基板を酸
化し、前記酸化膜を更に酸化してなる第１の素子分離膜
と、メモリセル領域に形成された第２の素子分離膜とを
形成する素子分離膜形成工程と、前記素子分離膜が形成
された前記半導体基板上に、フローティングゲートとな
る第１の導電膜を堆積し、前記第１のパターンの抜きパ
ターンと前記第２のパターンの抜きパターンとが重なる
第１の領域以外に縁部が存在する第３のパターンをマス
クにして前記第１の導電膜を加工する第１の導電膜パタ
ーニング工程と、前記第１の導電膜が形成された前記半
導体基板上に絶縁膜を堆積し、前記第１の領域以外に縁
部が存在する第４のパターンをマスクにして前記絶縁膜
を加工する絶縁膜パターニング工程と、前記絶縁膜が形
成された前記半導体基板上に第２の導電膜を堆積して第
５のパターンに加工し、前記周辺回路領域に前記第２の
導電膜よりなるゲート電極を形成し、前記メモリセル領
域にコントロールゲートを形成するゲート電極形成工程
とを有し、前記第３のパターンの抜きパターンは、前記
第４のパターンの残しパターン内に位置することを特徴
とする半導体装置の製造方法によっても達成される。こ
のようにして半導体装置を製造することにより、素子分
離膜に形成される段差部近傍に他工程での段差が発生し
ないので、段差部における残渣の発生を容易に抑えるこ
とができる。

【００２５】また、上記の半導体装置の製造方法におい
て、前記第３のパターンの抜きパターンは、前記第４の
パターンの残しパターン内に位置することが望ましい。
このようにして半導体装置を製造すれば、第４のパター
ンを用いたエッチング工程において、第１の導電膜の側
壁に絶縁膜の残渣が残ることはない。これにより、後工
程でパーティクルが発生することを防止することができ
る。

【００２６】また、上記の半導体装置の製造方法におい
て、前記第５のパターン下に延在する前記第４のパター
ンの端部は、前記第２のパターンの抜きパターン内に位
置することが望ましい。このようにして半導体装置を製
造すれば、周辺回路領域に形成される厚い素子分離膜上
にフローティングゲートとコントロールゲートが積層さ
れることはない。これにより、後工程で平坦化を容易に
行うことができる。

【００２７】また、上記の半導体装置の製造方法は、前
記絶縁膜パターニング工程において、前記周辺回路領域
に存在する前記絶縁膜及び前記第１の導電膜を除去する
半導体装置の製造方法に適用することができる。また、
上記の半導体装置の製造方法は、前記素子分離膜形成工
程に、前記第１のパターンに加工された前記マスク膜を
マスクにして前記半導体基板を酸化し、前記半導体基板
に前記第１の素子分離膜を形成する工程と、前記マスク
膜を除去する工程と、前記第２のパターンに加工された
別のマスク膜をマスクにして前記半導体基板を酸化し、
前記半導体基板に、前記第１の素子分離膜より薄い前記
第２の素子分離膜を形成する工程とを行う半導体装置の
製造方法に適用することができる。

【００２８】

【発明の実施の形態】

［第１実施形態］本発明の第１実施形態による半導体装
置の製造方法を図１乃至図３を用いて説明する。図１は
本実施形態による半導体装置の製造方法におけるマスク
レイアウトを示す平面図、図２及び図３は図１の半導体
装置のＡ−Ａ′線断面における半導体装置の製造方法を
示す工程断面図である。

【００２９】上述したように、図１０に示すマスクレイ
アウトを用いた従来の半導体装置の製造方法では、領域
５２において残渣を除去することは困難であった。領域
５２においてこのように残渣が残りやすいのは、領域５
２が、様々な工程において発生する段差が存在する領域
であること、また、微細なパターンが形成される領域で
あることなどから、他の領域と比較してエッチングレー
トが遅くなるためと考えられる。

【００３０】本実施形態による半導体装置の製造方法
は、かかる観点からパターンレイアウトを工夫したもの
であり、素子分離膜の段差部近傍に他工程で段差が形成
されないようにＰｏｌｙ１マスク及びＯＮＯマスクをレ
イアウトし、且つ、ＳＡＥマスクを用いたエッチング工
程においてポリシリコン膜側壁に形成されたＯＮＯ膜残
渣が剥離しないようにＯＮＯマスクの内側にＰｏｌｙ１
マスクの抜きパターンを配置していることに特徴がある
（図１）。以下、製造工程を追って詳細に説明する。

【００３１】まず、シリコン基板１０上に、膜厚約２５
ｎｍのパッド酸化膜１２を熱酸化法によって形成する。
次いで、パッド酸化膜１２上に、膜厚約１７０ｎｍのシ
リコン窒化膜１４をＣＶＤ法によって堆積する。続い
て、通常のリソグラフィー技術及びドライエッチング技
術を用い、厚い素子分離膜を形成する領域のシリコン窒
化膜１４をパターニングする。薄い素子分離膜を形成す
る領域はシリコン窒化膜１４を除去しない（図２
（ａ））。

【００３２】ここで、シリコン窒化膜１４のパターニン
グに用いるＳ／Ｄマスクは、少なくとも、メモリセル領
域１８の素子領域となる領域にシリコン窒化膜１４が残
存するパターンとする（図１）。この後、シリコン窒化
膜１４をマスクとしてシリコン基板１０を熱酸化し、膜
厚約２９０ｎｍの酸化膜２０を形成する。

【００３３】次いで、通常のリソグラフィー技術及びド
ライエッチング技術を用い、メモリセル領域１８のシリ
コン窒化膜１４をパターニングする。シリコン窒化膜１
４は、最終的に素子領域となる領域にのみ残存する。な
お、領域２２の酸化膜２０はシリコン窒化膜１４のエッ
チングの際に同時にエッチングされる。これにより、領
域２２境界の酸化膜２０には、約１２０ｎｍの段差が生
じることになる（（図２（ｂ））。

【００３４】ここで、シリコン窒化膜１４のパターニン
グに用いるＣｏｒｅ Ｓ／Ｄマスクは、後工程で形成す
るコントロールゲート３６が延在する領域２２を除き、
Ｓ／Ｄマスクの内側に抜きパターン（薄い素子分離膜が
形成される領域）が位置するように配置する（図１）。
コントロールゲート３６が延在する領域２２でＳ／Ｄマ
スクとＣｏｒｅ Ｓ／Ｄマスクの抜きパターンを重ねる
のは、フローティングゲートとなるポリシリコン膜が残
存しない領域に素子領域が形成されると、後のエッチン
グ工程でシリコン基板が掘れるため、接合リーク電流が
増加するなどの虞があるからである（図１２参照）。

【００３５】なお、本明細書にいう「抜きパターン」と
は、リソグラフィー工程においてレジストを除去する領
域をいうものとし、「残しパターン」とは、レジストを
残存する領域をいうものとする。続いて、シリコン窒化
膜１４をマスクとしてシリコン基板１０を熱酸化する。
この酸化により、メモリセル領域１８には膜厚約２５０
ｎｍの素子分離膜２６が形成され、周辺回路領域１６で
は酸化膜２０が更に酸化されて膜厚約４００ｎｍの素子
分離膜２４が形成される。

【００３６】この後、酸化マスクに用いたシリコン窒化
膜１４を除去する（図２（ｃ））。次いで、パッド酸化
膜１２を除去して再度熱酸化し、素子分離膜２６によっ
て画定された素子領域に膜厚約１０ｎｍのトンネル酸化
膜２８を形成する。続いて、膜厚約１１０ｎｍのポリシ
リコン膜３０を堆積する。ポリシリコン膜３０はフロー
ティングゲートを形成するための導電膜である。

【００３７】この後、通常のリソグラフィー技術及びエ
ッチング技術により、ポリシリコン膜３０を所定のパタ
ーンに加工する（図２（ｄ））。ここで、ポリシリコン
膜３０のパターニングに用いるＰｏｌｙ１マスクは、ワ
ード線（コントロールゲート３６）が延在する方向に連
なるメモリセルトランジスタのフローティングゲートを
互いに分断するようにレイアウトする。図１に示す半導
体装置では、ストライプ状に配置された素子分離膜２６
上にポリシリコン膜３０の抜きパターンが延在するよう
にレイアウトしている。また、後工程で領域２２境界の
段差部に残渣が発生しないように、領域２２上には抜き
パターンを設けている（図１）。なお、周辺回路領域１
６のポリシリコン膜３０はパターニングせず、全体がポ
リシリコン膜３０で覆われるようにしておく。

【００３８】次いで、膜厚約７ｎｍのボトム酸化膜と、
膜厚約１０ｎｍのシリコン窒化膜と、膜厚約３ｎｍのト
ップ酸化膜とが順次積層されてなるＯＮＯ膜３２を堆積
する。ＯＮＯ膜３２は、フローティングゲートとコント
ロールゲートとを容量結合する絶縁膜である。続いて、
通常のリソグラフィー技術及びドライエッチング技術を
用い、周辺回路領域１６のＯＮＯ膜３２とポリシリコン
膜３０とを除去する（図３（ａ））。

【００３９】ここで、ＯＮＯ膜３２及びポリシリコン膜
３０のパターニングに用いるＯＮＯマスクには、メモリ
セル領域１８のほぼ全域を覆うパターンを適用すること
ができる。また、Ｐｏｌｙ１マスクの抜きパターンは、
ＯＮＯマスクの内側に位置するように配置することが望
ましい。ＯＮＯマスクの外側にＰｏｌｙ１マスクの抜き
パターンが位置すると、ＯＮＯマスクを用いたＯＮＯ膜
３２のエッチングの際に、ポリシリコン膜３０の側壁に
形成されたＯＮＯ膜３２の除去が困難だからである。

【００４０】本実施形態では、Ｐｏｌｙ１マスクを用い
てポリシリコン膜３０をパターニングする際に周辺回路
領域にポリシリコン膜３０を残しておき、周辺回路領域
１６のＯＮＯ膜３２を除去する際にポリシリコン膜３０
を同時に除去している。これは、シリコン基板１０にダ
メージを与えずにＯＮＯ膜３２を除去するためである。

【００４１】ＯＮＯ膜３２をメモリトランジスタのみに
用い、周辺回路用のトランジスタでは用いない場合には
周辺回路領域のＯＮＯ膜３２を除去する必要がある。こ
こで、周辺回路領域のＯＮＯ膜３２は、トンネル酸化膜
２８の形成と同時に形成される薄いシリコン酸化膜上に
形成されているが、ＯＮＯ膜３２とシリコン酸化膜との
エッチング選択比を確保することが困難なため、ＯＮＯ
膜３２を除去する際にシリコン基板１０にダメージを与
える虞がある。

【００４２】周辺回路領域１６にポリシリコン膜３０を
残存しておけば、ＯＮＯ膜３２のエッチングの際にはポ
リシリコン膜３０があるためシリコン基板１０にダメー
ジを与えることはない。また、ポリシリコン膜３０をエ
ッチングする際にはトンネル酸化膜２８と同時に形成さ
れる薄い酸化膜上までエッチングする必要があるが、ポ
リシリコン膜３０と酸化膜との選択比を極めて大きくと
れるため、シリコン基板１０に与えるダメージを大幅に
低減することができる。

【００４３】また、ＯＮＯ膜３２及びポリシリコン膜３
０エッチングする領域には、パターニングされたポリシ
リコン膜３０の周縁部が存在しないため、ＯＮＯ膜３２
のエッチングによってポリシリコン膜３０の側壁に残渣
が残ることもない。この後、周辺回路用トランジスタの
ゲート絶縁膜３４となるシリコン酸化膜を形成する。例
えば、膜厚約１５ｎｍのシリコン酸化膜を熱酸化法によ
り形成し、ゲート絶縁膜３４とする。

【００４４】次いで、全面に、膜厚約１２０ｎｍのポリ
シリコン膜と、膜厚約１５０ｎｍのタングステンシリサ
イド膜と、膜厚約９０ｎｍの酸窒化膜（ＳｉＯＮ膜）と
を、例えばＣＶＤ法により順次堆積する。ポリシリコン
膜及びタングステンシリサイド膜はポリサイド構造のゲ
ート電極を形成するための導電膜であり、酸窒化膜は後
工程でフローティングゲートを加工するためのマスク膜
である。

【００４５】続いて、通常のリソグラフィー技術及びド
ライエッチング技術を用いて酸窒化膜、タングステンシ
リサイド膜、ポリシリコン膜よりなる積層膜をパターニ
ングし、メモリセル領域１８にコントロールゲート３６
を、周辺回路領域１６にゲート電極３８を形成する。こ
こで、コントロールゲート３６及びゲート電極３８のパ
ターニングに用いるＰｏｌｙ２マスクは、デバイス構造
に応じて適宜レイアウトすることができ、本実施形態に
おいて何等の制約を受けることはない。

【００４６】この後、周辺回路領域１６を覆うフォトレ
ジストを形成し、メモリセル領域１６のＯＮＯ膜３２及
びポリシリコン膜３０をコントロールゲート３６をマス
クとしてエッチングする。コントロールゲート３６上
は、酸窒化膜よりなるマスク膜４０によって覆われてい
るので、ＯＮＯ膜３２及びポリシリコン膜３０のエッチ
ングの際にコントロールゲート３６がエッチングされる
ことはない。こうして、コントロールゲート３６下にＯ
ＮＯ膜３２を介して形成されたフローティングゲート４
２を、コントロールゲート３６に整合して形成する（図
３（ｂ））。

【００４７】ここで、フローティングゲート４２のパタ
ーニングに用いるＳＡＥマスクは、メモリセル領域１８
に残存する不要のＯＮＯ膜３２、ポリシリコン膜３０を
除去する必要があるので、少なくとも、ＯＮＯマスクで
覆われる領域より広いメモリセル領域を開口するように
レイアウトすることが望ましい。このようにしてフロー
ティングゲート半導体装置を製造することにより、段差
部に発生する残渣を容易に除去し、且つ、パーティクル
の発生を防止することができる。

【００４８】このように、本実施形態によれば、素子分
離膜２４に形成される段差部近傍に他工程で段差が形成
されないようにＰｏｌｙ１マスク及びＯＮＯマスクをレ
イアウトするので、段差部に形成されるＯＮＯ膜３２や
ポリシリコン膜３０の残渣をオーバーエッチングによっ
て容易に除去することができる。また、ＯＮＯマスクの
内側にＰｏｌｙ１マスクの抜きパターンを配置するの
で、ＯＮＯマスクを用いたエッチングによってポリシリ
コン膜３０の側壁部にＯＮＯ膜３２の残渣が発生するこ
とはない。これにより、ＳＡＥマスクを用いたエッチン
グ工程においてポリシリコン膜３０の側壁に形成された
ＯＮＯ膜３２の残渣が剥離することを防止できる。 ［第２実施形態］本発明の第２実施形態による半導体装
置の製造方法について図４及び図５を用いて説明する。
第１実施形態による半導体装置の製造方法と同一の構成
要素には同一の符号を付して説明を省略又は簡略にす
る。

【００４９】図４は本実施形態による半導体装置の製造
方法におけるマスクレイアウトを示す平面図、図５は本
実施形態の変形例による半導体装置の製造方法における
マスクレイアウトを示す平面図である。第１実施形態に
よる半導体装置の製造方法では、素子分離膜２４に形成
される段差部近傍に他工程で段差が形成されないように
Ｐｏｌｙ１マスク及びＯＮＯマスクをレイアウトし、段
差部に形成されるＯＮＯ膜３２やポリシリコン膜３０の
残渣をオーバーエッチングによって容易に除去できるよ
うにした。

【００５０】しかし、図１に示すレイアウトを用いる
と、領域４４ではコントロールゲート３６下にフローテ
ィングゲート４２が形成され、更に、その下層には厚い
素子分離膜２４が形成されることになる。このため、領
域４４はシリコン基板１０上で最も高い領域となり、後
の平坦化工程における律則領域となってしまう。

【００５１】本実施形態では、厚い素子分離膜２４上に
コントロールゲート３６とフローティングゲート４２と
が重なる領域を形成しない半導体装置の製造方法を提供
する。本実施形態による半導体装置の製造方法は、素子
分離膜２４とコントロールゲート３６との間にフローテ
ィングゲート４２が形成されないように、コントロール
ゲート３６が周辺回路領域に延在する領域では、Ｓ／Ｄ
マスクのパターンをＯＮＯマスクの外にまで伸ばしてい
ることに特徴がある（図４）。

【００５２】このようにパターンのレイアウトをするこ
とにより、素子分離膜２８上にはフローティングゲート
４２とコントロールゲート３６が積層されてなる構造体
が形成されることはないので、後の平坦化工程を容易に
することができる。なお、図４に示すレイアウトを採用
すると、ＯＮＯ膜３２及びポリシリコン膜３０をエッチ
ングする際、領域４６の段差部にＯＮＯ膜３２、ポリシ
リコン膜３０の残渣が残る可能性がある。しかし、本実
施形態による半導体装置の製造方法では、シリコン窒化
膜１４をパターニングする際に形成された段差しか存在
せず、他工程で形成される段差、例えばＰｏｌｙ１マス
クによるポリシリコン膜３０のエッチング工程やＯＮＯ
マスクによるＯＮＯ膜３２及びポリシリコン膜３０のエ
ッチング工程などによって形成される段差が近傍に存在
しないため、図１０に示す従来の半導体装置の製造方法
と比較して容易に残渣を除去することができる。これに
より、オーバーエッチングを少なくして残渣を除去する
ことができるので、素子分離膜２８の減耗を抑えること
が可能となる。

【００５３】このように、本実施形態によれば、コント
ロールゲート３６が周辺回路領域１６に延在する領域で
は、Ｓ／ＤマスクのパターンをＯＮＯマスクの外にまで
伸ばすので、素子領域２８とコントロールゲート３６と
の間にフローティングゲート４２が形成されることはな
い。これにより、後工程で平坦化を容易に行うことがで
きる。

【００５４】なお、図４に示す半導体装置のレイアウト
では、ＯＮＯマスクの外側までＳ／Ｄマスクのパターン
の端部を伸ばしたが、少なくともＣｏｒｅ Ｓ／Ｄマス
クのパターンがＯＮＯマスクのパターンより外側に位置
すれば本実施形態と同様の効果を得ることができる。し
たがって、例えば図５に示すように、Ｃｏｒｅ Ｓ／Ｄ
マスクのパターンとＳ／Ｄマスクのパターンとの間にＯ
ＮＯマスクのパターンの端部が位置するようにしてもよ
い。 ［第３実施形態］本発明の第３実施形態による半導体装
置の製造方法を図６乃至図９を用いて説明する。第１又
は第２実施形態による半導体装置の製造方法と同一の構
成要素には同一の符号を付して説明を省略又は簡略にす
る。

【００５５】図６は本実施形態による半導体装置の製造
方法におけるマスクレイアウトを示す平面図、図７及び
図８は図６の半導体装置のＡ−Ａ′線断面における半導
体装置の製造方法を示す工程断面図、図９は本実施形態
の変形例による半導体装置の製造方法におけるマスクレ
イアウトを示す平面図である。第１又は第２実施形態に
よる半導体装置では、ＯＮＯマスクを用いてＯＮＯ膜３
２及びポリシリコン膜３０をパターニングした後には、
側壁部にポリシリコン膜３０が露出することになる（例
えば、図３（ａ）の領域４４参照）。

【００５６】しかし、側壁部にポリシリコン膜３０が露
出すると、後の酸化工程（例えば、周辺回路用トランジ
スタのゲート酸化工程）においてポリシリコン膜３０と
ＯＮＯ膜３２との境界から酸化反応が進行し、厚いＯＮ
Ｏ膜３２がＯＮＯマスクの周縁部に沿って形成されるこ
とになる。このように厚いＯＮＯ膜３２が形成される
と、ＳＡＥマスクを用いてＯＮＯ膜３２を除去する際に
ＯＮＯ膜３２が充分に除去しきれず、下層のポリシリコ
ン膜３０が残渣として残る虞がある。

【００５７】本実施形態では、ＯＮＯマスクのパターン
の周縁部に残渣を発生しない半導体装置の製造方法を示
す。本実施形態による半導体装置の製造方法は、ＯＮＯ
マスクの周縁部にポリシリコン膜３０が存在しないよう
に、ＯＮＯマスクのパターン周縁部に沿ってＰｏｌｙ１
マスクの抜きパターンを配置していることに特徴があ
る。

【００５８】また、素子分離膜２４に形成される段差近
傍に他工程で段差が形成されないように、Ｐｏｌｙ１マ
スクのパターン周縁部よりも外にＣｏｒｅ Ｓ／Ｄマス
クのパターン周縁部を設けていることにも特徴がある。
このように、本実施形態による半導体装置の製造方法で
は、Ｐｏｌｙ１マスク及びＣｏｒｅ Ｓ／Ｄマスクの抜
きパターンが、メモリセル領域の周囲を囲うように配置
されることになる。以下、製造工程を追って詳細に説明
する。

【００５９】まず、例えば第１実施形態による半導体装
置の製造方法と同様にして、周辺回路領域１６に膜厚約
２９０ｎｍの酸化膜２０を形成する（図７（ａ））。次
いで、通常のリソグラフィー技術及びドライエッチング
技術を用い、メモリセル領域２０のシリコン窒化膜１４
をパターニングする（図７（ｂ））。ここで、シリコン
窒化膜１４のパターニングに用いるＣｏｒｅ Ｓ／Ｄマ
スクは、メモリセル領域１６の周縁部に抜きパターンが
形成されるように配置する。そして、抜きパターンの中
には、メモリセルの構造に応じた所定の残しパターンを
形成する。図６に示す半導体装置では、素子領域となる
残しパターンをストライプ状に形成している。

【００６０】続いて、シリコン窒化膜１４をマスクとし
てシリコン基板１０を熱酸化する。この酸化により、メ
モリセル領域１８には膜厚約２５０ｎｍの素子分離膜２
６が形成され、周辺回路領域１６では酸化膜２０が更に
酸化されて膜厚約４００ｎｍの素子分離膜２４が形成さ
れる。この後、酸化マスクに用いたシリコン窒化膜１４
を除去する。

【００６１】次いで、パッド酸化膜１２を除去して再度
熱酸化し、素子分離膜２６によって画定された素子領域
に、膜厚約１０ｎｍのトンネル酸化膜２８を形成する。
続いて、膜厚約１１０ｎｍのポリシリコン膜３０を堆積
する。ポリシリコン膜３０はフローティングゲートを形
成するための導電膜である。この後、通常のリソグラフ
ィー技術及びエッチング技術により、ポリシリコン膜３
０を所定のパターンに加工する（図７（ｃ））。

【００６２】ここで、ポリシリコン膜３０のパターニン
グに用いるＰｏｌｙ１マスクは、Ｃｏｒｅ Ｓ／Ｄマス
クの内側の領域に、メモリセル領域の周縁を囲う抜きパ
ターンを配置する。そして、抜きパターンの中には、メ
モリセルの構造に応じた所定の残しパターンを形成す
る。図６に示す半導体装置では、ストライプ状に形成さ
れた素子領域を覆うようにストライプ状の残しパターン
を形成している。なお、周辺回路領域１６のポリシリコ
ン膜３０はパターニングせず、全体がポリシリコン膜３
０で覆われるようにしておく。

【００６３】次いで、膜厚約７ｎｍのボトム酸化膜と、
膜厚約１０ｎｍのシリコン窒化膜と、膜厚約３ｎｍのト
ップ酸化膜とが順次積層されてなるＯＮＯ膜３２を堆積
する（図７（ｄ））。続いて、通常のリソグラフィー技
術及びドライエッチング技術を用い、周辺回路領域１６
のＯＮＯ膜３２とポリシリコン膜３０とを除去する（図
８（ａ））。

【００６４】ここで、ＯＮＯ膜３２及びポリシリコン膜
３０のパターニングに用いるＯＮＯマスクは、Ｐｏｌｙ
１マスクの抜きパターン内にパターンの周縁が位置する
ようなレイアウトとする。このようにＯＮＯマスクをレ
イアウトすることにより、ＯＮＯマスクの周縁部にはポ
リシリコン膜３０の側壁が露出しないので、後の酸化工
程でＯＮＯ膜３２が厚膜化することはない。

【００６５】また、ＯＮＯ膜３２及びポリシリコン膜３
０をエッチングする際、領域２２の境界には素子分離膜
２８に形成された段差部が存在するため、この段差部に
ＯＮＯ膜３２、ポリシリコン膜３０の残渣が残る可能性
がある。しかし、本実施形態による半導体装置の製造方
法では、シリコン窒化膜１８を除去する際に形成された
段差しか存在せず、図１０に示す従来の半導体装置の製
造方法と比較して容易に残渣を除去することができる。
これにより、オーバーエッチングを少なくして残渣を除
去することができるので、素子分離膜２８の減耗を抑え
ることが可能となる。

【００６６】また、Ｐｏｌｙ１マスクの抜きパターンの
外側にはポリシリコン膜３０の段差が存在するため、そ
の側壁に形成されたＯＮＯ膜３２が残渣として残る可能
性もあるが、この領域にも他の工程によって形成された
段差が存在しないので、オーバーエッチングを少なくし
て残渣を除去することができる。この後、周辺回路用ト
ランジスタのゲート絶縁膜となるシリコン酸化膜（図示
せず）を形成する。次いで、全面に、膜厚約１２０ｎｍ
のポリシリコン膜と、膜厚約１５０ｎｍのタングステン
シリサイド膜と、膜厚約９０ｎｍの酸窒化膜とを、例え
ばＣＶＤ法により順次堆積する。ポリシリコン膜及びタ
ングステンシリサイド膜はポリサイド構造のゲート電極
を形成するための導電膜であり、酸窒化膜は後工程でフ
ローティングゲートを加工するためのマスク膜である。

【００６７】続いて、通常のリソグラフィー技術及びド
ライエッチング技術を用いて酸窒化膜、タングステンシ
リサイド膜、ポリシリコン膜よりなる積層膜をパターニ
ングし、メモリセル領域１８にコントロールゲート３６
を、周辺回路領域１６にゲート電極（図示せず）を形成
する（図８（ｂ））。この後、周辺回路領域１６を覆う
フォトレジストを形成し、メモリセル領域１６のＯＮＯ
膜３２及びポリシリコン膜３０をコントロールゲート３
６をマスクとしてエッチングする。コントロールゲート
３６上は、酸窒化膜よりなるマスク膜４０によって覆わ
れているので、ＯＮＯ膜３２及びポリシリコン膜３０の
エッチングの際にコントロールゲート３６がエッチング
されることはない。こうして、コントロールゲート３６
下にＯＮＯ膜３２を介して形成されたフローティングゲ
ート４２を、コントロールゲート３６に整合して形成す
る（図８（ｃ））。

【００６８】ここで、フローティングゲート４２のパタ
ーニングに用いるＳＡＥマスクは、メモリセル領域１８
に残存する不要のＯＮＯ膜３２、ポリシリコン膜３０を
除去する必要があるので、少なくとも、ＯＮＯマスクで
覆われる領域より広いメモリセル領域を開口するように
レイアウトすることが望ましい。このようにしてフロー
ティングゲート半導体装置を製造することにより、段差
部に発生する残渣を容易に除去し、且つ、パーティクル
の発生を防止することができる。

【００６９】このように、本実施形態によれば、ＯＮＯ
マスクの周縁部にポリシリコン膜３０が存在しないよう
に、ＯＮＯマスクのパターン周縁部に沿ってＰｏｌｙ１
マスクの抜きパターンを配置するので、ＯＮＯマスクの
パターン周縁部に残渣が残ることを防止することができ
る。また、素子分離膜２４に形成される段差部近傍に他
工程で段差が形成されないようにＰｏｌｙ１マスク及び
ＯＮＯマスクをレイアウトするので、段差部に形成され
るＯＮＯ膜３２やポリシリコン膜３０の残渣をオーバー
エッチングによって容易に除去することができる。

【００７０】また、メモリセル領域の周縁部にＣｏｒｅ
Ｓ／Ｄマスクの抜きパターンを配置し、そのパターン
内にＰｏｌｙ１マスクの抜きパターン及びＣｏｒｅ Ｓ
／Ｄマスクの残しパターンを形成するので、素子分離膜
２４に形成される段差近傍には他工程で段差が形成され
ることはない。これにより、残渣の発生を抑えることが
できる。

【００７１】なお、上記実施形態では、メモリセル領域
のＣｏｒｅ Ｓ／Ｄの残しパターンを、Ｐｏｌｙ１マス
クの残しパターン内に配置しているが、Ｓ／Ｄマスクの
パターンより内側の領域にあっては、必ずしも図６に示
すレイアウトである必要はない。例えば、図９に示すよ
うに、Ｃｏｒｅ Ｓ／Ｄの残しパターンとＰｏｌｙ１マ
スクの残しパターンとを重ねて配置することもできる。
また、Ｃｏｒｅ Ｓ／Ｄマスクの残しパターンをストラ
イプ状にしたが、メッシュ状の残しパターンとしてもよ
い。これらのマスクパターンは、デバイス構造に応じて
適宜変形することができる。

【００７２】また、上記第１乃至第３実施形態による半
導体装置の製造方法では、同一のシリコン窒化膜１４を
用いて異なる膜厚の素子分離膜２４、２６を形成する場
合について示したが、素子分離膜２４に段差が発生する
問題は、異なるシリコン窒化膜をマスクに用いて２回の
ＬＯＣＯＳプロセスを行う半導体装置の製造方法におい
ても同様に発生する。したがって、本発明は、このよう
な半導体装置の製造方法においても適用することができ
る。

【００７３】また、厚い素子分離膜を形成した後、この
素子分離膜を選択的にエッチングして薄い素子分離膜と
厚い素子分離膜とを形成する半導体装置の製造方法も知
られている。この場合にも、厚い素子分離膜には段差が
発生することがあり、本発明の半導体装置の製造方法を
適用することができる。

【００７４】

【発明の効果】以上の通り、本発明によれば、第１のパ
ターンを有するマスク膜をマスクにして半導体基板を酸
化し、周辺回路領域の素子分離領域に酸化膜を形成し、
第２のパターンを有するマスク膜をマスクにして半導体
基板を酸化し、酸化膜を更に酸化してなる第１の素子分
離膜と、メモリセル領域に形成された第２の素子分離膜
とを形成する素子分離膜形成工程と、素子分離膜が形成
された半導体基板上に、フローティングゲートとなる第
１の導電膜を堆積し、メモリセル領域の周縁部に抜きパ
ターンを有する第３のパターンをマスクにして第１の導
電膜を加工する第１の導電膜パターニング工程と、第１
の導電膜が形成された半導体基板上に絶縁膜を堆積し、
第１の導電膜の縁部が絶縁膜によって覆われるように、
メモリセル領域を覆い、第３のパターンの抜きパターン
上に周縁部が位置する第４のパターンをマスクにして絶
縁膜を加工する絶縁膜パターニング工程と、絶縁膜が形
成された半導体基板上に第２の導電膜を堆積して第５の
パターンをマスクにして第２の導電膜を加工し、周辺回
路領域に第２の導電膜よりなるゲート電極を形成し、メ
モリセル領域にコントロールゲートを形成するゲート電
極形成工程とを有し、第３のパターンの抜きパターンが
第２のパターンの抜きパターン内に位置する半導体装置
の製造方法によって半導体装置を製造することにより、
第１の導電膜の側壁は絶縁膜によって覆われるので、後
の酸化工程によって酸化されることはなく、第１の導電
膜が残渣として残ることはない。

【００７５】また、上記の半導体装置の製造方法におい
て、メモリセル領域の周縁部に第２のパターンの抜きパ
ターンを設ければ、素子分離膜に形成される段差部近傍
に他工程での段差が発生しないので、段差部における残
渣の発生を容易に抑えることができる。

【００７６】また、第１のパターンを有するマスク膜を
マスクにして半導体基板を酸化し、周辺回路領域の素子
分離領域に酸化膜を形成し、第２のパターンを有するマ
スク膜をマスクにして半導体基板を酸化し、酸化膜を更
に酸化してなる第１の素子分離膜と、メモリセル領域に
形成された第２の素子分離膜とを形成する素子分離膜形
成工程と、素子分離膜が形成された半導体基板上に、フ
ローティングゲートとなる第１の導電膜を堆積し、第１
のパターンの抜きパターンと第２のパターンの抜きパタ
ーンとが重なる第１の領域以外に縁部が存在する第３の
パターンをマスクにして第１の導電膜を加工する第１の
導電膜パターニング工程と、第１の導電膜が形成された
半導体基板上に絶縁膜を堆積し、第１の領域以外に縁部
が存在する第４のパターンをマスクにして絶縁膜を加工
する絶縁膜パターニング工程と、絶縁膜が形成された半
導体基板上に第２の導電膜を堆積して第５のパターンに
加工し、周辺回路領域に第２の導電膜よりなるゲート電
極を形成し、メモリセル領域にコントロールゲートを形
成するゲート電極形成工程とを有し、第３のパターンの
抜きパターンが第４のパターンの残しパターン内に位置
する半導体装置の製造方法によって半導体装置を製造す
ることにより、素子分離膜に形成される段差部近傍に他
工程での段差が発生しないので、段差部における残渣の
発生を容易に抑えることができる。

【００７７】また、上記の半導体装置の製造方法におい
て、第３のパターンの抜きパターンを、第４のパターン
の残しパターン内に設けるので、第４のパターンを用い
たエッチング工程において、第１の導電膜の側壁に絶縁
膜の残渣が残ることはない。これにより、後工程でパー
ティクルが発生することを防止することができる。ま
た、上記の半導体装置の製造方法において、第５のパタ
ーン下に延在する第４のパターンの端部を、第２のパタ
ーンの抜きパターン内に設けるので、周辺回路領域に形
成される厚い素子分離膜上にフローティングゲートとコ
ントロールゲートが積層されることはない。これによ
り、後工程で平坦化を容易に行うことができる。

【００７８】また、上記の半導体装置の製造方法は、絶
縁膜パターニング工程において、周辺回路領域に存在す
る絶縁膜及び第１の導電膜を除去する半導体装置の製造
方法に適用することができる。また、上記の半導体装置
の製造方法は、素子分離膜形成工程に、第１のパターン
に加工されたマスク膜をマスクにして半導体基板を酸化
し、半導体基板に第１の素子分離膜を形成する工程と、
マスク膜を除去する工程と、第２のパターンに加工され
た別のマスク膜をマスクにして半導体基板を酸化し、半
導体基板に、第１の素子分離膜より薄い第２の素子分離
膜を形成する工程とを行う半導体装置の製造方法に適用
することができる。

【図面の簡単な説明】

【図１】本発明の第１実施形態による半導体装置の製造
方法におけるマスクレイアウトを示す平面図である。

【図２】図１の半導体装置のＡ−Ａ′線断面における半
導体装置の製造方法を示す工程断面図（その１）であ
る。

【図３】図１の半導体装置のＡ−Ａ′線断面における半
導体装置の製造方法を示す工程断面図（その２）であ
る。

【図４】本発明の第２実施形態による半導体装置の製造
方法におけるマスクレイアウトを示す平面図である。

【図５】第２実施形態の変形例による半導体装置の製造
方法におけるマスクレイアウトを示す平面図である。

【図６】本発明の第３実施形態による半導体装置の製造
方法におけるマスクレイアウトを示す平面図である。

【図７】図６の半導体装置のＡ−Ａ′線断面における半
導体装置の製造方法を示す工程断面図（その１）であ
る。

【図８】図６の半導体装置のＡ−Ａ′線断面における半
導体装置の製造方法を示す工程断面図（その２）であ
る。

【図９】第３実施形態の変形例による半導体装置の製造
方法におけるマスクレイアウトを示す平面図である。

【図１０】従来の半導体装置の製造方法におけるマスク
レイアウトを示す平面図である。

【図１１】従来の半導体装置の製造方法における課題を
説明する工程断面図である。

【図１２】従来の半導体装置の製造方法における他のマ
スクレイアウトを示す平面図である。

【符号の説明】

１０…シリコン基板 １２…パッド酸化膜 １４…シリコン窒化膜 １６…周辺回路領域 １８…メモリセル領域 ２０…酸化膜 ２２…領域 ２４…素子分離膜 ２６…素子分離膜 ２８…トンネル酸化膜 ３０…ポリシリコン膜 ３２…ＯＮＯ膜 ３４…ゲート絶縁膜 ３６…コントロールゲート ３８…ゲート電極 ４０…マスク膜 ４２…フローティングゲート ４４…領域 ４６…領域 ５０…残渣

───────────────────────────────────────────────────── フロントページの続き (72)発明者 小森 秀樹 神奈川県川崎市中原区上小田中４丁目１ 番１号 富士通株式会社内 (72)発明者 東谷 政昭 神奈川県川崎市中原区上小田中４丁目１ 番１号 富士通株式会社内 (56)参考文献 特開 平８−64706（ＪＰ，Ａ) 特開 平７−130725（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 第１のパターンを有するマスク膜をマス
   クにして半導体基板を酸化し、周辺回路領域の素子分離
   領域に酸化膜を形成し、第２のパターンを有するマスク
   膜をマスクにして前記半導体基板を酸化し、前記酸化膜
   を更に酸化してなる第１の素子分離膜と、メモリセル領
   域に形成された第２の素子分離膜とを形成する素子分離
   膜形成工程と、 前記素子分離膜が形成された前記半導体基板上に、フロ
   ーティングゲートとなる第１の導電膜を堆積し、前記メ
   モリセル領域の周縁部に抜きパターンを有する第３のパ
   ターンをマスクにして前記第１の導電膜を加工する第１
   の導電膜パターニング工程と、 前記第１の導電膜が形成された前記半導体基板上に絶縁
   膜を堆積し、前記第１の導電膜の縁部が前記絶縁膜によ
   って覆われるように、前記メモリセル領域を覆い、前記
   第３のパターンの前記抜きパターン上に周縁部が位置す
   る第４のパターンをマスクにして前記絶縁膜を加工する
   絶縁膜パターニング工程と、 前記絶縁膜が形成された前記半導体基板上に第２の導電
   膜を堆積して第５のパターンをマスクにして前記第２の
   導電膜を加工し、前記周辺回路領域に前記第２の導電膜
   よりなるゲート電極を形成し、前記メモリセル領域にコ
   ントロールゲートを形成するゲート電極形成工程とを有
   し、 前記第３のパターンの抜きパターンは、前記第２のパタ
   ーンの抜きパターン内に位置 することを特徴とする半導
   体装置の製造方法。
2. 【請求項２】 請求項１記載の半導体装置の製造方法に
   おいて、 前記第２のパターンは、前記メモリセル領域の周縁部に
   抜きパターンを有することを特徴とする半導体装置の製
   造方法。
3. 【請求項３】 第１のパターンを有するマスク膜をマス
   クにして半導体基板を酸化し、周辺回路領域の素子分離
   領域に酸化膜を形成し、第２のパターンを有するマスク
   膜をマスクにして前記半導体基板を酸化し、前記酸化膜
   を更に酸化してなる第１の素子分離膜と、メモリセル領
   域に形成された第２の素子分離膜とを形成する素子分離
   膜形成工程と、 前記素子分離膜が形成された前記半導体基板上に、フロ
   ーティングゲートとなる第１の導電膜を堆積し、前記第
   １のパターンの抜きパターンと前記第２のパターンの抜
   きパターンとが重なる第１の領域以外に縁部が存在する
   第３のパターンをマスクにして前記第１の導電膜を加工
   する第１の導電膜パターニング工程と、 前記第１の導電膜が形成された前記半導体基板上に絶縁
   膜を堆積し、前記第１の領域以外に縁部が存在する第４
   のパターンをマスクにして前記絶縁膜を加工する絶縁膜
   パターニング工程と、 前記絶縁膜が形成された前記半導体基板上に第２の導電
   膜を堆積して第５のパターンに加工し、前記周辺回路領
   域に前記第２の導電膜よりなるゲート電極を形成し、前
   記メモリセル領域にコントロールゲートを形成するゲー
   ト電極形成工程とを有し、 前記第３のパターンの抜きパターンは、前記第４のパタ
   ーンの残しパターン内に位置 することを特徴とする半導
   体装置の製造方法。
4. 【請求項４】 請求項３記載の半導体装置の製造方法に
   おいて、 前記第５のパターン下に延在する前記第４のパターンの
   端部は、前記第２のパターンの抜きパターン内に位置す
   ることを特徴とする半導体装置の製造方法。
5. 【請求項５】 請求項１乃至４のいずれかに記載の半導
   体装置の製造方法において、 前記絶縁膜パターニング工程では、前記周辺回路領域に
   存在する前記絶縁膜及び前記第１の導電膜を除去するこ
   とを特徴とする半導体装置の製造方法。
6. 【請求項６】 請求項１乃至５のいずれかに記載の半導
   体装置の製造方法において、 前記素子分離膜形成工程は、 前記第１のパターンに加工された前記マスク膜をマスク
   にして前記半導体基板を酸化し、前記半導体基板に前記
   第１の素子分離膜を形成する工程と、 前記マスク膜を除去する工程と、 前記第２のパターンに加工された別のマスク膜をマスク
   にして前記半導体基板を酸化し、前記半導体基板に、前
   記第１の素子分離膜より薄い前記第２の素子分離膜を形
   成する工程とを有することを特徴とする半導体装置の製
   造方法。