JPH06151783A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH06151783A JPH06151783A JP4299440A JP29944092A JPH06151783A JP H06151783 A JPH06151783 A JP H06151783A JP 4299440 A JP4299440 A JP 4299440A JP 29944092 A JP29944092 A JP 29944092A JP H06151783 A JPH06151783 A JP H06151783A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
- H10B41/46—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with an inter-gate dielectric layer also being used as part of the peripheral transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Local Oxidation Of Silicon (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【目的】メモリセルアレイ領域と周辺回路領域の境界部
で生じる側壁絶縁膜残りの遊離してゴミとなるのを防ぐ
ことができ、又境界部に生じる段差部での多結晶シリコ
ン等のエッチング残りによるゴミ発生も防止でき、より
歩留り及び信頼性の高い半導体装置が得られる製造方法
を提供することにある。 【構成】周辺回路領域のゲート電極8を形成した後、全
面に酸化膜13を堆積し、エッチバックを行って側壁絶
縁膜14を形成する。この時メモリセルアレイ領域を覆
っている多結晶シリコン層8bの端部にも側壁絶縁膜1
4aが形成される。次に、周辺回路領域をホトレジスト
で覆って二重ゲート電極を形成するが、レジストパター
ンはメモリセルアレイ領域を覆っている第2の多結晶シ
リコン層の端部まで延在させておく。これにより、ライ
ン状のダミーパターン16が形成され、側壁絶縁膜14
aが遊離するのを防止できる。
で生じる側壁絶縁膜残りの遊離してゴミとなるのを防ぐ
ことができ、又境界部に生じる段差部での多結晶シリコ
ン等のエッチング残りによるゴミ発生も防止でき、より
歩留り及び信頼性の高い半導体装置が得られる製造方法
を提供することにある。 【構成】周辺回路領域のゲート電極8を形成した後、全
面に酸化膜13を堆積し、エッチバックを行って側壁絶
縁膜14を形成する。この時メモリセルアレイ領域を覆
っている多結晶シリコン層8bの端部にも側壁絶縁膜1
4aが形成される。次に、周辺回路領域をホトレジスト
で覆って二重ゲート電極を形成するが、レジストパター
ンはメモリセルアレイ領域を覆っている第2の多結晶シ
リコン層の端部まで延在させておく。これにより、ライ
ン状のダミーパターン16が形成され、側壁絶縁膜14
aが遊離するのを防止できる。
Description
【0001】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に二層ゲートMOS型電界効果トランジスタを
メモリセルとして用いた不揮発性半導体記憶装置の製造
方法に関する。
関し、特に二層ゲートMOS型電界効果トランジスタを
メモリセルとして用いた不揮発性半導体記憶装置の製造
方法に関する。
【0002】
【従来の技術】近年、ICの大集積化が著しく進み、M
OS型トランジスタも益々微細化されてきている。とこ
ろが、MOSトランジスタのゲート寸法の微細化、ゲー
ト絶縁膜の薄膜化に伴い、ホット・キャリア注入による
MOSトランジスタの劣化という問題が益々大きくなっ
てきた。この対策の一つとしてLDD(Lightly DopedD
rain )という方法が現在広く行われている。現時点で
の最も一般的なLDDの形成法を述べると、基板上にゲ
ート絶縁膜を介してゲート電極を設けた後、このゲート
電極をマスクとして不純物を導入して浅い拡散層を形成
し、次に基板上全面に絶縁膜を堆積し、適度な異方性の
エッチングを行ってゲート電極の側面に側壁絶縁膜を形
成した後、これらをマスクとしてソース・ドレインを形
成するというものである。この方法によりMOSトラン
ジスタの対ホット・キャリア耐性は大幅に向上する。
OS型トランジスタも益々微細化されてきている。とこ
ろが、MOSトランジスタのゲート寸法の微細化、ゲー
ト絶縁膜の薄膜化に伴い、ホット・キャリア注入による
MOSトランジスタの劣化という問題が益々大きくなっ
てきた。この対策の一つとしてLDD(Lightly DopedD
rain )という方法が現在広く行われている。現時点で
の最も一般的なLDDの形成法を述べると、基板上にゲ
ート絶縁膜を介してゲート電極を設けた後、このゲート
電極をマスクとして不純物を導入して浅い拡散層を形成
し、次に基板上全面に絶縁膜を堆積し、適度な異方性の
エッチングを行ってゲート電極の側面に側壁絶縁膜を形
成した後、これらをマスクとしてソース・ドレインを形
成するというものである。この方法によりMOSトラン
ジスタの対ホット・キャリア耐性は大幅に向上する。
【0003】しかしながら、二層ゲート・トランジスタ
で構成さるEPROMセルをLDD構造にすると、書込
速度が著しく遅くなることが知られている。従って、E
PROMセルアレイ及び周辺回路を含む半導体装置の製
造においては、周辺回路部のトランジスタはLDD構造
に、一方、EPROMセルトランジスタは通常の構造に
する必要がある。すなわち、周辺トランジスタのゲート
電極だけに側壁絶縁膜を形成する必要がある。
で構成さるEPROMセルをLDD構造にすると、書込
速度が著しく遅くなることが知られている。従って、E
PROMセルアレイ及び周辺回路を含む半導体装置の製
造においては、周辺回路部のトランジスタはLDD構造
に、一方、EPROMセルトランジスタは通常の構造に
する必要がある。すなわち、周辺トランジスタのゲート
電極だけに側壁絶縁膜を形成する必要がある。
【0004】これを実現するための従来技術として、当
社が特願昭63−86408で示した方法を説明する。
社が特願昭63−86408で示した方法を説明する。
【0005】図5は、従来の方法を説明するための工程
順に示した半導体チップの断面図である。
順に示した半導体チップの断面図である。
【0006】まず、図5(a)に示すように、p型半導
体基板51の上に通常のLOCOS法によりフィールド
酸化膜52、第1のゲート酸化膜56を形成する。次
に、メモリセルアレイ領域53(後にメモリセルが形成
されるべき領域)の所定の位置に第1の多結晶シリコン
54を形成し、その後、周辺回路領域55のゲート酸化
膜56を除去する。
体基板51の上に通常のLOCOS法によりフィールド
酸化膜52、第1のゲート酸化膜56を形成する。次
に、メモリセルアレイ領域53(後にメモリセルが形成
されるべき領域)の所定の位置に第1の多結晶シリコン
54を形成し、その後、周辺回路領域55のゲート酸化
膜56を除去する。
【0007】次に、図5(b)に示すように、第1の多
結晶シリコン層54上及び周辺回路領域55のゲート酸
化膜を除去した領域に第2のゲート酸化膜57を形成す
る。さらに、基板上全面に第2の多結晶シリコン層58
を形成する。
結晶シリコン層54上及び周辺回路領域55のゲート酸
化膜を除去した領域に第2のゲート酸化膜57を形成す
る。さらに、基板上全面に第2の多結晶シリコン層58
を形成する。
【0008】次に、図5(c)に示すように、ホトレジ
スト59を所定の位置に形成し、これらをマスクとして
第2の多結晶シリコン層58をエッチングし、周辺回路
領域においてはゲート電極58aを形成し、メモリセル
アレイ領域においては全面に亘って第2の多結晶シリコ
ン層58bを残す。
スト59を所定の位置に形成し、これらをマスクとして
第2の多結晶シリコン層58をエッチングし、周辺回路
領域においてはゲート電極58aを形成し、メモリセル
アレイ領域においては全面に亘って第2の多結晶シリコ
ン層58bを残す。
【0009】次に、図5(d)に示すようにイオン注入
法によりn型不純物を導入して周辺回路領域に浅いn型
領域60を形成する。次に、基板全面に酸化膜61を気
相成長法により堆積する。
法によりn型不純物を導入して周辺回路領域に浅いn型
領域60を形成する。次に、基板全面に酸化膜61を気
相成長法により堆積する。
【0010】次に、図5(e)に示すように、適度な時
間の異方性エッチングにより、周辺回路のゲート電極に
酸化物の側壁絶縁膜62を形成し、かつ他の部分の酸化
膜61を除去する。但し、この時メモリセルアレイ領域
53と周辺回路領域55との境界の部分の第2の多結晶
シリコン層の側壁にも側壁絶縁膜62が形成される。
間の異方性エッチングにより、周辺回路のゲート電極に
酸化物の側壁絶縁膜62を形成し、かつ他の部分の酸化
膜61を除去する。但し、この時メモリセルアレイ領域
53と周辺回路領域55との境界の部分の第2の多結晶
シリコン層の側壁にも側壁絶縁膜62が形成される。
【0011】次に、図5(f)に示すように、ホトレジ
スト63を周辺回路領域全体上とメモリセルアレイ領域
53の所定の位置に形成し、これをマスクに第2の多結
晶シリコン層58b、第2のゲート酸化膜57、第1の
多結晶シリコン層54を順次エッチング除去してゲート
電極58c、54cを形成し、二層ゲート構造とする。
このとき、側壁絶縁膜の残膜62aがフィールド酸化膜
上に残る。
スト63を周辺回路領域全体上とメモリセルアレイ領域
53の所定の位置に形成し、これをマスクに第2の多結
晶シリコン層58b、第2のゲート酸化膜57、第1の
多結晶シリコン層54を順次エッチング除去してゲート
電極58c、54cを形成し、二層ゲート構造とする。
このとき、側壁絶縁膜の残膜62aがフィールド酸化膜
上に残る。
【0012】次に、図5(g)に示すように、ホトレジ
スト63を除去する。周辺回路領域55のゲート電極5
8aには側壁絶縁膜62が形成されており、メモリセル
アレイ領域53のゲート電極54c、58cには側壁絶
縁膜はない。これらのゲート電極をマスクとしてヒ素の
イオン注入を行い、ソース・ドレイン領域64を形成す
る。この結果、メモリセルアレイ領域53のトランジス
タは通常のソース・ドレイン構造に、そして周辺回路領
域55のトランジスタはLDD構造となる。その後、基
板上全面に層間絶縁膜65を形成する。
スト63を除去する。周辺回路領域55のゲート電極5
8aには側壁絶縁膜62が形成されており、メモリセル
アレイ領域53のゲート電極54c、58cには側壁絶
縁膜はない。これらのゲート電極をマスクとしてヒ素の
イオン注入を行い、ソース・ドレイン領域64を形成す
る。この結果、メモリセルアレイ領域53のトランジス
タは通常のソース・ドレイン構造に、そして周辺回路領
域55のトランジスタはLDD構造となる。その後、基
板上全面に層間絶縁膜65を形成する。
【0013】次に、図5(h)に示すように、層間絶縁
膜65にコンタクト孔をあけ、アルミニウム等の金属電
極66を形成する。
膜65にコンタクト孔をあけ、アルミニウム等の金属電
極66を形成する。
【0014】
【発明が解決しようとする課題】この従来の製造方法に
おいては、図4(f)に示すように、酸化膜側壁残りが
生じてしまうため、後工程でこれが遊離してゴミとな
り、ウェーハに再付着する等して、チップ歩留りを低下
させるという問題点があった。
おいては、図4(f)に示すように、酸化膜側壁残りが
生じてしまうため、後工程でこれが遊離してゴミとな
り、ウェーハに再付着する等して、チップ歩留りを低下
させるという問題点があった。
【0015】この酸化膜側壁の垂直段に、ゲート電極エ
ッチング時に多結晶シリコンが残る場合もあり、これも
後工程で遊離してゴミとなり、歩留りを低下させる原因
となる。
ッチング時に多結晶シリコンが残る場合もあり、これも
後工程で遊離してゴミとなり、歩留りを低下させる原因
となる。
【0016】本発明の目的は、メモリセルアレイ領域と
周辺回路領域の境界部で生じる側壁絶縁膜残りの遊離し
てゴミとなるのを防ぐことができ、又境界部に生じる段
差部での多結晶シリコン等のエッチング残りによるゴミ
発性も防止でき、より歩留り及び信頼性の高い半導体装
置が得られる半導体装置の製造方法を提供することにあ
る。
周辺回路領域の境界部で生じる側壁絶縁膜残りの遊離し
てゴミとなるのを防ぐことができ、又境界部に生じる段
差部での多結晶シリコン等のエッチング残りによるゴミ
発性も防止でき、より歩留り及び信頼性の高い半導体装
置が得られる半導体装置の製造方法を提供することにあ
る。
【0017】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板上にメモリセルアレイ領域と周辺
回路領域の各素子領域を区画するフィールド絶縁膜を形
成する工程と、前記素子領域に第1のゲート絶縁膜を形
成する工程と、前記メモリセルアレイ領域の所定の位置
に第一の多結晶シリコン層を形成する工程と、前記周辺
回路領域の第1のゲート絶縁膜を除去する工程と、第1
の多結晶シリコン層上及び周辺回路領域の第1のゲート
絶縁膜を除去した前記周辺回路領域の前記半導体基板上
に第2のゲート絶縁膜を形成する工程と、前記半導体基
板全面に第2の導電層を形成する工程と、前記周辺回路
領域の所定の位置に第2の導電層からなる一層のゲート
を形成する工程と、前記半導体基板全面に絶縁膜を堆積
せしめ前記半導体基板にほぼ垂直にエッチングガスを入
射してドライエッチングを行って、一層ゲート電極並び
にメモリセルアレイ領域を覆っている第2の多結晶シリ
コン層端部の側面及びその近傍のみを覆うが如く側壁絶
縁膜を形成する工程と、メモリセルアレイ領域の所定の
位置に第2の多結晶シリコン層及び第1の多結晶シリコ
ン層からなる二層構造のゲート電極を形成するとともに
メモリセルアレイ領域と周辺回路領域の境界部に、メモ
リセルアレイ領域を覆っている第2の多結晶シリコン層
端部を一端とし、第二の多結晶シリコン層からなるライ
ン状のダミーパターンを形成する工程とを有している。
造方法は、半導体基板上にメモリセルアレイ領域と周辺
回路領域の各素子領域を区画するフィールド絶縁膜を形
成する工程と、前記素子領域に第1のゲート絶縁膜を形
成する工程と、前記メモリセルアレイ領域の所定の位置
に第一の多結晶シリコン層を形成する工程と、前記周辺
回路領域の第1のゲート絶縁膜を除去する工程と、第1
の多結晶シリコン層上及び周辺回路領域の第1のゲート
絶縁膜を除去した前記周辺回路領域の前記半導体基板上
に第2のゲート絶縁膜を形成する工程と、前記半導体基
板全面に第2の導電層を形成する工程と、前記周辺回路
領域の所定の位置に第2の導電層からなる一層のゲート
を形成する工程と、前記半導体基板全面に絶縁膜を堆積
せしめ前記半導体基板にほぼ垂直にエッチングガスを入
射してドライエッチングを行って、一層ゲート電極並び
にメモリセルアレイ領域を覆っている第2の多結晶シリ
コン層端部の側面及びその近傍のみを覆うが如く側壁絶
縁膜を形成する工程と、メモリセルアレイ領域の所定の
位置に第2の多結晶シリコン層及び第1の多結晶シリコ
ン層からなる二層構造のゲート電極を形成するとともに
メモリセルアレイ領域と周辺回路領域の境界部に、メモ
リセルアレイ領域を覆っている第2の多結晶シリコン層
端部を一端とし、第二の多結晶シリコン層からなるライ
ン状のダミーパターンを形成する工程とを有している。
【0018】
【実施例】次に本発明について図面を参照して説明す
る。図1は本発明の第1の実施例を説明するための工程
順に示した半導体チップの断面図である。
る。図1は本発明の第1の実施例を説明するための工程
順に示した半導体チップの断面図である。
【0019】まず、図1(a)に示すように、p型半導
体基板1の上に通常のLOCOS法によりフィールド酸
化膜2、第1のゲート酸化膜3を形成する。次に、メモ
ルセルアレイ領域4(後にメモリセルが形成されるべき
領域)の所定の位置に第1の多結晶シリコン層5aを形
成し、その後、周辺回路領域6のゲート酸化膜3を除去
する。
体基板1の上に通常のLOCOS法によりフィールド酸
化膜2、第1のゲート酸化膜3を形成する。次に、メモ
ルセルアレイ領域4(後にメモリセルが形成されるべき
領域)の所定の位置に第1の多結晶シリコン層5aを形
成し、その後、周辺回路領域6のゲート酸化膜3を除去
する。
【0020】次に、図1(b)に示すように、第1の多
結晶シリコン層5a上及び周辺回路領域6のゲート酸化
膜を除去した領域に第2のゲート酸化膜7を形成する。
さらに、基板上全面に第2の多結晶シリコン層8aを形
成する。
結晶シリコン層5a上及び周辺回路領域6のゲート酸化
膜を除去した領域に第2のゲート酸化膜7を形成する。
さらに、基板上全面に第2の多結晶シリコン層8aを形
成する。
【0021】次に、図1(c)に示すように、ホトレジ
スト11を所定の位置に形成し、これらをマスクとして
第2の多結晶シリコン層8aをエッチングし、周辺回路
領域においてはゲート電極8を形成し、メモリセルアレ
イ領域4においては全面に亘って第2の多結晶シリコン
層8bを残す。
スト11を所定の位置に形成し、これらをマスクとして
第2の多結晶シリコン層8aをエッチングし、周辺回路
領域においてはゲート電極8を形成し、メモリセルアレ
イ領域4においては全面に亘って第2の多結晶シリコン
層8bを残す。
【0022】次に、図1(d)に示すようにイオン注入
法によりn型不純物を導入して周辺回路領域に浅いn型
領域12を形成する。次に、基板全面に酸化膜13を気
相成長法により堆積する。
法によりn型不純物を導入して周辺回路領域に浅いn型
領域12を形成する。次に、基板全面に酸化膜13を気
相成長法により堆積する。
【0023】次に、図1(e)に示すように、適度な時
間の異方性エッチングにより、周辺回路のゲート電極8
に酸化物の側壁絶縁膜14を形成し、かつ他の部分の酸
化膜13を除去する。但し、この時メモリセルアレイ領
域4と周辺回路領域6との境界の部分の第2の多結晶シ
リコン層の側面にも側壁絶縁膜14aが形成される。
間の異方性エッチングにより、周辺回路のゲート電極8
に酸化物の側壁絶縁膜14を形成し、かつ他の部分の酸
化膜13を除去する。但し、この時メモリセルアレイ領
域4と周辺回路領域6との境界の部分の第2の多結晶シ
リコン層の側面にも側壁絶縁膜14aが形成される。
【0024】次に、図1(f)に示すように、ホトレジ
スト15をメモリセルアレイ領域4の所定の位置と、周
辺回路領域6上の所定の位置に形成する。このとき周辺
回路領域6上を覆うレジストパターンは、メモリセルア
レイ領域を覆っている第2の多結晶シリコン層の端部ま
で延在させておく。これをマスクに第2の多結晶シリコ
ン層8b、第2のゲート酸化膜7、第1の多結晶シリコ
ン層5aを順次エッチング除去してゲート電極5、8を
形成し、二層ゲート構造とする。この時メモリセルアレ
イ領域4と周辺回路領域7の境界部に、ライン状の第二
多結晶シリコン層からなるダミーパターン16を形成す
る。これが本発明のポイントである。このライン状のダ
ミーパターンを形成することにより、従来の方法の場合
と異なりメモリセルアレイ領域4と周辺回路領域6の境
界部の側壁絶縁膜14aが後工程で遊離するのを防ぐこ
とができるのである。
スト15をメモリセルアレイ領域4の所定の位置と、周
辺回路領域6上の所定の位置に形成する。このとき周辺
回路領域6上を覆うレジストパターンは、メモリセルア
レイ領域を覆っている第2の多結晶シリコン層の端部ま
で延在させておく。これをマスクに第2の多結晶シリコ
ン層8b、第2のゲート酸化膜7、第1の多結晶シリコ
ン層5aを順次エッチング除去してゲート電極5、8を
形成し、二層ゲート構造とする。この時メモリセルアレ
イ領域4と周辺回路領域7の境界部に、ライン状の第二
多結晶シリコン層からなるダミーパターン16を形成す
る。これが本発明のポイントである。このライン状のダ
ミーパターンを形成することにより、従来の方法の場合
と異なりメモリセルアレイ領域4と周辺回路領域6の境
界部の側壁絶縁膜14aが後工程で遊離するのを防ぐこ
とができるのである。
【0025】次に図1(g)に示すように、ホトレジス
ト15を除去する。周辺回路領域6のゲート電極8には
側壁絶縁膜14が形成されており、メモリセルアレイ領
域4のゲート電極5、8には側壁絶縁膜はない。これら
のゲート電極をマスクとしてヒ素のイオン注入を行い、
ソース・ドレイン領域17を形成する。この結果、メモ
リセルアレイ領域4のトランジスタは通常のソース・ド
レイン構造に、そして周辺回路領域6のトランジスタは
LDD構造となる。その後、基板上全面に層間絶縁膜1
7を形成する。その後は従来例すなわち、図5(h)に
準じ、コンタクト孔、金属電極を形成する。
ト15を除去する。周辺回路領域6のゲート電極8には
側壁絶縁膜14が形成されており、メモリセルアレイ領
域4のゲート電極5、8には側壁絶縁膜はない。これら
のゲート電極をマスクとしてヒ素のイオン注入を行い、
ソース・ドレイン領域17を形成する。この結果、メモ
リセルアレイ領域4のトランジスタは通常のソース・ド
レイン構造に、そして周辺回路領域6のトランジスタは
LDD構造となる。その後、基板上全面に層間絶縁膜1
7を形成する。その後は従来例すなわち、図5(h)に
準じ、コンタクト孔、金属電極を形成する。
【0026】図2は、本発明の第2の実施例を説明する
ための、工程順に示した半導体チップの断面図である。
この実施例ではメモリセルの浮遊ゲート、制御ゲート間
絶縁膜として、ONO(Oxide Nitride Oxide )膜、す
なわち酸化膜・窒化膜の積層膜を用いるものである。
ための、工程順に示した半導体チップの断面図である。
この実施例ではメモリセルの浮遊ゲート、制御ゲート間
絶縁膜として、ONO(Oxide Nitride Oxide )膜、す
なわち酸化膜・窒化膜の積層膜を用いるものである。
【0027】図2(a)に示すように、p型半導体1の
上に通常のLOCOS法により、フィールド酸化膜2、
第1のゲート酸化膜3を形成し、メモリセルの所定の位
置に第1の多結晶シリコン層5aを形成する。
上に通常のLOCOS法により、フィールド酸化膜2、
第1のゲート酸化膜3を形成し、メモリセルの所定の位
置に第1の多結晶シリコン層5aを形成する。
【0028】次に、図2(b)に示すように、全面に熱
酸化法等により10〜30nm程度の酸化膜を形成し、
CVD法により5〜20nm程度の窒化膜を堆積し、さ
らに熱酸化法等により3〜10nm程度の酸化膜を形成
して、3層のONO積層膜20を形成する。次いで周辺
回路領域6のONO膜、第1ゲート酸化膜を除去した
後、新たに熱酸化法により第3のゲート酸化膜21を形
成し、全面に第2の多結晶シリコン層8を堆積する。
酸化法等により10〜30nm程度の酸化膜を形成し、
CVD法により5〜20nm程度の窒化膜を堆積し、さ
らに熱酸化法等により3〜10nm程度の酸化膜を形成
して、3層のONO積層膜20を形成する。次いで周辺
回路領域6のONO膜、第1ゲート酸化膜を除去した
後、新たに熱酸化法により第3のゲート酸化膜21を形
成し、全面に第2の多結晶シリコン層8を堆積する。
【0029】次に、図2(c)に示すように、ホトレジ
スト11を所定の位置に形成し、これらをマスクとして
第2の多結晶シリコン層8aをエッチングし、周辺回路
領域においてはゲート電極8を形成し、メモリセルアレ
イ領域においては全面に亘って第2の多結晶シリコン層
8bを残す。この時、メモリセルアレイ領域、周辺回路
領域境界部のONO膜端部を完全に覆うように残す。
スト11を所定の位置に形成し、これらをマスクとして
第2の多結晶シリコン層8aをエッチングし、周辺回路
領域においてはゲート電極8を形成し、メモリセルアレ
イ領域においては全面に亘って第2の多結晶シリコン層
8bを残す。この時、メモリセルアレイ領域、周辺回路
領域境界部のONO膜端部を完全に覆うように残す。
【0030】次に、図2(d)に示すように、ホトレジ
スト11を除去した後、イオン注入法によりn型不純物
を導入して、周辺回路領域に浅いn型領域12を形成す
る。次いで基板表面に厚さ100〜200nmの酸化膜
を気相成長法により堆積し、適度な時間の異方性エッチ
ングを行うことにより、周辺回路領域のゲート電極8及
びメモリセルアレイ領域を覆っている第2多結晶シリコ
ン層端部の側面に側壁絶縁膜14を形成し、他の部分の
酸化膜は除去する。
スト11を除去した後、イオン注入法によりn型不純物
を導入して、周辺回路領域に浅いn型領域12を形成す
る。次いで基板表面に厚さ100〜200nmの酸化膜
を気相成長法により堆積し、適度な時間の異方性エッチ
ングを行うことにより、周辺回路領域のゲート電極8及
びメモリセルアレイ領域を覆っている第2多結晶シリコ
ン層端部の側面に側壁絶縁膜14を形成し、他の部分の
酸化膜は除去する。
【0031】次に、図2(e)に示すように、ホトレジ
スト15をメモリセルアレイ領域4の所定の位置と、周
辺回路領域6全体上に形成する。この時、周辺回路領域
を覆うホトレジストは、ONO膜端部よりもメモリセル
アレイ領域側にまで延在させる。これをマスクにエッチ
ングを行ない、メモリセルアレイ領域に二重ゲート電極
を形成する。この時、メモリセルアレイ領域、周辺回路
領域の境界部を完全に覆うようなライン状のダミーパタ
ーン22を形成する。これが第2の実施例のポイントで
ある。
スト15をメモリセルアレイ領域4の所定の位置と、周
辺回路領域6全体上に形成する。この時、周辺回路領域
を覆うホトレジストは、ONO膜端部よりもメモリセル
アレイ領域側にまで延在させる。これをマスクにエッチ
ングを行ない、メモリセルアレイ領域に二重ゲート電極
を形成する。この時、メモリセルアレイ領域、周辺回路
領域の境界部を完全に覆うようなライン状のダミーパタ
ーン22を形成する。これが第2の実施例のポイントで
ある。
【0032】この効果について、図3、図4を用いて説
明する。図3(a)において30はフィールド酸化膜、
31はONO膜、32は多結晶シリコン層である。この
状態で多結晶シリコン層を異方性エッチングで除去する
と、図3(b)に示すように、ONO膜側壁に多結晶シ
リコン残りが生じる。これが、後工程の等方的酸化膜エ
ッチ等で遊離してゴミとなりウェハーに再付着し、歩留
り低下の原因となる。これに対し、図4に示すように、
ONO膜端部を覆うようにライン状の多結晶シリコンパ
ターン34を形成しておけば、問題を解決することがで
きるのである。
明する。図3(a)において30はフィールド酸化膜、
31はONO膜、32は多結晶シリコン層である。この
状態で多結晶シリコン層を異方性エッチングで除去する
と、図3(b)に示すように、ONO膜側壁に多結晶シ
リコン残りが生じる。これが、後工程の等方的酸化膜エ
ッチ等で遊離してゴミとなりウェハーに再付着し、歩留
り低下の原因となる。これに対し、図4に示すように、
ONO膜端部を覆うようにライン状の多結晶シリコンパ
ターン34を形成しておけば、問題を解決することがで
きるのである。
【0033】以上述べたように、図2(e)において、
ONO端部を覆うようにダミーパターン22を形成する
ことにより、側壁絶縁膜14の後工程での遊離を防ぐと
同時にONO側壁での多結晶シリコン残りを防止するこ
とができる。
ONO端部を覆うようにダミーパターン22を形成する
ことにより、側壁絶縁膜14の後工程での遊離を防ぐと
同時にONO側壁での多結晶シリコン残りを防止するこ
とができる。
【0034】これ以降の工程は、第一の実施例と同じで
ある。以上の説明では、ゲート電極が多結晶シリコンの
場合について説明してきたが、これの代わりにポリサイ
ド構造、すなわち多結晶シリコンと高融点金属シリサイ
ドを用いてもよい。
ある。以上の説明では、ゲート電極が多結晶シリコンの
場合について説明してきたが、これの代わりにポリサイ
ド構造、すなわち多結晶シリコンと高融点金属シリサイ
ドを用いてもよい。
【0035】
【発明の効果】以上説明したように、本発明はメモリセ
ルアレイ領域と周辺回路領域の境界にダミーパターンを
形成することにより、境界部で生じる側壁絶縁膜残りが
遊離してゴミとなるのを防止することができるので、よ
り歩留り、信頼性の高い半導体装置が得られる。
ルアレイ領域と周辺回路領域の境界にダミーパターンを
形成することにより、境界部で生じる側壁絶縁膜残りが
遊離してゴミとなるのを防止することができるので、よ
り歩留り、信頼性の高い半導体装置が得られる。
【0036】また、境界部に生じる段差部を覆うように
形成することにより、段差部での多結晶シリコン等のエ
ッチング残りによるゴミ発性も防止でき、ゴミ低減効果
がさらに高められる。
形成することにより、段差部での多結晶シリコン等のエ
ッチング残りによるゴミ発性も防止でき、ゴミ低減効果
がさらに高められる。
【0037】なお、本発明の効果は、境界部での段差が
50nm以上となった時著しい。
50nm以上となった時著しい。
【図1】本発明の第一の実施例を説明するための、工程
順に示したチップの断面図である。
順に示したチップの断面図である。
【図2】本発明の第二の実施例を説明するための、工程
順に示したチップの断面図である。
順に示したチップの断面図である。
【図3】ダミーパターンの有効性を説明するための一部
工程における半導体素子の断面図である。
工程における半導体素子の断面図である。
【図4】図3と同様ダミーパターンの有効性を説明する
ための一部工程における半導体素子の断面図である。
ための一部工程における半導体素子の断面図である。
【図5】従来の半導体装置の製造方法を説明するため
の、工程順に示した半導体素子の断面図である。
の、工程順に示した半導体素子の断面図である。
1,51 P型半導体基板 2,52,30 フィールド酸化膜 3,56 第1のゲート酸化膜 4,53 メモリセルアレイ 5a,54,54c 第1の多結晶シリコン層 6,55 周辺回路領域 7,57 第2のゲート絶縁膜 8,58,58a,58b,58c 第2の多結晶シ
リコン層 11,59,15,63 ホトレジスト 12,60 n型領域 13,61 酸化膜 14,14a,62 側壁絶縁膜 17,64 ソース・ドレイン領域 18,65 層間絶縁膜 66 金属電極 20,31 ONO膜 21 第3のゲート酸化膜 32 多結晶シリコン層 33 多結晶シリコン残り 16,22,34 ダミーパターン
リコン層 11,59,15,63 ホトレジスト 12,60 n型領域 13,61 酸化膜 14,14a,62 側壁絶縁膜 17,64 ソース・ドレイン領域 18,65 層間絶縁膜 66 金属電極 20,31 ONO膜 21 第3のゲート酸化膜 32 多結晶シリコン層 33 多結晶シリコン残り 16,22,34 ダミーパターン
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 FI 技術表示箇所 H01L 29/792 H01L 29/78 371
Claims (3)
- 【請求項1】 半導体基板にメモリセルアレイ領域と周
辺回路領域の各素子領域を区画するフィールド絶縁膜を
形成する工程と、前記素子領域に第1のゲート絶縁膜を
形成する工程と、前記メモリセルアレイ領域の所定の位
置の前記第1のゲート絶縁膜上に第1の多結晶シリコン
層を形成する工程と、前記周辺回路領域の前記第1のゲ
ート絶縁膜を除去する工程と、前記第1の多結晶シリコ
ン層上及び前記第1のゲート絶縁膜を除去した前記周辺
回路領域の半導体基板上に第2のゲート絶縁膜を形成す
る工程と、前記半導体基板全面に第2の導電層を形成す
る工程と、前記周辺回路領域の所定の位置に前記第2の
導電層からなる一層のゲート電極を形成する工程と、前
記半導体基板全面に絶縁膜を堆積せしめ、前記半導体基
板にほぼ垂直にエッチングガスを入射せしめて前記絶縁
膜のドライエッチングを行って前記一層のゲート電極並
びに前記メモリセルアルイ領域を覆っている第2の導電
層端部の側面及びその近傍のみを覆うが如く側壁絶縁膜
を形成する工程と、メモリセルアレイ領域の所定の位置
に前記第2の導電層及び前記第1の多結晶シリコン層か
らなる二層構造のゲート電極を形成するとともに、前記
メモリセルアレイ領域と前記周辺回路領域の境界部に前
記メモリセルアレイ領域を覆っている第2の導電層端部
を一端とし、前記第2の導電層からなるライン状のダミ
ーパターンを形成する工程とを含むことを特徴とする半
導体装置の製造方法。 - 【請求項2】 前記第2のゲート絶縁膜は酸化膜、窒化
膜、酸化膜の三層の積層膜から成り、かつ前記周辺回路
領域上の前記積層膜を除去する工程と、前記積層膜を除
去した周辺回路領域の半導体基板上に第3のゲート絶縁
膜を形成する工程とを含み、前記第二の導電層からなる
ライン状のダミーパターンは前記メモリセルアレイ領域
周囲の前記積層膜端部を覆うように形成することを特徴
とする請求項1記載の半導体装置の製造方法。 - 【請求項3】 前記第2の導電層は多結晶シリコン層ま
たは多結晶シリコン層と高融点金属シリサイド層の積層
構造であることを特徴とする請求項1及び請求項2記載
の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4299440A JP2819972B2 (ja) | 1992-11-10 | 1992-11-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4299440A JP2819972B2 (ja) | 1992-11-10 | 1992-11-10 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06151783A true JPH06151783A (ja) | 1994-05-31 |
JP2819972B2 JP2819972B2 (ja) | 1998-11-05 |
Family
ID=17872607
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4299440A Expired - Fee Related JP2819972B2 (ja) | 1992-11-10 | 1992-11-10 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2819972B2 (ja) |
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5663084A (en) * | 1994-05-13 | 1997-09-02 | Samsung Electronics Co., Ltd. | Method for manufacturing nonvolatile semiconductor memory device |
EP1102319A1 (en) * | 1999-11-19 | 2001-05-23 | STMicroelectronics S.r.l. | Process for manufacturing electronic devices comprising high voltage mos transistors, and electronic device thus obtained |
KR100392436B1 (ko) * | 1999-03-04 | 2003-07-22 | 엔이씨 일렉트로닉스 코포레이션 | 메모리 셀 영역 및 cmos 논리 영역을 포함하는 반도체장치를 제조하는 방법 |
US6713347B2 (en) | 1998-11-26 | 2004-03-30 | Stmicroelectronics S.R.L. | Process for integrating in a same chip a non-volatile memory and a high-performance logic circuitry |
JP2007235159A (ja) * | 1998-10-14 | 2007-09-13 | Fujitsu Ltd | 半導体装置 |
JP2007258732A (ja) * | 1998-10-14 | 2007-10-04 | Fujitsu Ltd | 半導体装置 |
CN100444389C (zh) * | 2002-01-15 | 2008-12-17 | 因芬尼昂技术股份公司 | 非易失双晶体管半导体存储单元及其制造方法 |
US8951860B2 (en) | 2011-10-03 | 2015-02-10 | Renesas Electronics Corporation | Manufacturing method of semiconductor device |
US9812501B2 (en) | 2015-01-05 | 2017-11-07 | Samsung Electronics Co., Ltd. | Variable resistance memory devices and methods of manufacturing the same |
-
1992
- 1992-11-10 JP JP4299440A patent/JP2819972B2/ja not_active Expired - Fee Related
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5663084A (en) * | 1994-05-13 | 1997-09-02 | Samsung Electronics Co., Ltd. | Method for manufacturing nonvolatile semiconductor memory device |
JP2007235159A (ja) * | 1998-10-14 | 2007-09-13 | Fujitsu Ltd | 半導体装置 |
JP2007258732A (ja) * | 1998-10-14 | 2007-10-04 | Fujitsu Ltd | 半導体装置 |
US6713347B2 (en) | 1998-11-26 | 2004-03-30 | Stmicroelectronics S.R.L. | Process for integrating in a same chip a non-volatile memory and a high-performance logic circuitry |
KR100392436B1 (ko) * | 1999-03-04 | 2003-07-22 | 엔이씨 일렉트로닉스 코포레이션 | 메모리 셀 영역 및 cmos 논리 영역을 포함하는 반도체장치를 제조하는 방법 |
EP1102319A1 (en) * | 1999-11-19 | 2001-05-23 | STMicroelectronics S.r.l. | Process for manufacturing electronic devices comprising high voltage mos transistors, and electronic device thus obtained |
US6501147B1 (en) | 1999-11-19 | 2002-12-31 | Stmicroelectronics S.R.L. | Process for manufacturing electronic devices comprising high voltage MOS transistors, and electronic device thus obtained |
CN100444389C (zh) * | 2002-01-15 | 2008-12-17 | 因芬尼昂技术股份公司 | 非易失双晶体管半导体存储单元及其制造方法 |
US8951860B2 (en) | 2011-10-03 | 2015-02-10 | Renesas Electronics Corporation | Manufacturing method of semiconductor device |
US9812501B2 (en) | 2015-01-05 | 2017-11-07 | Samsung Electronics Co., Ltd. | Variable resistance memory devices and methods of manufacturing the same |
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JP2819972B2 (ja) | 1998-11-05 |
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---|---|---|---|
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