JP2819972B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2819972B2 JP2819972B2 JP4299440A JP29944092A JP2819972B2 JP 2819972 B2 JP2819972 B2 JP 2819972B2 JP 4299440 A JP4299440 A JP 4299440A JP 29944092 A JP29944092 A JP 29944092A JP 2819972 B2 JP2819972 B2 JP 2819972B2
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- H10B—ELECTRONIC MEMORY DEVICES
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- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
- H10B41/46—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with an inter-gate dielectric layer also being used as part of the peripheral transistor
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に二層ゲートＭＯＳ型電界効果トランジスタを
メモリセルとして用いた不揮発性半導体記憶装置の製造
方法に関する。
関し、特に二層ゲートＭＯＳ型電界効果トランジスタを
メモリセルとして用いた不揮発性半導体記憶装置の製造
方法に関する。
【０００２】
【従来の技術】近年、ＩＣの大集積化が著しく進み、Ｍ
ＯＳ型トランジスタも益々微細化されてきている。とこ
ろが、ＭＯＳトランジスタのゲート寸法の微細化、ゲー
ト絶縁膜の薄膜化に伴い、ホット・キャリア注入による
ＭＯＳトランジスタの劣化という問題が益々大きくなっ
てきた。この対策の一つとしてＬＤＤ（Lightly DopedD
rain ）という方法が現在広く行われている。現時点で
の最も一般的なＬＤＤの形成法を述べると、基板上にゲ
ート絶縁膜を介してゲート電極を設けた後、このゲート
電極をマスクとして不純物を導入して浅い拡散層を形成
し、次に基板上全面に絶縁膜を堆積し、適度な異方性の
エッチングを行ってゲート電極の側面に側壁絶縁膜を形
成した後、これらをマスクとしてソース・ドレインを形
成するというものである。この方法によりＭＯＳトラン
ジスタの対ホット・キャリア耐性は大幅に向上する。
ＯＳ型トランジスタも益々微細化されてきている。とこ
ろが、ＭＯＳトランジスタのゲート寸法の微細化、ゲー
ト絶縁膜の薄膜化に伴い、ホット・キャリア注入による
ＭＯＳトランジスタの劣化という問題が益々大きくなっ
てきた。この対策の一つとしてＬＤＤ（Lightly DopedD
rain ）という方法が現在広く行われている。現時点で
の最も一般的なＬＤＤの形成法を述べると、基板上にゲ
ート絶縁膜を介してゲート電極を設けた後、このゲート
電極をマスクとして不純物を導入して浅い拡散層を形成
し、次に基板上全面に絶縁膜を堆積し、適度な異方性の
エッチングを行ってゲート電極の側面に側壁絶縁膜を形
成した後、これらをマスクとしてソース・ドレインを形
成するというものである。この方法によりＭＯＳトラン
ジスタの対ホット・キャリア耐性は大幅に向上する。
【０００３】しかしながら、二層ゲート・トランジスタ
で構成さるＥＰＲＯＭセルをＬＤＤ構造にすると、書込
速度が著しく遅くなることが知られている。従って、Ｅ
ＰＲＯＭセルアレイ及び周辺回路を含む半導体装置の製
造においては、周辺回路部のトランジスタはＬＤＤ構造
に、一方、ＥＰＲＯＭセルトランジスタは通常の構造に
する必要がある。すなわち、周辺トランジスタのゲート
電極だけに側壁絶縁膜を形成する必要がある。
で構成さるＥＰＲＯＭセルをＬＤＤ構造にすると、書込
速度が著しく遅くなることが知られている。従って、Ｅ
ＰＲＯＭセルアレイ及び周辺回路を含む半導体装置の製
造においては、周辺回路部のトランジスタはＬＤＤ構造
に、一方、ＥＰＲＯＭセルトランジスタは通常の構造に
する必要がある。すなわち、周辺トランジスタのゲート
電極だけに側壁絶縁膜を形成する必要がある。
【０００４】これを実現するための従来技術として、当
社が特願昭６３−８６４０８で示した方法を説明する。
社が特願昭６３−８６４０８で示した方法を説明する。
【０００５】図５は、従来の方法を説明するための工程
順に示した半導体チップの断面図である。
順に示した半導体チップの断面図である。
【０００６】まず、図５（ａ）に示すように、ｐ型半導
体基板５１の上に通常のＬＯＣＯＳ法によりフィールド
酸化膜５２、第１のゲート酸化膜５６を形成する。次
に、メモリセルアレイ領域５３（後にメモリセルが形成
されるべき領域）の所定の位置に第１の多結晶シリコン
５４を形成し、その後、周辺回路領域５５のゲート酸化
膜５６を除去する。
体基板５１の上に通常のＬＯＣＯＳ法によりフィールド
酸化膜５２、第１のゲート酸化膜５６を形成する。次
に、メモリセルアレイ領域５３（後にメモリセルが形成
されるべき領域）の所定の位置に第１の多結晶シリコン
５４を形成し、その後、周辺回路領域５５のゲート酸化
膜５６を除去する。
【０００７】次に、図５（ｂ）に示すように、第１の多
結晶シリコン層５４上及び周辺回路領域５５のゲート酸
化膜を除去した領域に第２のゲート酸化膜５７を形成す
る。さらに、基板上全面に第２の多結晶シリコン層５８
を形成する。
結晶シリコン層５４上及び周辺回路領域５５のゲート酸
化膜を除去した領域に第２のゲート酸化膜５７を形成す
る。さらに、基板上全面に第２の多結晶シリコン層５８
を形成する。
【０００８】次に、図５（ｃ）に示すように、ホトレジ
スト５９を所定の位置に形成し、これらをマスクとして
第２の多結晶シリコン層５８をエッチングし、周辺回路
領域においてはゲート電極５８ａを形成し、メモリセル
アレイ領域においては全面に亘って第２の多結晶シリコ
ン層５８ｂを残す。
スト５９を所定の位置に形成し、これらをマスクとして
第２の多結晶シリコン層５８をエッチングし、周辺回路
領域においてはゲート電極５８ａを形成し、メモリセル
アレイ領域においては全面に亘って第２の多結晶シリコ
ン層５８ｂを残す。
【０００９】次に、図５（ｄ）に示すようにイオン注入
法によりｎ型不純物を導入して周辺回路領域に浅いｎ型
領域６０を形成する。次に、基板全面に酸化膜６１を気
相成長法により堆積する。
法によりｎ型不純物を導入して周辺回路領域に浅いｎ型
領域６０を形成する。次に、基板全面に酸化膜６１を気
相成長法により堆積する。
【００１０】次に、図５（ｅ）に示すように、適度な時
間の異方性エッチングにより、周辺回路のゲート電極に
酸化物の側壁絶縁膜６２を形成し、かつ他の部分の酸化
膜６１を除去する。但し、この時メモリセルアレイ領域
５３と周辺回路領域５５との境界の部分の第２の多結晶
シリコン層の側壁にも側壁絶縁膜６２が形成される。
間の異方性エッチングにより、周辺回路のゲート電極に
酸化物の側壁絶縁膜６２を形成し、かつ他の部分の酸化
膜６１を除去する。但し、この時メモリセルアレイ領域
５３と周辺回路領域５５との境界の部分の第２の多結晶
シリコン層の側壁にも側壁絶縁膜６２が形成される。
【００１１】次に、図５（ｆ）に示すように、ホトレジ
スト６３を周辺回路領域全体上とメモリセルアレイ領域
５３の所定の位置に形成し、これをマスクに第２の多結
晶シリコン層５８ｂ、第２のゲート酸化膜５７、第１の
多結晶シリコン層５４を順次エッチング除去してゲート
電極５８ｃ、５４ｃを形成し、二層ゲート構造とする。
このとき、側壁絶縁膜の残膜６２ａがフィールド酸化膜
上に残る。
スト６３を周辺回路領域全体上とメモリセルアレイ領域
５３の所定の位置に形成し、これをマスクに第２の多結
晶シリコン層５８ｂ、第２のゲート酸化膜５７、第１の
多結晶シリコン層５４を順次エッチング除去してゲート
電極５８ｃ、５４ｃを形成し、二層ゲート構造とする。
このとき、側壁絶縁膜の残膜６２ａがフィールド酸化膜
上に残る。
【００１２】次に、図５（ｇ）に示すように、ホトレジ
スト６３を除去する。周辺回路領域５５のゲート電極５
８ａには側壁絶縁膜６２が形成されており、メモリセル
アレイ領域５３のゲート電極５４ｃ、５８ｃには側壁絶
縁膜はない。これらのゲート電極をマスクとしてヒ素の
イオン注入を行い、ソース・ドレイン領域６４を形成す
る。この結果、メモリセルアレイ領域５３のトランジス
タは通常のソース・ドレイン構造に、そして周辺回路領
域５５のトランジスタはＬＤＤ構造となる。その後、基
板上全面に層間絶縁膜６５を形成する。
スト６３を除去する。周辺回路領域５５のゲート電極５
８ａには側壁絶縁膜６２が形成されており、メモリセル
アレイ領域５３のゲート電極５４ｃ、５８ｃには側壁絶
縁膜はない。これらのゲート電極をマスクとしてヒ素の
イオン注入を行い、ソース・ドレイン領域６４を形成す
る。この結果、メモリセルアレイ領域５３のトランジス
タは通常のソース・ドレイン構造に、そして周辺回路領
域５５のトランジスタはＬＤＤ構造となる。その後、基
板上全面に層間絶縁膜６５を形成する。
【００１３】次に、図５（ｈ）に示すように、層間絶縁
膜６５にコンタクト孔をあけ、アルミニウム等の金属電
極６６を形成する。
膜６５にコンタクト孔をあけ、アルミニウム等の金属電
極６６を形成する。
【００１４】
【発明が解決しようとする課題】この従来の製造方法に
おいては、図４（ｆ）に示すように、酸化膜側壁残りが
生じてしまうため、後工程でこれが遊離してゴミとな
り、ウェーハに再付着する等して、チップ歩留りを低下
させるという問題点があった。
おいては、図４（ｆ）に示すように、酸化膜側壁残りが
生じてしまうため、後工程でこれが遊離してゴミとな
り、ウェーハに再付着する等して、チップ歩留りを低下
させるという問題点があった。
【００１５】この酸化膜側壁の垂直段に、ゲート電極エ
ッチング時に多結晶シリコンが残る場合もあり、これも
後工程で遊離してゴミとなり、歩留りを低下させる原因
となる。
ッチング時に多結晶シリコンが残る場合もあり、これも
後工程で遊離してゴミとなり、歩留りを低下させる原因
となる。
【００１６】本発明の目的は、メモリセルアレイ領域と
周辺回路領域の境界部で生じる側壁絶縁膜残りの遊離し
てゴミとなるのを防ぐことができ、又境界部に生じる段
差部での多結晶シリコン等のエッチング残りによるゴミ
発性も防止でき、より歩留り及び信頼性の高い半導体装
置が得られる半導体装置の製造方法を提供することにあ
る。
周辺回路領域の境界部で生じる側壁絶縁膜残りの遊離し
てゴミとなるのを防ぐことができ、又境界部に生じる段
差部での多結晶シリコン等のエッチング残りによるゴミ
発性も防止でき、より歩留り及び信頼性の高い半導体装
置が得られる半導体装置の製造方法を提供することにあ
る。
【００１７】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板上にメモリセルアレイ領域と周辺
回路領域の各素子領域を区画するフィールド絶縁膜を形
成する工程と、前記素子領域に第１のゲート絶縁膜を形
成する工程と、前記メモリセルアレイ領域の所定の位置
に第一の多結晶シリコン層を形成する工程と、前記周辺
回路領域の第１のゲート絶縁膜を除去する工程と、第１
の多結晶シリコン層上及び周辺回路領域の第１のゲート
絶縁膜を除去した前記周辺回路領域の前記半導体基板上
に第２のゲート絶縁膜を形成する工程と、前記半導体基
板全面に第２の導電層を形成する工程と、前記周辺回路
領域の所定の位置に第２の導電層からなる一層のゲート
を形成する工程と、前記半導体基板全面に絶縁膜を堆積
せしめ前記半導体基板にほぼ垂直にエッチングガスを入
射してドライエッチングを行って、一層ゲート電極並び
にメモリセルアレイ領域を覆っている第２の多結晶シリ
コン層端部の側面及びその近傍のみを覆うが如く側壁絶
縁膜を形成する工程と、メモリセルアレイ領域の所定の
位置に第２の多結晶シリコン層及び第１の多結晶シリコ
ン層からなる二層構造のゲート電極を形成するとともに
メモリセルアレイ領域と周辺回路領域の境界部に、メモ
リセルアレイ領域を覆っている第２の多結晶シリコン層
端部を一端とし、第二の多結晶シリコン層からなるライ
ン状のダミーパターンを形成する工程とを有している。
造方法は、半導体基板上にメモリセルアレイ領域と周辺
回路領域の各素子領域を区画するフィールド絶縁膜を形
成する工程と、前記素子領域に第１のゲート絶縁膜を形
成する工程と、前記メモリセルアレイ領域の所定の位置
に第一の多結晶シリコン層を形成する工程と、前記周辺
回路領域の第１のゲート絶縁膜を除去する工程と、第１
の多結晶シリコン層上及び周辺回路領域の第１のゲート
絶縁膜を除去した前記周辺回路領域の前記半導体基板上
に第２のゲート絶縁膜を形成する工程と、前記半導体基
板全面に第２の導電層を形成する工程と、前記周辺回路
領域の所定の位置に第２の導電層からなる一層のゲート
を形成する工程と、前記半導体基板全面に絶縁膜を堆積
せしめ前記半導体基板にほぼ垂直にエッチングガスを入
射してドライエッチングを行って、一層ゲート電極並び
にメモリセルアレイ領域を覆っている第２の多結晶シリ
コン層端部の側面及びその近傍のみを覆うが如く側壁絶
縁膜を形成する工程と、メモリセルアレイ領域の所定の
位置に第２の多結晶シリコン層及び第１の多結晶シリコ
ン層からなる二層構造のゲート電極を形成するとともに
メモリセルアレイ領域と周辺回路領域の境界部に、メモ
リセルアレイ領域を覆っている第２の多結晶シリコン層
端部を一端とし、第二の多結晶シリコン層からなるライ
ン状のダミーパターンを形成する工程とを有している。
【００１８】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の第１の実施例を説明するための工程
順に示した半導体チップの断面図である。
る。図１は本発明の第１の実施例を説明するための工程
順に示した半導体チップの断面図である。
【００１９】まず、図１（ａ）に示すように、ｐ型半導
体基板１の上に通常のＬＯＣＯＳ法によりフィールド酸
化膜２、第１のゲート酸化膜３を形成する。次に、メモ
ルセルアレイ領域４（後にメモリセルが形成されるべき
領域）の所定の位置に第１の多結晶シリコン層５ａを形
成し、その後、周辺回路領域６のゲート酸化膜３を除去
する。
体基板１の上に通常のＬＯＣＯＳ法によりフィールド酸
化膜２、第１のゲート酸化膜３を形成する。次に、メモ
ルセルアレイ領域４（後にメモリセルが形成されるべき
領域）の所定の位置に第１の多結晶シリコン層５ａを形
成し、その後、周辺回路領域６のゲート酸化膜３を除去
する。
【００２０】次に、図１（ｂ）に示すように、第１の多
結晶シリコン層５ａ上及び周辺回路領域６のゲート酸化
膜を除去した領域に第２のゲート酸化膜７を形成する。
さらに、基板上全面に第２の多結晶シリコン層８ａを形
成する。
結晶シリコン層５ａ上及び周辺回路領域６のゲート酸化
膜を除去した領域に第２のゲート酸化膜７を形成する。
さらに、基板上全面に第２の多結晶シリコン層８ａを形
成する。
【００２１】次に、図１（ｃ）に示すように、ホトレジ
スト１１を所定の位置に形成し、これらをマスクとして
第２の多結晶シリコン層８ａをエッチングし、周辺回路
領域においてはゲート電極８を形成し、メモリセルアレ
イ領域４においては全面に亘って第２の多結晶シリコン
層８ｂを残す。
スト１１を所定の位置に形成し、これらをマスクとして
第２の多結晶シリコン層８ａをエッチングし、周辺回路
領域においてはゲート電極８を形成し、メモリセルアレ
イ領域４においては全面に亘って第２の多結晶シリコン
層８ｂを残す。
【００２２】次に、図１（ｄ）に示すようにイオン注入
法によりｎ型不純物を導入して周辺回路領域に浅いｎ型
領域１２を形成する。次に、基板全面に酸化膜１３を気
相成長法により堆積する。
法によりｎ型不純物を導入して周辺回路領域に浅いｎ型
領域１２を形成する。次に、基板全面に酸化膜１３を気
相成長法により堆積する。
【００２３】次に、図１（ｅ）に示すように、適度な時
間の異方性エッチングにより、周辺回路のゲート電極８
に酸化物の側壁絶縁膜１４を形成し、かつ他の部分の酸
化膜１３を除去する。但し、この時メモリセルアレイ領
域４と周辺回路領域６との境界の部分の第２の多結晶シ
リコン層の側面にも側壁絶縁膜１４ａが形成される。
間の異方性エッチングにより、周辺回路のゲート電極８
に酸化物の側壁絶縁膜１４を形成し、かつ他の部分の酸
化膜１３を除去する。但し、この時メモリセルアレイ領
域４と周辺回路領域６との境界の部分の第２の多結晶シ
リコン層の側面にも側壁絶縁膜１４ａが形成される。
【００２４】次に、図１（ｆ）に示すように、ホトレジ
スト１５をメモリセルアレイ領域４の所定の位置と、周
辺回路領域６上の所定の位置に形成する。このとき周辺
回路領域６上を覆うレジストパターンは、メモリセルア
レイ領域を覆っている第２の多結晶シリコン層の端部ま
で延在させておく。これをマスクに第２の多結晶シリコ
ン層８ｂ、第２のゲート酸化膜７、第１の多結晶シリコ
ン層５ａを順次エッチング除去してゲート電極５、８を
形成し、二層ゲート構造とする。この時メモリセルアレ
イ領域４と周辺回路領域７の境界部に、ライン状の第二
多結晶シリコン層からなるダミーパターン１６を形成す
る。これが本発明のポイントである。このライン状のダ
ミーパターンを形成することにより、従来の方法の場合
と異なりメモリセルアレイ領域４と周辺回路領域６の境
界部の側壁絶縁膜１４ａが後工程で遊離するのを防ぐこ
とができるのである。
スト１５をメモリセルアレイ領域４の所定の位置と、周
辺回路領域６上の所定の位置に形成する。このとき周辺
回路領域６上を覆うレジストパターンは、メモリセルア
レイ領域を覆っている第２の多結晶シリコン層の端部ま
で延在させておく。これをマスクに第２の多結晶シリコ
ン層８ｂ、第２のゲート酸化膜７、第１の多結晶シリコ
ン層５ａを順次エッチング除去してゲート電極５、８を
形成し、二層ゲート構造とする。この時メモリセルアレ
イ領域４と周辺回路領域７の境界部に、ライン状の第二
多結晶シリコン層からなるダミーパターン１６を形成す
る。これが本発明のポイントである。このライン状のダ
ミーパターンを形成することにより、従来の方法の場合
と異なりメモリセルアレイ領域４と周辺回路領域６の境
界部の側壁絶縁膜１４ａが後工程で遊離するのを防ぐこ
とができるのである。
【００２５】次に図１（ｇ）に示すように、ホトレジス
ト１５を除去する。周辺回路領域６のゲート電極８には
側壁絶縁膜１４が形成されており、メモリセルアレイ領
域４のゲート電極５、８には側壁絶縁膜はない。これら
のゲート電極をマスクとしてヒ素のイオン注入を行い、
ソース・ドレイン領域１７を形成する。この結果、メモ
リセルアレイ領域４のトランジスタは通常のソース・ド
レイン構造に、そして周辺回路領域６のトランジスタは
ＬＤＤ構造となる。その後、基板上全面に層間絶縁膜１
７を形成する。その後は従来例すなわち、図５（ｈ）に
準じ、コンタクト孔、金属電極を形成する。
ト１５を除去する。周辺回路領域６のゲート電極８には
側壁絶縁膜１４が形成されており、メモリセルアレイ領
域４のゲート電極５、８には側壁絶縁膜はない。これら
のゲート電極をマスクとしてヒ素のイオン注入を行い、
ソース・ドレイン領域１７を形成する。この結果、メモ
リセルアレイ領域４のトランジスタは通常のソース・ド
レイン構造に、そして周辺回路領域６のトランジスタは
ＬＤＤ構造となる。その後、基板上全面に層間絶縁膜１
７を形成する。その後は従来例すなわち、図５（ｈ）に
準じ、コンタクト孔、金属電極を形成する。
【００２６】図２は、本発明の第２の実施例を説明する
ための、工程順に示した半導体チップの断面図である。
この実施例ではメモリセルの浮遊ゲート、制御ゲート間
絶縁膜として、ＯＮＯ（Oxide Nitride Oxide ）膜、す
なわち酸化膜・窒化膜の積層膜を用いるものである。
ための、工程順に示した半導体チップの断面図である。
この実施例ではメモリセルの浮遊ゲート、制御ゲート間
絶縁膜として、ＯＮＯ（Oxide Nitride Oxide ）膜、す
なわち酸化膜・窒化膜の積層膜を用いるものである。
【００２７】図２（ａ）に示すように、ｐ型半導体１の
上に通常のＬＯＣＯＳ法により、フィールド酸化膜２、
第１のゲート酸化膜３を形成し、メモリセルの所定の位
置に第１の多結晶シリコン層５ａを形成する。
上に通常のＬＯＣＯＳ法により、フィールド酸化膜２、
第１のゲート酸化膜３を形成し、メモリセルの所定の位
置に第１の多結晶シリコン層５ａを形成する。
【００２８】次に、図２（ｂ）に示すように、全面に熱
酸化法等により１０〜３０ｎｍ程度の酸化膜を形成し、
ＣＶＤ法により５〜２０ｎｍ程度の窒化膜を堆積し、さ
らに熱酸化法等により３〜１０ｎｍ程度の酸化膜を形成
して、３層のＯＮＯ積層膜２０を形成する。次いで周辺
回路領域６のＯＮＯ膜、第１ゲート酸化膜を除去した
後、新たに熱酸化法により第３のゲート酸化膜２１を形
成し、全面に第２の多結晶シリコン層８を堆積する。
酸化法等により１０〜３０ｎｍ程度の酸化膜を形成し、
ＣＶＤ法により５〜２０ｎｍ程度の窒化膜を堆積し、さ
らに熱酸化法等により３〜１０ｎｍ程度の酸化膜を形成
して、３層のＯＮＯ積層膜２０を形成する。次いで周辺
回路領域６のＯＮＯ膜、第１ゲート酸化膜を除去した
後、新たに熱酸化法により第３のゲート酸化膜２１を形
成し、全面に第２の多結晶シリコン層８を堆積する。
【００２９】次に、図２（ｃ）に示すように、ホトレジ
スト１１を所定の位置に形成し、これらをマスクとして
第２の多結晶シリコン層８ａをエッチングし、周辺回路
領域においてはゲート電極８を形成し、メモリセルアレ
イ領域においては全面に亘って第２の多結晶シリコン層
８ｂを残す。この時、メモリセルアレイ領域、周辺回路
領域境界部のＯＮＯ膜端部を完全に覆うように残す。
スト１１を所定の位置に形成し、これらをマスクとして
第２の多結晶シリコン層８ａをエッチングし、周辺回路
領域においてはゲート電極８を形成し、メモリセルアレ
イ領域においては全面に亘って第２の多結晶シリコン層
８ｂを残す。この時、メモリセルアレイ領域、周辺回路
領域境界部のＯＮＯ膜端部を完全に覆うように残す。
【００３０】次に、図２（ｄ）に示すように、ホトレジ
スト１１を除去した後、イオン注入法によりｎ型不純物
を導入して、周辺回路領域に浅いｎ型領域１２を形成す
る。次いで基板表面に厚さ１００〜２００ｎｍの酸化膜
を気相成長法により堆積し、適度な時間の異方性エッチ
ングを行うことにより、周辺回路領域のゲート電極８及
びメモリセルアレイ領域を覆っている第２多結晶シリコ
ン層端部の側面に側壁絶縁膜１４を形成し、他の部分の
酸化膜は除去する。
スト１１を除去した後、イオン注入法によりｎ型不純物
を導入して、周辺回路領域に浅いｎ型領域１２を形成す
る。次いで基板表面に厚さ１００〜２００ｎｍの酸化膜
を気相成長法により堆積し、適度な時間の異方性エッチ
ングを行うことにより、周辺回路領域のゲート電極８及
びメモリセルアレイ領域を覆っている第２多結晶シリコ
ン層端部の側面に側壁絶縁膜１４を形成し、他の部分の
酸化膜は除去する。
【００３１】次に、図２（ｅ）に示すように、ホトレジ
スト１５をメモリセルアレイ領域４の所定の位置と、周
辺回路領域６全体上に形成する。この時、周辺回路領域
を覆うホトレジストは、ＯＮＯ膜端部よりもメモリセル
アレイ領域側にまで延在させる。これをマスクにエッチ
ングを行ない、メモリセルアレイ領域に二重ゲート電極
を形成する。この時、メモリセルアレイ領域、周辺回路
領域の境界部を完全に覆うようなライン状のダミーパタ
ーン２２を形成する。これが第２の実施例のポイントで
ある。
スト１５をメモリセルアレイ領域４の所定の位置と、周
辺回路領域６全体上に形成する。この時、周辺回路領域
を覆うホトレジストは、ＯＮＯ膜端部よりもメモリセル
アレイ領域側にまで延在させる。これをマスクにエッチ
ングを行ない、メモリセルアレイ領域に二重ゲート電極
を形成する。この時、メモリセルアレイ領域、周辺回路
領域の境界部を完全に覆うようなライン状のダミーパタ
ーン２２を形成する。これが第２の実施例のポイントで
ある。
【００３２】この効果について、図３、図４を用いて説
明する。図３（ａ）において３０はフィールド酸化膜、
３１はＯＮＯ膜、３２は多結晶シリコン層である。この
状態で多結晶シリコン層を異方性エッチングで除去する
と、図３（ｂ）に示すように、ＯＮＯ膜側壁に多結晶シ
リコン残りが生じる。これが、後工程の等方的酸化膜エ
ッチ等で遊離してゴミとなりウェハーに再付着し、歩留
り低下の原因となる。これに対し、図４に示すように、
ＯＮＯ膜端部を覆うようにライン状の多結晶シリコンパ
ターン３４を形成しておけば、問題を解決することがで
きるのである。
明する。図３（ａ）において３０はフィールド酸化膜、
３１はＯＮＯ膜、３２は多結晶シリコン層である。この
状態で多結晶シリコン層を異方性エッチングで除去する
と、図３（ｂ）に示すように、ＯＮＯ膜側壁に多結晶シ
リコン残りが生じる。これが、後工程の等方的酸化膜エ
ッチ等で遊離してゴミとなりウェハーに再付着し、歩留
り低下の原因となる。これに対し、図４に示すように、
ＯＮＯ膜端部を覆うようにライン状の多結晶シリコンパ
ターン３４を形成しておけば、問題を解決することがで
きるのである。
【００３３】以上述べたように、図２（ｅ）において、
ＯＮＯ端部を覆うようにダミーパターン２２を形成する
ことにより、側壁絶縁膜１４の後工程での遊離を防ぐと
同時にＯＮＯ側壁での多結晶シリコン残りを防止するこ
とができる。
ＯＮＯ端部を覆うようにダミーパターン２２を形成する
ことにより、側壁絶縁膜１４の後工程での遊離を防ぐと
同時にＯＮＯ側壁での多結晶シリコン残りを防止するこ
とができる。
【００３４】これ以降の工程は、第一の実施例と同じで
ある。以上の説明では、ゲート電極が多結晶シリコンの
場合について説明してきたが、これの代わりにポリサイ
ド構造、すなわち多結晶シリコンと高融点金属シリサイ
ドを用いてもよい。
ある。以上の説明では、ゲート電極が多結晶シリコンの
場合について説明してきたが、これの代わりにポリサイ
ド構造、すなわち多結晶シリコンと高融点金属シリサイ
ドを用いてもよい。
【００３５】
【発明の効果】以上説明したように、本発明はメモリセ
ルアレイ領域と周辺回路領域の境界にダミーパターンを
形成することにより、境界部で生じる側壁絶縁膜残りが
遊離してゴミとなるのを防止することができるので、よ
り歩留り、信頼性の高い半導体装置が得られる。
ルアレイ領域と周辺回路領域の境界にダミーパターンを
形成することにより、境界部で生じる側壁絶縁膜残りが
遊離してゴミとなるのを防止することができるので、よ
り歩留り、信頼性の高い半導体装置が得られる。
【００３６】また、境界部に生じる段差部を覆うように
形成することにより、段差部での多結晶シリコン等のエ
ッチング残りによるゴミ発性も防止でき、ゴミ低減効果
がさらに高められる。
形成することにより、段差部での多結晶シリコン等のエ
ッチング残りによるゴミ発性も防止でき、ゴミ低減効果
がさらに高められる。
【００３７】なお、本発明の効果は、境界部での段差が
５０ｎｍ以上となった時著しい。
５０ｎｍ以上となった時著しい。
【図１】本発明の第一の実施例を説明するための、工程
順に示したチップの断面図である。
順に示したチップの断面図である。
【図２】本発明の第二の実施例を説明するための、工程
順に示したチップの断面図である。
順に示したチップの断面図である。
【図３】ダミーパターンの有効性を説明するための一部
工程における半導体素子の断面図である。
工程における半導体素子の断面図である。
【図４】図３と同様ダミーパターンの有効性を説明する
ための一部工程における半導体素子の断面図である。
ための一部工程における半導体素子の断面図である。
【図５】従来の半導体装置の製造方法を説明するため
の、工程順に示した半導体素子の断面図である。
の、工程順に示した半導体素子の断面図である。
１，５１ Ｐ型半導体基板 ２，５２，３０ フィールド酸化膜 ３，５６ 第１のゲート酸化膜 ４，５３ メモリセルアレイ ５ａ，５４，５４ｃ 第１の多結晶シリコン層 ６，５５ 周辺回路領域 ７，５７ 第２のゲート絶縁膜 ８，５８，５８ａ，５８ｂ，５８ｃ 第２の多結晶シ
リコン層 １１，５９，１５，６３ ホトレジスト １２，６０ ｎ型領域 １３，６１ 酸化膜 １４，１４ａ，６２ 側壁絶縁膜 １７，６４ ソース・ドレイン領域 １８，６５ 層間絶縁膜 ６６ 金属電極 ２０，３１ ＯＮＯ膜 ２１ 第３のゲート酸化膜 ３２ 多結晶シリコン層 ３３ 多結晶シリコン残り １６，２２，３４ ダミーパターン
リコン層 １１，５９，１５，６３ ホトレジスト １２，６０ ｎ型領域 １３，６１ 酸化膜 １４，１４ａ，６２ 側壁絶縁膜 １７，６４ ソース・ドレイン領域 １８，６５ 層間絶縁膜 ６６ 金属電極 ２０，３１ ＯＮＯ膜 ２１ 第３のゲート酸化膜 ３２ 多結晶シリコン層 ３３ 多結晶シリコン残り １６，２２，３４ ダミーパターン
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/115 H01L 21/8247 H01L 29/788 H01L 29/792
Claims (3)
- 【請求項１】 半導体基板にメモリセルアレイ領域と周
辺回路領域の各素子領域を区画するフィールド絶縁膜を
形成する工程と、前記素子領域に第１のゲート絶縁膜を
形成する工程と、前記メモリセルアレイ領域の所定の位
置の前記第１のゲート絶縁膜上に第１の多結晶シリコン
層を形成する工程と、前記周辺回路領域の前記第１のゲ
ート絶縁膜を除去する工程と、前記第１の多結晶シリコ
ン層上及び前記第１のゲート絶縁膜を除去した前記周辺
回路領域の半導体基板上に第２のゲート絶縁膜を形成す
る工程と、前記半導体基板全面に第２の導電層を形成す
る工程と、前記周辺回路領域の所定の位置に前記第２の
導電層からなる一層のゲート電極を形成する工程と、前
記半導体基板全面に絶縁膜を堆積せしめ、前記半導体基
板にほぼ垂直にエッチングガスを入射せしめて前記絶縁
膜のドライエッチングを行って前記一層のゲート電極並
びに前記メモリセルアルイ領域を覆っている第２の導電
層端部の側面及びその近傍のみを覆うが如く側壁絶縁膜
を形成する工程と、メモリセルアレイ領域の所定の位置
に前記第２の導電層及び前記第１の多結晶シリコン層か
らなる二層構造のゲート電極を形成するとともに、前記
メモリセルアレイ領域と前記周辺回路領域の境界部に前
記メモリセルアレイ領域を覆っている第２の導電層端部
を一端とし、前記第２の導電層からなるライン状のダミ
ーパターンを形成する工程とを含むことを特徴とする半
導体装置の製造方法。 - 【請求項２】 前記第２のゲート絶縁膜は酸化膜、窒化
膜、酸化膜の三層の積層膜から成り、かつ前記周辺回路
領域上の前記積層膜を除去する工程と、前記積層膜を除
去した周辺回路領域の半導体基板上に第３のゲート絶縁
膜を形成する工程とを含み、前記第二の導電層からなる
ライン状のダミーパターンは前記メモリセルアレイ領域
周囲の前記積層膜端部を覆うように形成することを特徴
とする請求項１記載の半導体装置の製造方法。 - 【請求項３】 前記第２の導電層は多結晶シリコン層ま
たは多結晶シリコン層と高融点金属シリサイド層の積層
構造であることを特徴とする請求項１及び請求項２記載
の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4299440A JP2819972B2 (ja) | 1992-11-10 | 1992-11-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4299440A JP2819972B2 (ja) | 1992-11-10 | 1992-11-10 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06151783A JPH06151783A (ja) | 1994-05-31 |
| JP2819972B2 true JP2819972B2 (ja) | 1998-11-05 |
Family
ID=17872607
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4299440A Expired - Fee Related JP2819972B2 (ja) | 1992-11-10 | 1992-11-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2819972B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0138312B1 (ko) * | 1994-05-13 | 1998-04-28 | 김광호 | 비휘발성 반도체 메모리장치의 제조방법 |
| JP4900021B2 (ja) * | 1998-10-14 | 2012-03-21 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| JP4738375B2 (ja) * | 1998-10-14 | 2011-08-03 | 富士通セミコンダクター株式会社 | 半導体装置 |
| EP1005079B1 (en) | 1998-11-26 | 2012-12-26 | STMicroelectronics Srl | Process for integrating in a same chip a non-volatile memory and a high-performance logic circuitry |
| JP3425882B2 (ja) * | 1999-03-04 | 2003-07-14 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置の製造方法 |
| DE69942418D1 (de) | 1999-11-19 | 2010-07-08 | St Microelectronics Srl | Herstellungsverfahren für elektronische Bauelemente mit Hochspannungs-MOS- und EEPROM-Transistoren |
| DE10201303A1 (de) * | 2002-01-15 | 2003-07-31 | Infineon Technologies Ag | Nichtflüchtige Zweitransistor-Halbleiterspeicherzelle sowie zugehöriges Herstellungsverfahren |
| JP5779068B2 (ja) | 2011-10-03 | 2015-09-16 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| KR102275502B1 (ko) | 2015-01-05 | 2021-07-09 | 삼성전자주식회사 | 가변 저항 메모리 소자 및 이의 제조 방법 |
-
1992
- 1992-11-10 JP JP4299440A patent/JP2819972B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06151783A (ja) | 1994-05-31 |
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Legal Events
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