KR100381850B1 - 트렌치 소자 분리형 반도체 장치 및 그 형성방법 - Google Patents

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Abstract

본 발명의 트렌치 소자 분리형 반도체 장치에 관한 것으로, 저면에 단차 100Å 이상의 굴곡이 형성되는 트렌치가 구비됨을 특징으로 하며, 통상, 게이트 절연막이 100Å 이하의 얇은 영역과 200Å 이상의 두꺼운 영역을 가진다. 굴곡은 중간 영역에 형성됨이 바람직하며, 굴곡은 트렌치 주변부 저면을 기준으로 중간 영역이 오목하게 형성되거나 볼록하게 형성될 수 있다. 특히, 자기 정렬형 플래시 메모리에서 활성 영역과 활성 영역 사이의 트렌치의 폭이 3um 이하인 경우에 효과적으로 적용된다.

Description

트렌치 소자 분리형 반도체 장치 및 그 형성방법 {SHALLOW TRENCH ISOLATION TYPE SEMICONDUCTOR DEVICE AND METHOD OF FORMING IT}
본 발명은 영역별로 트렌치 소자 분리형 반도체 장치 및 그 형성방법에 관한 것으로, 보다 상세하게는 트렌치 소자 분리형 반도체 장치 가운데 영역에 따라 게이트 절연막의 두께가 다른 반도체 장치 및 그 형성방법에 관한 것이다.
고집적 반도체 장치에서 소자 분리를 위해 버즈 빅 현상이 없는 STI 방법을 많이 사용하게 된다. 이 경우, 엄격한 소자 분리를 위해서는 트렌치의 깊이와 폭이 증가되어야 한다. 고집적화가 심화될수록 트렌치의 폭은 줄어들고, 절연을 위한 트렌치의 깊이는 증가해야 한다. 그러나 폭 감소에 상응하여 트렌치를 깊게 형성할 수 없는 경우도 있다.
한편, 반도체 장치 가운데 단일 전압 작동이 가능한 것이 편리하지만 반도체 장치의 기능을 실현하기 위해 부분적으로 고전압이 인가되는 경우가 있다. 고전압이 인가되는 부분의 트랜지스터 등 소자는 전압에 견딜 수 있는 구조를 가져야 하므로 게이트 절연막이 타 영역에 비해 두껍게 형성된다.
도1은 셀 및 주변 저전압 영역과 주변 영역을 대비하여 게이트 절연막의 두께가 다르게 형성된 예를 나타내는 도면이다. 도1은 또한 게이트 절연막의 두께가 다른 플래시 메모리 장치의 각 영역에서 자기 정렬형 트렌치가 형성된 상태를 나타내는 도면이다. 도1에 따르면, 게이트 절연막이 두껍게 형성된 주변 영역에서는 소자 분리를 위한, 기판에서의 트렌치의 깊이가 얕아진다. 따라서 소자 분리를 위한 절연이 불충분해질 가능성이 높아진다.
도1의 상태에 대해 좀 더 살펴보면, 기판(10)에 영역에 따라 다른 두께를 가진 게이트 절연막(11,13)을 형성한다. 게이트 절연막(11,13)은 셀 및 주변 저전압 영역에서 70 내지 80Å, 주변 영역에서 250 내지 350Å의 두께로 통상 형성된다. 그리고, 자기 정렬형 플로팅 게이트의 일부를 형성할 폴리실리콘층(15)을 게이트 절연막(11,13) 위에 적층한다. 이후, STI 방법에 따라 소자 분리를 실시한다. 즉, 실리콘 질화막으로 된 식각 방지막을 형성하고, 바람직하게는, 식각 방지막에 대한 패터닝을 위해 고온 산화막(HTO: High Temperature Oxide)를 형성하고, 반사 방지막(ARC:Anti Reflection Coating)을 더 형성한다.
포토레지스트 적층과 소자 분리 마스크 패턴에 의한 노광, 현상을 통해 소자 분리용 트렌치 패턴을 형성하고, 식각으로 상부 막질을 차례로 제거한다. 패터닝된 상부 막질은 하부 막질에 대한 식각 마스크로 역할을 할 수 있다. 대개 실리콘 질화막의 식각 방지막을 패터닝하고, 포토레지스트 패턴은 애싱, 스트립핑을 통해 제거된다. 그리고, 폴리실리콘층, 게이트 절연막, 기판 실리콘층을 식각하여 트렌치가 형성된다. 트렌치를 형성하는 식각 과정에서 게이트 절연막과 기판을 별도 식각하면 장비를 이동하는 번거로움이 있으므로 하나의 장비에서 인시튜로 진행하게 된다. 그런데 영역별로 게이트 절연막 두께에 차이가 있으므로 게이트 절연막이 두꺼운 곳에서는 게이트 절연막 식각에 많은 시간을 소모하게 된다. 에천트의 선택에 따라 차이는 있으나 통상의 트렌치 형성을 위한 실리콘 산화막 및 실리콘 에천트를 기준으로 기판 트렌치에서는 통상 산화막 두께차에 해당하는 180Å 내지 그 수 배인 500Å의 깊이 차이(A)가 발생한다.
트렌치에는 바람직하게는 측벽 산화막과 실리콘 질화막 라이너가 얇게 적층된 다음, CVD 산화막이 채워진다. 이후, 트렌치를 제외한 영역에 적층된 CVD 산화막을 제거하는 CMP 공정, 실리콘 질화막질 식각 방지막의 습식 식각, 세정 등을 통해 도1과 같은 트렌치 소자 분리막(17)이 완성된다. 따라서 소자 분리막(17)의 두께도 트렌치의 깊이만큼 차이가 발생한다. 많은 전압이 인가되는 주변부 트랜지스터 영역에서 소자 분리막(17)의 두께가 얇아지면 소자간 절연이 불완전해질 수 있어 문제가 된다.
따라서, 본 발명은 상기 문제를 방지하기 위한 트렌치 소자 분리형 반도체 장치 및 그 형성방법을 제공하는 것을 목적으로 한다.
즉, 본 발명은 트렌치 소자 분리막의 기판 실리콘층 내 두께가 충분하지 못한 것을 보완할 수 있는 트렌치 소자 분리형 반도체 장치 및 그 형성방법을 제공하는 것을 목적으로 한다.
또한, 본 발명의 목적은 게이트 절연막이 두꺼워 영역에 따라 트렌치 소자 분리막의 기판 실리콘층 내 두께가 충분하지 못한 데서 오는 소자 분리의 불완전성을 보완할 수 있는 트렌치 소자 분리형 반도체 장치 및 그 형성방법을 제공하는 것이다.
그리고, 본 발명의 목적은 정렬상의 문제없이 두께가 충분하지 못한 소자 분리막을 보완할 수 있는 트렌치 소자 분리형 반도체 장치 및 그 형성방법을 제공하는 것을 목적으로 한다.
도1은 셀 및 주변 저전압 영역과 주변 고전압 영역을 대비하여 게이트 절연막과 트렌치 소자 분리막의 두께가 다르게 형성된 예를 나타내는 단면도,
도2 내지 도7은 낸드 플래시 메모리를 형성함에 있어서 셀 및 주변 저전압부와 주변 고전압부의 자기 정렬형 트렌치 소자 분리를 실시하는 각 단계를 나타내는 공정 단면도,
도8은 저면에 굴곡이 없는 깊은 트렌치와 본 발명의 굴곡있는 트렌치에서 누전경로의 거리상 차이가 없음을 나타내는 비교설명도이다.
※도면의 주요 부분에 대한 부호의 설명
10: 기판 11,101: 얇은 게이트 절연막
13,103',103: 두꺼운 게이트 절연막 15,105: 폴리실리콘층
17: 소자 분리막 21,137: 포토레지스트 패턴
131: 식각 방지막 133: 고온 산화막
135: 반사 방지막 141,143: 트렌치
상기 목적을 달성하기 위한 본 발명의 반도체 장치는, 트렌치 소자 분리형 반도체 장치에서 트렌치 저면에 단차를 가지는 굴곡이 형성됨을 특징으로 한다.
본 발명에서 대개 상기 반도체 장치의 적어도 일부 영역에서는 200Å 이상의 게이트 절연막을 가지며, 통상, 게이트 절연막이 100Å 이하의 얇은 영역과 200 Å 이상의 두꺼운 영역을 가진다. 게이트 절연막의 단차가 100Å 존재할 때 실리콘 산화막과 실리콘층의 식각 선택비가 없는 식각에서 100Å의 단차는 그대로 존재할 것이며, 통상 수 배, 가령 500Å까지의 단차 확대가 이루어진다.
본 발명에서 상기 굴곡은 중간 영역에 형성됨이 바람직하지만, 활성 영역에 치우치게 형성될 수도 있다. 중간 영역이라 함은 활성 영역과 활성 영역 사이의 중간 영역을 의미한다. 또한, 굴곡은 트렌치 주변부 저면을 기준으로 중간 영역이 오목하게 형성되거나 볼록하게 형성될 수 있고, 복수 개의 굴곡을 가질 수 있다.
본 발명의 전형적인 예는 주변 영역에 300Å 이상의 두꺼운 게이트 산화막을 가지고, 셀 및 주변 저전압 영역에는 80Å 이하의 얇은 게이트 산화막을 가지는 플래시 메모리에서 볼 수 있다. 특히, 게이트 절연막 위에 플로팅 게이트의 일부를 이루는 폴리실리콘층이 먼저 형성되고, 트렌치 식각 마스크가 형성되는 자기 정렬형 플래시 메모리에서 볼 수 있다. 그리고, 본 발명은 두꺼운 게이트 산화막을 가지는 영역에서 활성 영역과 활성 영역 사이의 트렌치의 폭은 3μm 이하인 경우에 의미있게 적용된다.
상기 목적을 달성하기 위한 본 발명의 방법은, 기판의 굴곡 트렌치가 형성될 영역 내의 일부인 굴곡부를 인근과 다른 두께의 게이트 산화막을 가지도록 형성하는 단계, 상기 굴곡부를 포함하는 트렌치 영역에서 상기 게이트 산화막을 노출시키는 식각 마스크 패턴을 형성하는 단계, 상기 식각 마스크 패턴이 형성된 기판의 상기 게이트 산화막과 기판 실리콘층을 연속으로 이방성 식각하여 트렌치를 형성하는 단계를 구비하여 이루어진다.
게이트 산화막과 기판 실리콘층을 연속으로 식각하여 트렌치를 형성하는 단계는 얇은 혹은 두꺼운 게이트 산화막 영역을 기준으로 기판 실리콘층을 드러나게 하는 게이트 산화막 식각 단계와 이후의 기판 실리콘층 식각 단계로 나눌 수 있으며, 이들 가운데 적어도 한 단계에서는 식각 선택성이 낮은 에천트로 식각을 하게 된다. 따라서 두꺼운 게이트 산화막 영역에서 게이트 산화막이 모두 제거되기 위해서 얇은 게이트 산화막 영역에서는 기판 실리콘층이 에천트에 따라 소정 두께 식각된다. 또는, 2 단계 모두가 동일한 에천트로 진행될 수 있다.
이하 도면을 참조하면서, 본 발명의 실시예를 통해 본 발명을 상세히 설명하기로 한다.
도2 내지 도7은 낸드 플래시 메모리를 형성함에 있어서 셀 및 주변 저전압부와 주변 고전압부의 자기 정렬형 트렌치 소자 분리를 실시하는 각 단계를 나타낸다.
도2를 참조하면, 기판(10)에 먼저 300Å 두께의 두꺼운 게이트 산화막(103')을 형성한다. 그리고, 영역별로 다른 두께의 게이트 절연막을 형성하기 위해 우선 셀 및 주변 저전압 영역 등 얇은 게이트 산화막이 형성될 영역을 노출시키는 포토레지스트 패턴(21)을 형성한다. 이때, 포토레지스트 패턴(21)에서, 소자 분리를 위한 트렌치가 형성될 영역 가운데 셀 및 주변 저전압 영역에서는 트렌치 폭(B)의 중간 영역(C)에 포토레지스트가 남도록 한다. 그리고, 고전압이 걸리는 주변 고전압부에서는 트렌치 폭(D)의 중간 영역(E)에서 포토레지스트가 제거된다.
중간 영역은 정렬의 편의를 위해 후속적으로 형성될 트렌치 폭의 절반 이하로 형성하는 것이 바람직하며, 트렌치 폭이 1.6μm라면 0.3 내지 0.8μm가 패터닝을 위해 적절한 수치가 된다. 굴곡을 중간 영역에 형성하는 것은 정렬의 마아진을 높이기 위해 바람직한 것이다. 가령, 고전압이 걸리는 트랜지스터에서 오목한 굴곡을 활성영역과 경계를 이루는 부분에 위치시킬 경우 정렬이 잘못되면 높은 전압을 견뎌야 하는 활성영역에 게이트 절연막이 얇게 형성되어 절연파괴로 인한 불량을 초래할 수 있다.
도3을 참조하면, 도2의 포토레지스트 패턴(21)을 식각 마스크로 두꺼운 게이트 산화막(103')을 식각한다. 따라서, 셀 및 주변 저전압 영역에는 트렌치 중간 영역만 게이트 절연막이 남고, 역으로, 고전압이 걸리는 주변 고전압 영역에는 트렌치 중간 영역만 게이트 절연막이 제거된다. 이어서 포토레지스트 패턴(21)은 애싱 및 스트립핑을 통해 제거된다. 통상적으로, 세정이 이루어지고, 기판 실리콘층이 드러난 영역에서는 80Å 정도의 열산화막으로 얇은 게이트 절연막(101)이 형성된다. 두꺼운 게이트 절연막이 남아있는 영역에서는 일부 기판이 추가로 산화되어 두꺼운 게이트 절연막(103)의 두께가 350Å정도가 된다.
도4를 참조하면, 자기 정렬형 공정에 따라 폴리실리콘층(105)이 얇은 게이트 절연막(101)과 두꺼운 게이트 절연막(103)이 형성된 기판(10) 전면에 적층된다. 폴리실리콘층(105)은 300 내지 1000Å두께로, 바람직하게는 500Å두께로 적층되며, 게이트 절연막의 두껍고 얇은 영역을 따라 콘포말하게 적층된다.
도5를 참조하면, 폴리실리콘층(105) 위로 식각 방지막(1031), 고온 산화막 (133)및 반사 방지막(ARC:AntiReflection Film:135)을 형성하고, 통상의 노광 공정을 통해 트렌치 영역을 노출시키는 포토레지스트 패턴(137)을 형성한다. 그리고, 이 포토레지스트 패턴(137)을 식각 마스크로 반사 방지막(135), 고온 산화막(133) 및 식각 방지막(131)을 차례로 식각하여 이들 막의 패턴을 형성한다.
통상 식각 방지막(131)은 실리콘 질화막(Si3N4)을 1500Å 두께로 적층하고, 고온 산화막(133)은 실리콘 질화막의 식각 마스크 역할로 500Å두께로 형성할 수 있다. 또한, ARC 반사 방지막(135)은 실리콘 산화질화막(SiON) 등을 수백 Å두께로 적층하여 사용한다.
도6을 참조하면, 포토레지스트 패턴을 애싱 및 스트립핑을 통해 제거한다. 그리고, 이미 형성된 식각 방지막(131) 패턴과 고온 산화막(133) 패턴, 반사 방지막(135) 패턴을 식각 마스크로 폴리실리콘층(105)을 식각한다. 그 결과, 트렌치 영역에서는 굴곡을 가진 게이트 절연막(101,103)이 드러난다. 즉, 주변 고전압부 트렌치 영역에서는 중간 영역에 얇은 게이트 절연막을 가지고 경계부에 두꺼운 게이트 절연막을 가지는 오목한 굴곡을 가지는 게이트 절연막이 나타난다. 그리고, 셀 및 주변 저전압 영역의 트렌치 영역에서는 중간 영역이 볼록한 굴곡을 가지는 게이트 절연막이 나타난다.
바람직하게는 도6의 단계에서 주변 고전압부에 대한 소자분리 이온주입을 실시한다. 소자 분리 이온주입은 트렌치 하단부에 PN 접합에 의해 전기 누출을 방지하기 위해 보충적으로 기판 불순물형과 반대되는 불순물형 이온주입을 실시하는 것이다. 소자 분리 이온주입은 기판 전면에 걸쳐 하지 않고 주변 고전압부의 트렌치 영역 혹은 트렌치 중간 영역에서만 하게 된다. 본 예와 같은 경우, 기존의 공정에 사용되는 주변 고전압부 소자 분리 이온주입 마스크에 갈음하여 도6의 단계에서 포토레지스트로 이온주입 마스크를 형성하여 주변 고전압부 트렌치 영역을 개방하고 소자 분리 이온주입을 실시하면 된다.
도7을 참조하면, 게이트 절연막(101,103)과 실리콘 기판(10)에 대한 식각이 연속적으로 이루어진다. 두꺼운 게이트 절연막(103)을 기준으로 먼저 게이트 절연막 식각 단계가 이루어진다. 그리고, 기판(10) 실리콘층에 대한 식각 단계가 이어진다. 이들 단계에서 에천트 및 식각 조건은 달라질 수 있다. 이때, 얇은 게이트 절연막(101) 부분은 게이트 절연막 식각 단계에서 이미 산화막이 모두 제거되고, 하부의 기판 실리콘층도 500Å 정도 식각된다. 그리고, 기판 실리콘층 식각 단계에서 2000 내지 2500Å정도의 식각이 이루어진다. 게이트 절연막이 얇은 곳은 두꺼운 곳과 비교할 때 기판 실리콘층 내의 트렌치(141,143) 깊이도 산화막 식각 단계에서 벌어진 차이를 유지하여 2500 내지 3000Å이 된다. 한편, 주변부는 트렌치(143)의 폭이 넓은 관계로 로딩 효과(Loading effect)에 의해 트렌치 깊이의 차는 심화될 수 있다.
그러나, 고전압이 걸리는 주변 영역에서도 트렌치 폭의 중간 부분은 셀 및주변 저전압 영역에서와 같은 기판 실리콘층 내의 깊이를 가지도록 트렌치가 형성된다. 결과적으로 전하 캐리어가 소자 사이의 누전을 일으키기 위해 거쳐야하는 경로는 저면에 굴곡을 가지지 않는 깊은 트렌치의 경우와 동일하게 됨을 도8을 통해 알 수 있다. 한편, 셀 및 주변 저전압 영역의 트렌치도 저면이 볼록한 형태의 굴곡을 가지게 된다. 따라서, 굴곡을 가지지 않는 깊은 트렌치에 비해 캐리어가 거쳐야하는 경로가 굴곡 단차의 2배만큼 길어지는 효과를 가져온다. 즉, 트렌치 소자 분리의 효과가 증대된다. 플래시 메모리 장치에서 셀 및 주변 저전압 영역은 상대적으로 주변 고전압부에 비해 충분한 트렌치 깊이를 가지므로 본 발명의 예에서와 같이 중간 영역이 볼록한 굴곡면을 적용할 필요는 없으나, 소자 분리가 강화된다는 면에서 바람직하다.
이후의 트랜치 소자 분리 공정은 통상의 자기 정렬형 트렌치 소자 분리와 동일하게 이루어진다. 즉, 측벽의 열산화와 질화막 라이너의 형성이 이루어지고, CVD 산화막으로 트렌치를 채우고, CMP로 여분의 CVD 산화막을 제거한다. 이때 고온 산화막도 제거되는 것이 일반적이고, 또한, 식각 마스크로 사용된 식각 방지막 패턴도 습식 식각을 통해 제거된다.
본 발명에 따르면, 트렌치 소자 분리에 있어서 충분한 깊이로 트렌치가 형성되지 못할 때 그 중간영역에 일부 트렌치 깊이를 더할 수 있으므로 소자 분리에 만전을 기할 수 있다.

Claims (15)

  1. 기판 상에 형성된 게이트 절연막의 두께가 상대적으로 얇은 저전압부 및 게이트 절연막의 두께가 상대적으로 두꺼운 고전압부; 및
    상기 저전압부 및 고전압부의 기판에 활성영역을 정의하는 트렌치를 포함하되, 상기 고전압부에는 저면을 이루는 실리콘 기판이 오목한 단차를 가지는 굴곡 트렌치를 적어도 하나 구비하는 트렌치 소자 분리형 반도체 장치.
  2. 제 1 항에 있어서,
    상기 저전압부 및 상기 고전압부에서의 게이트 절연막은 최대 100Å 이상의 두께 차를 가지는 것을 특징으로 하는 트렌치 소자 분리형 반도체 장치.
  3. 제 2 항에 있어서,
    상기 굴곡 트렌치는 상기 고전압부의 게이트 절연막이 200Å 이상인 영역에 한정되어 형성되는 것을 특징으로 하는 트렌치 소자 분리형 반도체 장치.
  4. 제 1 항에 있어서,
    상기 트렌치 저면은 상기 굴곡 트렌치의 중간 영역에서 실리콘 기판이 오목하게 형성됨을 특징으로 하는 트렌치 소자 분리형 반도체 장치.
  5. 제 1 항에 있어서,
    상기 트렌치 저면은 상기 굴곡 트렌치가 활성 영역과 인접한 부분에 실리콘 기판에 오목하게 형성되는 것을 특징으로 하는 트렌치 소자 분리형 반도체 장치.
  6. 제 1 항에 있어서,
    상기 단차를 가지는 굴곡 트렌치의 단차는 100 내지 500Å이 되도록 형성됨을 특징으로 하는 트렌치 소자 분리형 반도체 장치.
  7. 기판 상에 형성된 게이트 절연막의 두께가 상대적으로 얇은 저전압부 및 게이트 절연막의 두께가 상대적으로 두꺼운 고전압부;
    상기 게이트 절연막 상에 형성된 플로팅 게이트들; 및
    상기 플로팅 게이트들 사이의 기판에 활성영역을 정의하는 트렌치를 포함하되, 상기 고전압부의 트렌치 저면에는 오목한 단차가 100 내지 500Å이 되는 굴곡 트렌치를 적어도 하나 구비하는 것을 특징으로 하는 트렌치 소자 분리형 플래시 메모리 장치.
  8. 제 7 항에 있어서,
    상기 굴곡 트렌치는 주변(peripheral region) 고전압부에 한정되어 설치되는 것을 특징으로하는 트렌치 소자 분리형 플래시 메모리 장치.
  9. 제 7 항에 있어서,
    상기 굴곡 트렌치는 게이트 절연막 위에 플로팅 게이트의 일부를 이루는 폴리실리콘층이 먼저 형성된 상태에서 패터닝을 통해 형성되는 자기 정렬 방식으로 이루어지는 것임을 특징으로 하는 트렌치 소자 분리형 플래시 메모리 장치.
  10. 제 8 항에 있어서,
    상기 주변 고전압부에서 활성 영역과 활성 영역 사이의 상기 굴곡 트렌치의 폭은 3μm 이하로 형성된 것임을 특징으로 하는 트렌치 소자 분리형 플래시 메모리 장치.
  11. 제 10 항에 있어서,
    상기 굴곡은 상기 굴곡 트렌치의 중간 영역에 실리콘 기판면이 오목하게 낮아지도록 형성됨을 특징으로 하는 트렌치 소자 분리형 플래시 메모리 장치.
  12. 저전압부 및 고전압부가 정의된 기판을 준비하는 단계;
    상기 기판 상에 상기 저전압부에는 두께가 상대적으로 얇은 게이트 산화막을 형성하되 상기 고전압부에는 두께가 상대적으로 두꺼운 오목부를 갖는 게이트 산화막을 형성하는 단계;
    상기 저전압부의 게이트 산화막 및 상기 고전압부의 게이트 산화막 상에 소자 분리 영역을 정의하되 적어도 상기 고전압부의 오목부를 노출시키는 마스크 패턴을 형성하는 단계; 및
    상기 마스크 패턴을 식각마스크로 이용하여 상기 게이트 산화막 및 상기 기판을 연속적으로 식각하여 트렌치를 형성하는 단계를 포함하되, 상기 고전압부의 트렌치의 저면을 이루는 실리콘 기판이 오목한 단차를 가지는 것을 특징으로 하는 트렌치 소자 분리형 반도체 장치 형성방법.
  13. 제 12 항에 있어서,
    상기 게이트 절연막 및 상기 기판을 연속 식각하는 단계는 하나의 에천트로 식각이 이루어짐을 특징으로 하는 트렌치 소자 분리형 반도체 장치 형성방법.
  14. 제 12 항에 있어서,
    상기 게이트 산화막을 형성하는 단계와 상기 마스크 패턴을 형성하는 단계 사이에 기판 전면에 폴리실리콘층을 적층하는 단계를 더 포함하되, 상기 폴리실리콘층은 상기 마스크 패턴을 형성할 때에 패터닝되는 것을 것을 특징으로 하는 자기정렬 트렌치 소자 분리형 반도체 장치 형성방법.
  15. 제 12 항에 있어서,
    상기 반도체 장치는 플래시 메모리인 것을 특징으로 하는 트렌치 소자 분리형 반도체 장치 형성방법.
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