CN101964356A - 半导体器件及其制造方法 - Google Patents
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Abstract
本发明提供了一种半导体器件及其制造方法。本发明所提供的半导体器件包括有源区以及浅沟槽隔离区，其中所述有源区包括源极区域、漏极区域以及栅极区域，并且所述栅极区域上方布置有多晶硅栅极，其中在沿着所述半导体器件的多晶硅栅极的宽度方向上，浅沟槽隔离区的侧壁的轮廓是不平坦的。由于漏电流是沿着浅沟槽隔离区侧壁的沟道产生的，所以本发明能够通过使浅沟槽隔离区侧壁的漏电路径加长，从而减小漏电流。
Description
技术领域
本发明涉及集成电路制造领域，更具体地说，本发明涉及一种半导体器件制造方法以及根据该制造方法制作的半导体器件。
背景技术
总剂量辐射效应(TID)一般是指在辐射环境中的一种效应，其中主要是高能粒子(包括如γ，x射线等)的辐射，总剂量效应主要表现为累积效应的结果。例如，在太空应用中，半导体器件在太空中可能要工作数10年，该半导体器件会长期地受到太空中高能粒子的辐照(比如γ，x射线等)这种长期累积的作用就形成了一种总剂量辐射效应。此外，在集成电路的半导体器件制造过程中，某些工艺过程中(例如在进行离子注入的时候)也会引入轻微的总剂量辐射效应。
上述辐射会在器件的所有氧化物中产生俘获电荷，在栅极氧化层中的电荷就会导致阈值电压偏移。由于在深亚微米中，栅极氧化层的厚度很薄，这导致在栅极氧化层中辐射产生的电荷很少，从而无需考虑其辐射效应。但是，对于浅沟槽隔离，由于浅沟槽隔离的氧化层非常厚，在浅沟槽隔离氧化物与器件有源区的界面附近将产生大量的俘获电荷，对于NM0S，这些俘获电荷为正电荷(即带正电)，所以将导致浅沟槽隔离区的侧壁的沟道反型形成大的漏电路径(漏电流的流通路径)。
也就是说，沿着器件栅极宽度方向，器件两侧与浅沟槽隔离区相邻的区域很容易被浅沟槽隔离区中俘获的正电荷所反型，从而形成一个寄生晶体管。换言之，漏电流是从浅沟槽隔离区侧壁的寄生晶体管(两侧各有一个寄生晶体管)流走的。而且，这个漏电流是横向地沿着浅沟槽隔离区侧壁流动的。
美国专利公开US2005/0275069A1公开了一种制造半导体器件的方法，其中仅公开了通过提高浅沟槽隔离区侧壁的掺杂来提高寄生晶体管的阈值电压，从而减小漏电流。
希望提出一种更有效地消除寄生晶体管的影响的半导体器件制造方法以及半导体器件结构。
发明内容
因此，本发明的一个目的就是提供一种更有效地消除寄生晶体管的影响的半导体器件制造方法以及半导体器件结构。
根据本发明的第一方面，本发明所提供的半导体器件包括有源区以及浅沟槽隔离区，其中所述有源区包括源极区域、漏极区域以及栅极区域，并且所述栅极区域上方布置有多晶硅栅极，其中在沿着所述半导体器件的多晶硅栅极的宽度方向上，浅沟槽隔离区的侧壁的轮廓是不平坦的(即，浅沟槽隔离区的侧壁的轮廓不是一个平坦的平面)。
由于漏电流是沿着浅沟槽隔离区侧壁的沟道产生的，所以本发明能够通过使浅沟槽隔离区侧壁的漏电路径加长，从而减小漏电流。也就是说，现有技术中描述的寄生晶体管本质上与普通晶体管一样，只不过可认为是以浅沟槽隔离区作为有效的栅极氧化层，所以，如果增长沟道长度，则可以减小电流。这样，使得半导体器件可长期工作在存在总剂量辐射效应的环境中。
在上述半导体器件中，所述半导体器件是NMOS晶体管或者CMOS晶体管。
在上述半导体器件中，所述多晶硅栅极两侧的两个浅沟槽隔离区侧壁的轮廓是对称的。
根据本发明的第二方面，提供了一种集成电路，该集成电路包括根据本发明第一方面的半导体器件。
根据本发明的第三方面，提供了一种半导体器件制造方法，所述半导体器件包括有源区以及浅沟槽隔离区，所述有源区包括源极区域、漏极区域以及栅极区域，并且所述栅极区域上方布置有多晶硅栅极，其中所述半导体器件制造方法包括：在沿着所述半导体器件的多晶硅栅极的宽度方向上，将浅沟槽隔离区的侧壁的轮廓形成为不平坦的。
同样，根据本发明的半导体器件制造方法能够通过使浅沟槽隔离区侧壁的漏电路径加长，从而减小漏电流。
附图说明
结合附图，并通过参考下面的详细描述，将会更容易地对本发明有更完整的理解并且更容易地理解其伴随的优点和特征，其中：
图1示出了现有技术的NMOS晶体管的结构的示意图。
图2示出了根据本发明第一实施例的NMOS晶体管的结构的示意图。
图3示出了根据本发明第二实施例的NMOS晶体管的结构的示意图。
图4示出了根据本发明第三实施例的NMOS晶体管的结构的示意图。
图5示出了根据本发明第四实施例的NMOS晶体管的结构的示意图。
需要说明的是，附图用于说明本发明，而非限制本发明。
具体实施方式
为了使本发明的内容更加清楚和易懂，下面结合具体实施例和附图对本发明的内容进行详细描述。
图1示出了现有技术的NMOS晶体管的结构的示意图。如图1所述，半导体器件包括有源区以及浅沟槽隔离区，其中所述有源区包括n型掺杂的源极区域S、n型掺杂的漏极区域D以及p型掺杂的栅极区域，并且所述栅极区域上方布置有多晶硅栅极G。图中的虚线示出了俯视的浅沟槽隔离区的侧壁轮廓。在现有技术中，浅沟槽隔离区的侧壁轮廓为平坦的平面。
在本发明中，在沿着所述半导体器件的多晶硅栅极的宽度方向上，浅沟槽隔离区的侧壁的轮廓是不平坦的。由此，能够通过使浅沟槽隔离区侧壁的漏电路径加长，从而减小漏电流。下面将参考图2至图5来详细描述本发明的优选实施例。
图2示出了根据本发明第一实施例的NMOS晶体管的结构的示意图。如图所示，图2所示的根据本发明第一实施例的NMOS晶体管的结构与现有技术的NMOS晶体管的结构的不同之处在于虚线所示的浅沟槽隔离区侧壁的轮廓。在本发明的第一实施例中，浅沟槽隔离区侧壁轮廓是凹凸不平的，其类似于竖直的方波形状。
图3示出了根据本发明第二实施例的NMOS晶体管的结构的示意图。同样，在根据本发明第二实施例的NMOS晶体管的结构中，浅沟槽隔离区侧壁的轮廓同样是非平坦的，其也类似于竖直的方波形状。只不过比图2所示的“方波”更致密，从而能够更进一步地延长浅沟槽隔离区侧壁的漏电路径，进而进一步减小漏电流。
上述第一实施例和第二实施例示出的浅沟槽隔离区的侧壁的轮廓是对称的，但是本发明并不限于这种对称结构，而是可以是不对称的。图4示出了根据本发明第三实施例的NMOS晶体管的结构的示意图。可以看出，左右两边的浅沟槽隔离区侧壁轮廓是不对称的。
并且，本领域普通技术人员可以理解的是，浅沟槽隔离区侧壁轮廓还可以得到进一步的改进。例如，图5示出了根据本发明第四实施例的NMOS晶体管的结构的示意图。其中示出了浅沟槽隔离区侧壁轮廓是不规则曲线的示例。实际上，只要能够延长浅沟槽隔离区侧壁的漏电路径，可以是任何合适的浅沟槽隔离区侧壁轮廓形状。
此外，本发明还涉及一种制造上述半导体器件结构的方法，可以利用本领域已知的各种方法来形成半导体器件的各个部分，例如漏极区域、源极区域、栅极区域、延长浅沟槽隔离区等。但是，根据本发明的半导体器件制造方法不同于现有技术之处在于，在沿着所述半导体器件的多晶硅栅极的宽度方向上，将浅沟槽隔离区的侧壁的轮廓形成为不平坦的。实际上，在根据本发明的半导体器件制造方法中，只需要修改与浅沟槽隔离区的侧壁的轮廓有关的某些步骤中光刻胶掩膜的形状，就可以实现本发明，而无需增加新的光刻胶掩膜或者增加新的工艺步骤。因此，根据本发明的半导体器件制造方法与现有的工艺兼容，且方便简单。
对于本领域普通技术人员来说明显的是，可在不脱离本发明的范围的情况下对本发明进行各种改变和变形。所描述的实施例仅用于说明本发明，而不是限制本发明；本发明并不限于所述实施例，而是仅由所附权利要求限定。
Claims (9)
1.一种半导体器件，包括有源区以及浅沟槽隔离区，其中所述有源区包括源极区域、漏极区域以及栅极区域，并且所述栅极区域上方布置有多晶硅栅极，其特征在于，在沿着所述半导体器件的多晶硅栅极的宽度方向上，浅沟槽隔离区的侧壁的轮廓是不平坦的。
2.根据权利要求1所述的半导体器件，其特征在于，其中所述半导体器件是NMOS晶体管。
3.根据权利要求1所述的半导体器件，其特征在于，其中所述半导体器件是CMOS晶体管。
4.根据权利要求1所述的半导体器件，其特征在于，其中所述多晶硅栅极两侧的两个浅沟槽隔离区侧壁的轮廓是对称的。
5.一种集成电路，其特征在于，包括如权利要求1至3之一所述的半导体器件。
6.一种半导体器件制造方法，所述半导体器件包括有源区以及浅沟槽隔离区，所述有源区包括源极区域、漏极区域以及栅极区域，并且所述栅极区域上方布置有多晶硅栅极，特征在于，半导体器件制造方法包括：在沿着所述半导体器件的多晶硅栅极的宽度方向上，将浅沟槽隔离区的侧壁的轮廓形成为不平坦的。
7.根据权利要求7所述的半导体器件制造方法，其特征在于，其中所述半导体器件是NMOS晶体管。
8.根据权利要求7所述的半导体器件制造方法，其特征在于，其中所述半导体器件是CMOS晶体管。
9.根据权利要求7所述的半导体器件制造方法，其特征在于，其中将所述多晶硅栅极两侧的两个浅沟槽隔离区侧壁的轮廓形成为对称的。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114068689A (zh) * | 2022-01-12 | 2022-02-18 | 深圳大学 | 基于栅极外悬量调制晶体管的新型熵源结构及其制造方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6313008B1 (en) * | 2001-01-25 | 2001-11-06 | Chartered Semiconductor Manufacturing Inc. | Method to form a balloon shaped STI using a micro machining technique to remove heavily doped silicon |
| JP2002100675A (ja) * | 2000-08-29 | 2002-04-05 | Samsung Electronics Co Ltd | トレンチ素子分離型半導体装置及びその形成方法 |
| CN1440067A (zh) * | 2002-02-22 | 2003-09-03 | 旺宏电子股份有限公司 | 一种后浅槽隔离工艺方法 |
| US6905921B1 (en) * | 2001-09-19 | 2005-06-14 | Altera Corporation | Advanced MOSFET design |
| US20050139951A1 (en) * | 2003-12-29 | 2005-06-30 | Hynix Semiconductor Inc. | Semiconducotor device and method for isolating the same |
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Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002100675A (ja) * | 2000-08-29 | 2002-04-05 | Samsung Electronics Co Ltd | トレンチ素子分離型半導体装置及びその形成方法 |
| US6313008B1 (en) * | 2001-01-25 | 2001-11-06 | Chartered Semiconductor Manufacturing Inc. | Method to form a balloon shaped STI using a micro machining technique to remove heavily doped silicon |
| US6905921B1 (en) * | 2001-09-19 | 2005-06-14 | Altera Corporation | Advanced MOSFET design |
| CN1440067A (zh) * | 2002-02-22 | 2003-09-03 | 旺宏电子股份有限公司 | 一种后浅槽隔离工艺方法 |
| US20050139951A1 (en) * | 2003-12-29 | 2005-06-30 | Hynix Semiconductor Inc. | Semiconducotor device and method for isolating the same |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114068689A (zh) * | 2022-01-12 | 2022-02-18 | 深圳大学 | 基于栅极外悬量调制晶体管的新型熵源结构及其制造方法 |
| CN114068689B (zh) * | 2022-01-12 | 2022-04-01 | 深圳大学 | 基于栅极外悬量调制晶体管的新型熵源结构及其制造方法 |
| WO2023134046A1 (zh) * | 2022-01-12 | 2023-07-20 | 深圳大学 | 基于栅极外悬量调制晶体管的新型熵源结构及其制造方法 |
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