CN114068689B - 基于栅极外悬量调制晶体管的新型熵源结构及其制造方法 - Google Patents
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Abstract
本发明公开了基于栅极外悬量调制晶体管的新型熵源结构及其制造方法，新型熵源结构包括单晶硅衬底、设置于单晶硅衬底上侧的有源区及设置于有源区上侧的多晶硅，多晶硅覆盖有源区的部分形成沟道区，多晶硅由沟道区向外侧延伸的部分形成栅极外悬量；多晶硅两端的外悬量长度不相等,多晶硅外悬量较短的一端处的沟道区由于离子横向扩散而部分侵入形成漏电通道，且形成的漏电通道等效为并联在晶体管的源极和漏极之间的寄生电阻。上述新型熵源结构，多晶硅的外悬量的差异形成包含寄生电阻的熵源结构，寄生电阻的阻值呈随机分布，在电源电压及温度出现波动情况下熵源结构的电流具有较宽的分布及良好的分布均衡性，大幅提高了熵源结构的可靠性和随机性。
Description
技术领域
本发明涉及集成电路硬件安全技术领域，尤其涉及一种基于栅极外悬量调制晶体管的新型熵源结构及其制造方法。
背景技术
建设数字中国是推动经济社会发展、促进国家治理体系和治理能力现代化的必然要求，也是满足人民日益增长的美好生活需要的客观条件。因此，在全球信息化大潮兴起的时代，中国参与数字时代的建设已是势在必行。随着网络技术的发展，数字化建设已经逐步进入到国家、企业和公众的视野中。在当今的数字化建设中，政府、企业都将原有业务流程和关键信息内容以数据形式存在于“云网”，数据已经成为数字时代的新型生产要素。但是，大量的重要信息汇集于网络之后，如果数据安全防护不到位，就增大了数据泄露的风险。
从软件层面实现信息安全的方式，主要是网络防御安全，这种方法易于实现、维护和更新，并且更加灵活。但是软件实现方法很大程度依赖于终端硬件设备的操作系统，如果该硬件设备受到物理层面的暴力攻击或者芯片层面的硬件漏洞攻击，那么就会存在代码或者数据被窃取、检索甚至篡改的危险。而在硬件层面实现信息安全的方式，与传统的密码学相一致，可分为密钥的生成和密钥的存储。密钥的生成主要通过搭建硬件电路来实现传统的加密算法，例如公钥密码算法RSA等，相较于软件，此过程不依赖于操作系统，所以不存在软件层面上的逆向工程破解，但实现安全性越高的硬件电路通常意味着需要更加复杂的设计以及更加昂贵的制造成本。此外，传统密钥会存储在非易失性存储器（Non-VolatileMemory，NVM）中。而非易失性存储器保存的数据在其掉电后并不会消失，如果使用暴力拆解芯片外部封装，使用微小的金属探针在特定条件下就可以读取存储器中的数据，从而导致数据泄露。
物理不可克隆函数（Physically unclonable function, PUF）作为一种新型的硬件安全模块电路，具有不可克隆和可靠性强等特点，是传统NVM较好的替代品，并且有望满足密钥存储的所有安全属性。PUF是通过其内部熵源结构随机地产生包含“0”和“1”的数字密钥，并且不会将密钥长时间存储于存储器中，这使得入侵者很难获取或者篡改PUF熵源结构中的随机数信息。我们知道，制造PUF芯片需要低成本、高可靠性的熵源，然而现有技术中的熵源对于电源电压、环境温度等变化较为敏感，使得熵源电压或电流分布的标准差变窄且不对称，从而导致最终产生的密钥可靠性较低，并且随机性较低（即“0”和“1”的分布不均衡）。
发明内容
本发明实施例提供了一种基于栅极外悬量调制晶体管的新型熵源结构，旨在解决现有技术方法中熵源可靠性较差的问题。
本发明实施例提供了基于栅极外悬量调制晶体管的新型熵源结构，其包括单晶硅衬底、设置于所述单晶硅衬底上侧的有源区及设置于所述有源区上侧的多晶硅；
所述多晶硅覆盖所述有源区的部分形成沟道区，所述多晶硅由所述沟道区向外侧延伸的部分形成栅极外悬量；
所述多晶硅的两端分别外悬于所述沟道区且两端的长度不相等，所述多晶硅外悬量较短的一端处的沟道区进行离子注入的过程中离子由于横向扩散而部分侵入，从而在所述多晶硅外悬量较短的一端处的沟道区形成漏电通道，且形成的所述漏电通道等效为并联在所述晶体管的源极与漏极之间的寄生电阻。
所述的基于栅极外悬量调制晶体管的新型熵源结构，其中，所述多晶硅的长边方向与所述有源区的长边方向相垂直，且所述沟道区位于所述有源区的中段。
所述的基于栅极外悬量调制晶体管的新型熵源结构，其中，所述沟道区的沟道宽度为沟道长度的1-4倍。
所述的基于栅极外悬量调制晶体管的新型熵源结构，其中，所述有源区的长度为所述沟道区的沟道长度的5-10倍。
所述的基于栅极外悬量调制晶体管的新型熵源结构，其中，所述新型熵源结构采用特征尺寸为28-350nm的互补型金属氧化物半导体工艺制作得到。
所述的基于栅极外悬量调制晶体管的新型熵源结构，其中，所述多晶硅较长的一端的外悬长度为所述特征尺寸的1-3倍。
所述的基于栅极外悬量调制晶体管的新型熵源结构，其中，所述多晶硅较短的一端的外悬量为所述特征尺寸的0.1-2.5倍。
所述的基于栅极外悬量调制晶体管的新型熵源结构，其中，所述特征尺寸为180nm，所述多晶硅外悬较短的一端的栅极外悬量位于0-220nm之间。
所述的基于栅极外悬量调制晶体管的新型熵源结构，其中，所述特征尺寸为65nm，所述多晶硅外悬较短的一端的栅极外悬量位于0-140nm之间。
所述的基于栅极外悬量调制晶体管的新型熵源结构，其中，所述特征尺寸为40nm，所述多晶硅外悬较短的一端的栅极外悬量位于0-90nm之间。
本发明实施例还提供了一种基于栅极外悬量调制晶体管的新型熵源结构的制造方法，其中，所述制造方法包括：
在所述单晶硅衬底上通过光刻得到有源区，有源区以外为场区；
在所述有源区上覆盖多晶硅薄膜并对所述多晶硅薄膜进行蚀刻得到多晶硅栅；
所述多晶硅栅覆盖所述有源区的部分形成沟道区；所述多晶硅的两端分别外悬于所述沟道区且两端的长度不相等；
对所述有源区进行离子注入，以使离子在所述多晶硅外悬量较短的一端由于横向扩散而部分侵入所述沟道区以形成漏电通道；所述漏电通道等效为并联在所述晶体管的源极与漏极之间的寄生电阻。
本发明实施例提供了一种基于栅极外悬量调制晶体管的新型熵源结构及其制造方法，新型熵源结构包括单晶硅衬底、设置于单晶硅衬底上侧的有源区及设置于有源区上侧的多晶硅；多晶硅覆盖有源区的部分形成沟道区，多晶硅由沟道区向外侧延伸的部分形成栅极外悬量；多晶硅两端的外悬量长度不相等, 多晶硅外悬量较短的一端处的沟道区由于离子横向扩散而部分侵入形成漏电通道，且形成的漏电通道等效为并联在晶体管的源极和漏极之间的寄生电阻。上述的基于栅极外悬量调制晶体管的新型熵源结构，利用多晶硅的外悬量的差异形成包含寄生电阻的熵源结构，寄生电阻的阻值呈随机分布，在电源电压及温度出现波动情况下熵源结构的电流仍然具有较宽的分布及良好的分布均衡性，大幅提高了熵源结构的可靠性和随机性。
附图说明
为了更清楚地说明本发明实施例技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的基于栅极外悬量调制晶体管的新型熵源结构的电路结构图；
图2为本发明实施例提供的基于栅极外悬量调制晶体管的新型熵源结构的结构图；
图3为本发明实施例提供的基于栅极外悬量调制晶体管的新型熵源结构的立体结构图；
图4为本发明实施例提供的基于栅极外悬量调制晶体管的新型熵源结构的结构图；
图5为本发明实施例提供的基于栅极外悬量调制晶体管的新型熵源结构的结构图；
图6为本发明实施例提供的新型熵源结构的制造方法的流程示意图；
图7为本发明实施例提供的基于栅极外悬量调制晶体管的新型熵源结构的效果示意图；
图8为本发明实施例提供的基于栅极外悬量调制晶体管的新型熵源结构的效果示意图；
图9为本发明实施例提供的基于栅极外悬量调制晶体管的新型熵源结构的效果示意图；
图10为本发明实施例提供的基于栅极外悬量调制晶体管的新型熵源结构的效果示意图；
图11为本发明实施例提供的基于栅极外悬量调制晶体管的新型熵源结构的效果示意图；
图12为本发明实施例提供的基于栅极外悬量调制晶体管的新型熵源结构的效果示意图；
图13为本发明实施例提供的基于栅极外悬量调制晶体管的新型熵源结构的效果示意图；
图14为本发明实施例提供的基于栅极外悬量调制晶体管的新型熵源结构的效果示意图；
图15为本发明实施例提供的基于栅极外悬量调制晶体管的新型熵源结构的效果示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
应当理解，当在本说明书和所附权利要求书中使用时，术语“包括”和“包含”指示所描述特征、整体、步骤、操作、元素和/或组件的存在，但并不排除一个或多个其它特征、整体、步骤、操作、元素、组件和/或其集合的存在或添加。
还应当理解，在本发明说明书中所使用的术语仅仅是出于描述特定实施例的目的而并不意在限制本发明。如在本发明说明书和所附权利要求书中所使用的那样，除非上下文清楚地指明其它情况，否则单数形式的“一”、“一个”及“该”意在包括复数形式。还应当进一步理解，在本发明说明书和所附权利要求书中使用的术语“和/ 或”是指相关联列出的项中的一个或多个的任何组合以及所有可能组合，并且包括这些组合。
请参阅图1至图5，如图所示，一种基于栅极外悬量调制晶体管的新型熵源结构，其中，所述新型熵源结构包括单晶硅衬底13、设置于所述单晶硅衬底13上侧的有源区12及设置于所述有源区12上侧的多晶硅11；所述多晶硅11的形状为长方体，所述多晶硅11覆盖所述有源区12的部分形成沟道区，所述多晶硅11由所述沟道区向外侧延伸的部分形成栅极外悬量；所述多晶硅11的两端分别外悬于所述沟道区且两端的长度不相等，所述多晶硅11外悬量较短的一端处的沟道区进行离子注入的过程中离子由于横向扩散而部分侵入，从而在所述多晶硅11外悬量较短的一端处的沟道区形成漏电通道，且形成的所述漏电通道等效为并联在所述晶体管的源极S与漏极D之间的寄生电阻R。
在传统设计中，多晶硅外悬的两端栅极外悬量相等并超过一定阈值，以防止在注入过程中离子横向扩散侵入导致在所述沟道区形成漏电通道。在本设计中，多晶硅11一端的外悬量被缩短，导致两端栅极外悬量不相等，多晶硅11外悬较长的一端仍用来防止在注入过程中离子横向扩散侵入导致在所述沟道区形成漏电通道，而多晶硅11外悬较短的一端在沟道区形成漏电通道且等效为并联在晶体管的源极S和漏极D之间的寄生电阻R。正常情况下，外悬量需要足够长，以保证栅极电压低于阈值电压的时候，晶体管源极和漏极之间的漏电流足够小（即不存在漏电通道，等效的电阻阻值很大）。本发明中，我们提出在版图设计上缩短上述外悬量，使得：即使在栅极电压远低于阈值电压的情况下，晶体管源极和漏极之间的仍存在漏电通道和等效电阻，并且不同的晶体管之间，由于工艺偏差的存在，所表现出来的等效电阻都不相同，呈一个标准差很大的正态分布。不仅如此，我们还通过大量实验，来寻找可以使得上述标准差最大的最优外悬量值。在取到该最优外悬量值的情况下，由于等效电阻的标准差最大，其所对应的熵源随机性跟可靠性也都最高。
具体的，所制作得到的新型熵源结构的电路结构如图1所示，新型熵源结构可表示为一个包含有源区寄生电阻R的栅极外悬量调制晶体管(Gate-overhang-modulated-transistor， GOMT)，有源区12由源区、沟道区、漏区构成，两端的源区和漏区分别连接两个电极，则有源区12的两端分别作为GOMT晶体管的源极S和漏极D，多晶硅11外悬量未被缩短的一端作为GOMT晶体管的栅极连接其他电路元器件，多晶硅11外悬量被缩短的一端形成并联在源极S和漏极D之间的漏电通道，等效为一个寄生电阻R。
本实施中的GOMT晶体管的设计思路是在源极S和漏极D之间形成一个阻值随栅极外悬量WO（多晶硅11外悬量被缩短的一段）变化的寄生电阻R，其结构如图2及图3所示，该有源区电阻R可以通过调节栅极外悬量得到，图2中箭头方向即为进行离子注入的方向，注入过程中离子的横向扩散方向与箭头方向相垂直。该型熵源结构可采用互补型金属氧化物半导体（CMOS，Complementary-Metal-Oxide-Semiconductor）工艺进行制造，其中，CMOS工艺的特征尺寸可以是28-350nm，特征尺寸就是半导体工艺中光刻的最小线宽；典型的特征尺寸如28nm、40nm、65nm、90nm、180nm或350nm，由于CMOS制造过程中存在着不可控制的工艺偏差会使得制造出来GOMT晶体管的栅极外悬量WO形成一个随机统计分布，进而导致所并联在源极S和漏极D之间的寄生电阻阻值R也会呈现出相应的统计分布趋势。
所述多晶硅11外悬较短的一端在180nm CMOS工艺下的栅极外悬量WO位于0-220nm之间，在65nm CMOS工艺下的栅极外悬量WO位于0-140nm之间，在40nm CMOS工艺下的栅极外悬量WO位于0-90nm之间。
在更具体的实施例中，所述多晶硅11的长边方向与所述有源区12的长边方向相垂直，且所述沟道区位于所述有源区12的中段。其中，所述沟道区的沟道宽度W为沟道长度L的1-4倍。具体的，所述有源区12的长度为所述沟道区的沟道长度L的5-10倍。
目前的CMOS工艺无法刻蚀出尺寸完全没有偏差的多晶硅11，因此必须充分保证多晶硅11的长宽比具有足够的裕量用于抵消刻蚀过程所消耗掉的尺寸，即必须使多晶硅由沟道区向外侧延伸形成栅极外悬量。在对有源区12进行离子注入过程中，可利用已经刻蚀形成在有源区12上的多晶硅11作为掩模版，也即是多晶硅11可以阻挡离子注入，多晶硅11覆盖有源区12的部分形成沟道区，栅极外悬量缩短的一端，由于离子注入后高浓度离子的横向扩散，会部分侵入沟道区，形成漏电通道，漏电通道即等效为一个寄生电阻R。所述多晶硅11较长的一端的外悬长度Ws大于一定阈值，由于离子注入过程中离子的横向扩散距离有限，有源区12上与多晶硅11较短一端对应的位置会形成有源区电阻R，而多晶硅11较长的一端远离有源区12，因此所对应的沟道区一端不存在上述横向扩散，设置较长外悬长度Ws的一端大于一定阈值就是为了确保多晶硅11的这一端不会存在横向扩散。基于多晶硅11所具有的不同栅极外悬量，可以形成不同形态的熵源结构，如图4所示，在180nm CMOS工艺下一共可形成三种形态的熵源结构，三种形态的熵源结构的有源区电阻R也具有不同的特点，第一种形态（图4中的（a））的GOMT晶体管中的栅极外悬量W0>100nm,第二种形态（图4中的（b））的GOMT晶体管中的栅极外悬量0<W0<100nm，第三种形态（图4中的（c））的GOMT晶体管中的栅极外悬量W0<0nm（即外悬量为负值），图4中后两种形态的GOMT晶体管可形成一个导电性较高的有源区电阻R，且第二种形态的有源区电阻阻值大于第三种形态的有源区电阻。
在更具体的实施例中，所述多晶硅11较短的一端的栅极外悬量WO为所述特征尺寸的0.1-2.5倍，所述多晶硅11较长的一端的外悬量Ws为所述特征尺寸的1-3倍。
例如，在选择特征尺寸为180nm的互补型金属氧化物半导体工艺时，多晶硅11较短的一端的栅极外悬量WO为18-450nm；多晶硅11较长的一端的外悬量Ws为180-540nm；例如，在选择特征尺寸为65nm的互补型金属氧化物半导体工艺时，多晶硅11较短的一端的栅极外悬量WO为6.5-162.5nm；多晶硅11较长的一端的外悬量Ws为65-195nm；例如，在选择特征尺寸为40nm的互补型金属氧化物半导体工艺时，多晶硅11较短的一端的栅极外悬量WO为4-100nm；多晶硅11较长的一端的外悬量Ws为40-120nm。
本实施中的GOMT晶体管可作为熵源结构制作得到PUF芯片，除此之外，本实施例中的GOMT晶体管还可作为其他电路元器件（如反相器、耦合器等）的熵源，而不仅限于PUF芯片。为了探究GOMT管中栅极外悬量与该管的有源区电阻关系，本案基于180nm的CMOS工艺制作了18个不同尺寸的GOMT管阵列，每个阵列设计一种栅极外悬量WO的尺寸，每一GOMT管阵列均由16×16个相同尺寸的基本单元以及外围电路组成，外围电路主要有用于4线-16线行寻址译码器和4线-16线列寻址译码器以及16选1多路选择器(MUX)，其中每一基本单元即由一个NMOS管和一个GOMT管组成，NMOS管是作为选通管控制该基本单元的读取过程，其栅极连接行译码器，漏极连接MUX将基本单元与外部连接，源极连接GOMT管的漏极，GOMT管的栅极外接一个偏置电压Vbias(本实施例中除有特殊说明之外，Vbias均设置为0V，即GOMT管中的栅极下方不会形成沟道，因此基本单元所测试的电流为流过有源区寄生电阻的电流)，GOMT管的源极接地。输入包含行地址信号及列地址信号的地址信号，行译码器接受相应的行地址信号并且将对应行中的基本单元的选通管打开，列译码器接受相应的列地址信号并且将对应列的信息传递给多路选择器，多路选择器将对应列的基本单元中选通管的漏极连接到外部端口，使用外部电源对基本单元供电（如VDD=1.8V），同时使用高精度的器件电流波形分析仪(KEYSIGHT CX3322A)即可对流过基本单元的电流进行检测和采集，对18个不同栅极外悬量W0尺寸的GOMT管阵列进行测试所得到的电流统计结果如表1、图7及图8所示。
表1
其中，每一个GOMT管阵列均包含256个基本单元分别对应的电流值，其中，Imean为每一个GOMT管阵列所包含基本单元的电流均值，Istd为每一个GOMT管阵列所包含基本单元的电流标准差。将电流统计结果转换为直方图形式进行表示即可得到图7，图7中横坐标为电流，纵坐标为GOMT管阵列的栅极外悬量WO，图中的直方图为每个尺寸下该阵列的电流均值Imean，图中水平线段为每一阵列电流的主要波动范围(Imean-Istd，Imean+Istd)。将电流统计结果中部分尺寸阵列的电流值统计数量转换为折线形式进行表示即可得到图8，图8中横轴为电流，纵轴为基本单元的统计数量，图中的每条线代表一种尺寸的阵列电流分布情况，例如图中带圆点形标志物的曲线为WO=80nm的GOMT管阵列的电流分布情况。
由图6至图7可看出当栅极外悬量WO≥100nm时，该GOMT阵列所测得的电流基本等于0，且电流的波形性较小。这是因为当栅极外悬量WO≥100nm时，制造出来的GOMT管其栅极与有源区的形态为第一种形态（图4中的（a）），这意味着栅极外悬量仍然较长，在进行离子注入时，能够通过横向扩散进入沟道区的离子仍然非常少，没有能够形成较为明显的漏电通道（即寄生电阻较大）。该GOMT管与正常的NMOS管较为类似，其源漏极电流仍只能通过栅极控制形成的沟道流过，而由于GOMT管的栅极所输入的偏置电压Vbias=0，即栅极下方并没有形成导电沟道，此时所测得电流为正常MOS管存在的漏电流。换句话说，当栅极外悬量WO≥100nm时，GOMT管的寄生电阻仍较大且电阻分布标准差很小，这并不是理想的熵源管尺寸。
当栅极外悬量为负值（即WO≤0nm）时，该GOMT阵列所测得的电流基本约等于130uA，且电流的波动性较小。这是因为当栅极外悬量WO≤0nm时，制造出来的这些尺寸的GOMT管，其栅极与有源区的形态如第三种形态（图4中的（c）），这意味着刻蚀出来的栅极非但没有伸出有源区而且向反方向缩进一定长度，在进行离子注入时，部分源极S和漏极D中间的有源区因为没有多晶硅11进行遮挡而暴露在离子注入的环境中，从而使得离子注入以后，该GOMT管直接在源极S和漏极D之间形成有源区导电通道，且该导电通道的电阻R的大小与W0有关。该GOMT管符合设想，但由于多晶硅向沟道区内部缩进（即外悬量为负值），使得GOMT管中受栅极控制的沟道区小于相同尺寸正常的NMOS管的栅极所控制沟道区的面积，即相当于GOMT管模型中的理想NMOS管的沟道长度不变，沟道宽度约减少了W0,。这使得虽然GOMT管的栅极所输入的偏置电压Vbias=0，即GOMT管中的受栅极控制的沟道区处于关闭状态，但由于多晶硅向沟道区内部缩进的部分在经过离子注入以后会形成较大的漏电通道，对应着较小的寄生电阻。当GOMT管源漏两端施加电压时，会由于上述漏电通道形成较大的漏电流。测试结果表明，该漏电流在不同GOMT管之间的分布标准差较小。换言之，当栅极外悬量WO≤0nm时，GOMT管的源漏电阻较小并且阻值变化性不大，这也不是理想的熵源管尺寸。
当栅极外悬量0≤W0≤40nm时，该GOMT阵列所测得的电流基本约等于116～125uA，且电流的波形性较小，基本上下波动1uA左右。虽然从设计上看多晶硅栅与有源区的关系应该是第二种形态，但是从结果上看，很显然，制作出来的GOMT管的多晶硅栅与有源区的关系应该如第三种形态，也即是实际使用效果与第三种形态类似，这是因为由于上述离子注入过程中横向扩散导致的由于其电流的波动性不大，即其对应的寄生电阻阻值变化性不大，所以0≤W0≤40nm也不是十分理想的熵源管尺寸。
当栅极外悬量60≤W0≤80nm时，该GOMT阵列所测得的电流分布情况出现很大的改变，从测试结果来看，流过WO=60nm的GOMT管的电流比WO=40nm的GOMT管的电流减少约40uA，且其电流波动较上述讨论的尺寸大很多，可以看到其电流分布范围较更加大，这比较符合预期理想。而WO=80nm的尺寸表现出更小的电流，且其电流波动更加剧烈，且测得电流分布较WO=60nm的GOMT电流分布更加均匀。从测试结果来看，60≤W0≤80nm尺寸的GOMT管的多晶硅栅与有源区的关系更接近于第二种形态（图4中的（b））。GOMT管的等效模型也如图1的符号所示，为一个理想的NMOS管并联一个寄生电阻。理想NMOS管在输入的偏置电压Vbias=0时处于关闭状态，此时流过理想NMOS管的电流几乎为0，即只有少量的漏电流存在于理想NMOS管中。所以流过60<W0<80nm的GOMT管的总电流主要是依靠栅极外悬量调制形成了较大的源漏寄生电阻，且该电阻受制造工艺偏差的影响较大，呈现出较宽的分布（即标准差较大）。综上所述，当特征尺寸为180nm时，多晶硅较短的一端的外悬量WO为50至90nm是较优的一种设计尺寸，而外悬量WO设置为60至80nm是一种更为理想的GOMT管的设计尺寸，而从图7中可以看出外悬量WO=80nm表现出极高随机的电流分布，所以WO=80nm为栅极外悬量的最优选择。
为避免一块PUF芯片的测试结果的偶然性，也为了证明上述设计尺寸的严谨性和合理性，本案另取9块芯片（编号为2-10），并对每一块芯片中的18个栅极外悬量W0尺寸进行扫描，扫描结果中每块芯片上栅极外悬量WO的大小与其所测得的电流数据变化之间的规律与上述第一块芯片（编号为1的芯片）的规律一致。对10块PUF芯片上栅极外悬量WO=80nm的GOMT管阵列（每个阵列均包含256个基本单元）的电流进行测试，所得到的测试结果如图9及表2所示，图9中纵坐标即为芯片编号，从图表可以看出，WO=80nm的GOMT管表现出极大的电流随机性，电流均值基本为20～46uA的范围内，且电流标准差都是接近于20uA的量级。
表2
对图9及表2中所得到的测试结果进行电流值统计，统计结果如表3所示, 表3中Imean为每一个GOMT管阵列所包含基本单元的电流均值，Istd为每一个GOMT管阵列所包含基本单元的电流标准差。
表3
然而由于芯片在制造过程中的工艺偏差，使得芯片与芯片之间的电流波动范围会出现小幅度的变化。综上分析可知，栅极外悬量W=80nm的GOMT管等效于一个理想的NMOS管并联一个栅极外悬量调制形成的寄生电阻。当GOMT管的栅极施加0V的偏置电压时，其对应的理想NMOS管关闭，当对GOMT管的源极和漏极施加电压时，测得流过上述寄生电阻的电流较流过其他尺寸下的GOMT管的寄生电阻的电流波动性大，即WO=80nm的GOMT管的寄生电阻阻值呈现较宽的随机分布，满足GOMT管作为高性能PUF熵源的要求。
GOMT管的偏置电压均为0，即GOMT管等效模型中的理想NMOS管均为关闭状态。由于栅极外悬量WO=80nm的GOMT管的寄生电阻表现出较大的阻值随机性。因此可对第一个芯片（编号为1的芯片）中栅极外悬量WO=80nm的GOMT管阵列在不同栅极偏置电压下进行进一步测试，以获取不同栅极偏置电压下GOMT管阵列的电流数据，对电流数据进行统计所得到的结果如图10、图11及表4所示。
表4
从表4可以得知，当GOMT管的栅极偏置电压为负电压时，GOMT管阵列的电流均值会随着偏置电压的增加而减小，这说明当GOMT管等效模型中的理想NMOS管的栅极电压为负电压时，会进一步遏制其产生漏电流。而从电流减小的幅值来看，当理想NMOS管的栅极施加负电压，还可能对栅极下方附近的寄生电阻起到一定的反作用，使得流过寄生电阻的电流变小，但是这种反作用的控制效用并不是很明显。同时观察到GOMT管阵列的电流的标准差基本上没有较大的变化，说明理想NMOS管的栅极负电压会引起寄生电阻变大，但是其电阻阻值的分布和随机性基本不受影响。
当GOMT管施加栅极正偏置电压时，可以明显观察到GOMT管阵列的电流发生较大的变化。首先是GOMT管阵列的电流均值发生较大的变化，其会随着栅极电压的增加而明显增大；其次随着栅极电压的增加，电流的标准差变小，即电流的波形性变小，但在较小的偏置电压Vbias（Vbias不大于0.6V）下标准差的变化程度仍较小。这是因为施加正向的栅极偏置电压之后，源极与漏极之间的导电通道分为两部分，一部分是离子注入横向扩散形成的寄生电阻，另一部分由栅极控制的沟道区，其在栅极的正偏置电压控制下产生导电沟道。此时，GOMT管是由两种机制共同作用产生电流，由于理想NMOS管在源极和漏极间的等效电阻变小，所以GOMT管的源极和漏极之间的阻值也会变小。如果理想NMOS的等效阻值小于外悬量调制形成的寄生电阻阻值时，其电流的波动则主要由理想NMOS管的工艺误差引起。
综上可知，当栅极施加负的栅极偏置电压Vbias时，栅极偏振电压Vbias对于GOMT管的电流分布影响极小，当栅极施加正向的栅极偏置电压Vbias时（Vbias不大于0.6V），其对GOMT管的电流分布影响也极小。
为了探究外部环境中的变量对于GOMT管电流分布的影响，本方案中分别测试了第一个芯片（编号为1的芯片）处于不同的温度或者不同的测试电压(即GOMT管的源漏极电压Vds)时的GOMT管阵列(Vbias=0，WO=80nm)的电流。图12及图13即为GOMT管阵列在温度T为-60～150℃下（Vds=0.2V)）的电流测试结果，图14及图15即为GOMT管阵列在源漏极电压Vds=0.2至1.8V(T=25℃)下的电流测试结果。从图中可知，随着温度的增加，其电流的均值和标准差正在逐渐变小，但是变小的幅度并不大，GOMT管的寄生电阻阻值仍可以表现出极大的随机性。此外，随着GOMT管的源漏极电压的减小，可以得知在不同源漏极电压下其电流基本保持了类似的随机性分布。由上述测试结果可以得出，当栅极外悬量WO=80nm、栅极偏压Vbias=0V时，其GOMT管阵列的电流分布具有较强的随机性，且其在栅极偏压Vbias、源漏极电压Vds、温度T的波动下，其电流具有较宽的分布宽幅及良好的分布均衡性，可作为构成PUF芯片的理想熵源进行使用。
本发明实施例还提供了一种基于栅极外悬量调制晶体管的新型熵源结构的制造方法，如图6所示，该制造方法包括步骤S110~S140。
S110、在所述单晶硅衬底上通过光刻得到有源区，有源区以外为场区；
S120、在所述有源区上覆盖多晶硅薄膜并对所述多晶硅薄膜进行蚀刻得到多晶硅栅。
S130、所述多晶硅栅覆盖所述有源区的部分形成沟道区；所述多晶硅的两端分别外悬于所述沟道区且两端的长度不相等；
S140、对所述有源区进行离子注入，以使离子在所述多晶硅外悬量较短的一端由于横向扩散而部分侵入所述沟道区以形成漏电通道；所述漏电通道等效为并联在所述晶体管的源极与漏极之间的寄生电阻。
在本发明实施例所提供的基于栅极外悬量调制晶体管的新型熵源结构及其制造方法，新型熵源结构包括单晶硅衬底、设置于所述单晶硅衬底上侧的有源区及设置于所述有源区上侧的多晶硅；所述多晶硅覆盖所述有源区的部分形成沟道区，所述多晶硅由所述沟道区向外侧延伸的部分形成栅极外悬量；多晶硅两端的外悬量长度不相等, 多晶硅外悬量较短的一端处的沟道区由于离子横向扩散而部分侵入形成漏电通道，且形成的漏电通道等效为并联在晶体管的源极和漏极之间的寄生电阻。上述的基于栅极外悬量调制晶体管的新型熵源结构，利用多晶硅的外悬量的差异形成包含寄生电阻的熵源结构，寄生电阻的阻值呈随机分布，在电源电压及温度出现波动情况下熵源结构的电流仍然具有较宽的分布及良好的分布均衡性，大幅提高了熵源结构的可靠性和随机性。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到各种等效的修改或替换，这些修改或替换都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以权利要求的保护范围为准。
Claims (11)
1.一种基于栅极外悬量调制晶体管的新型熵源结构，其特征在于，所述新型熵源结构包括单晶硅衬底、设置于所述单晶硅衬底上侧的有源区及设置于所述有源区上侧的多晶硅；
所述多晶硅覆盖所述有源区的部分形成沟道区，所述多晶硅由所述沟道区向外侧延伸的部分形成栅极外悬量；
所述多晶硅的两端分别外悬于所述沟道区且两端的长度不相等，所述多晶硅外悬量较短的一端处的沟道区进行离子注入的过程中离子由于横向扩散而部分侵入，从而在所述多晶硅外悬量较短的一端处的沟道区形成漏电通道，且形成的所述漏电通道等效为并联在所述晶体管的源极与漏极之间的寄生电阻。
2.根据权利要求1所述的基于栅极外悬量调制晶体管的新型熵源结构，其特征在于，所述多晶硅的长边方向与所述有源区的长边方向相垂直，且所述沟道区位于所述有源区的中段。
3.根据权利要求2所述的基于栅极外悬量调制晶体管的新型熵源结构，其特征在于，所述沟道区的沟道宽度为沟道长度的1-4倍。
4.根据权利要求2所述的基于栅极外悬量调制晶体管的新型熵源结构，其特征在于，所述有源区的长度为所述沟道区的沟道长度的5-10倍。
5.根据权利要求1所述的基于栅极外悬量调制晶体管的新型熵源结构，其特征在于，所述新型熵源结构采用特征尺寸为28-350nm的互补型金属氧化物半导体工艺制作得到。
6.根据权利要求5所述的基于栅极外悬量调制晶体管的新型熵源结构，其特征在于，所述多晶硅较长的一端的外悬长度为所述特征尺寸的1-3倍。
7.根据权利要求5所述的基于栅极外悬量调制晶体管的新型熵源结构，其特征在于，所述多晶硅较短的一端的外悬量为所述特征尺寸的0.1-2.5倍。
8.根据权利要求5所述的基于栅极外悬量调制晶体管的新型熵源结构，其特征在于，所述特征尺寸为180nm，所述多晶硅外悬较短的一端的栅极外悬量位于0-220nm之间。
9.根据权利要求5所述的基于栅极外悬量调制晶体管的新型熵源结构，其特征在于，所述特征尺寸为65nm，所述多晶硅外悬较短的一端的栅极外悬量位于0-140nm之间。
10.根据权利要求5所述的基于栅极外悬量调制晶体管的新型熵源结构，其特征在于，所述特征尺寸为40nm，所述多晶硅外悬较短的一端的栅极外悬量位于0-90nm之间。
11.一种基于栅极外悬量调制晶体管的新型熵源结构的制造方法，其特征在于，所述制造方法包括：
在单晶硅衬底上通过光刻得到有源区，有源区以外为场区；
在所述有源区上覆盖多晶硅薄膜并对所述多晶硅薄膜进行蚀刻得到多晶硅栅；
所述多晶硅栅覆盖所述有源区的部分形成沟道区；所述多晶硅的两端分别外悬于所述沟道区且两端的长度不相等；
对所述有源区进行离子注入，以使离子在所述多晶硅外悬量较短的一端由于横向扩散而部分侵入所述沟道区以形成漏电通道；所述漏电通道等效为并联在所述晶体管的源极与漏极之间的寄生电阻。
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Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1645626A (zh) * | 2003-12-05 | 2005-07-27 | 株式会社东芝 | 随机数生成元件 |
| CN101764102A (zh) * | 2009-12-24 | 2010-06-30 | 中国科学院上海微系统与信息技术研究所 | 一种具有垂直栅结构的soi cmos器件的制作方法 |
| CN101964356A (zh) * | 2010-10-25 | 2011-02-02 | 上海宏力半导体制造有限公司 | 半导体器件及其制造方法 |
| CN109427667A (zh) * | 2017-09-01 | 2019-03-05 | 中芯国际集成电路制造(上海)有限公司 | 具有物理不可克隆功能的器件及其制造方法、芯片 |
| CN109842491A (zh) * | 2017-11-28 | 2019-06-04 | 上海耕岩智能科技有限公司 | 一种电子设备 |
| CN111352895A (zh) * | 2018-12-21 | 2020-06-30 | 意法半导体有限公司 | 电子芯片存储器 |
| CN112417523A (zh) * | 2020-11-19 | 2021-02-26 | 深圳大学 | 基于去硅化物接触孔的物理不可克隆函数电路结构 |
| CN112632891A (zh) * | 2020-11-13 | 2021-04-09 | 上海华力微电子有限公司 | Spice模型仿真系统及仿真方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103137664A (zh) * | 2011-11-30 | 2013-06-05 | 广东中显科技有限公司 | 搭桥晶粒多晶硅薄膜晶体管 |
| EP3270539B1 (en) * | 2016-07-10 | 2021-03-10 | IMEC vzw | Breakdown-based physical unclonable function |
| US11462631B2 (en) * | 2020-04-14 | 2022-10-04 | International Business Machines Corporation | Sublithography gate cut physical unclonable function |
| US11437082B2 (en) * | 2020-05-17 | 2022-09-06 | HeFeChip Corporation Limited | Physically unclonable function circuit having lower gate-to-source/drain breakdown voltage |
| CN114068689B (zh) * | 2022-01-12 | 2022-04-01 | 深圳大学 | 基于栅极外悬量调制晶体管的新型熵源结构及其制造方法 |
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Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1645626A (zh) * | 2003-12-05 | 2005-07-27 | 株式会社东芝 | 随机数生成元件 |
| CN101764102A (zh) * | 2009-12-24 | 2010-06-30 | 中国科学院上海微系统与信息技术研究所 | 一种具有垂直栅结构的soi cmos器件的制作方法 |
| CN101964356A (zh) * | 2010-10-25 | 2011-02-02 | 上海宏力半导体制造有限公司 | 半导体器件及其制造方法 |
| CN109427667A (zh) * | 2017-09-01 | 2019-03-05 | 中芯国际集成电路制造(上海)有限公司 | 具有物理不可克隆功能的器件及其制造方法、芯片 |
| CN109842491A (zh) * | 2017-11-28 | 2019-06-04 | 上海耕岩智能科技有限公司 | 一种电子设备 |
| CN111352895A (zh) * | 2018-12-21 | 2020-06-30 | 意法半导体有限公司 | 电子芯片存储器 |
| CN112632891A (zh) * | 2020-11-13 | 2021-04-09 | 上海华力微电子有限公司 | Spice模型仿真系统及仿真方法 |
| CN112417523A (zh) * | 2020-11-19 | 2021-02-26 | 深圳大学 | 基于去硅化物接触孔的物理不可克隆函数电路结构 |
Non-Patent Citations (2)
| Title |
|---|
| A 4-μm Diameter SPAD Using Less-Doped N-Well Guard Ring in Baseline 65-nm CMOS;Xin Lu等;《IEEE Transactions on Electron Devices》;20200531;第67卷(第5期);2223-2225 * |
| Influence of the interface charges" location on the threshold voltage of pMOSFET;Kun Cao等;《2014 12th IEEE International Conference on Solid-State and Integrated Circuit Technology (ICSICT)》;20141031;正文第1-3页 * |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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