JP2006221364A

JP2006221364A - 半導体装置及びｂｉｏｓ認証システム

Info

Publication number: JP2006221364A
Application number: JP2005033360A
Authority: JP
Inventors: Hiroshi Watanabe; 浩志渡辺
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2005-02-09
Filing date: 2005-02-09
Publication date: 2006-08-24
Also published as: KR20060090608A; US7702934B2; KR100772246B1; US20060179416A1

Abstract

【課題】メモリセルユニットやプロセッサユニットの使用をパスワードによって制限することができ、セキュリティの向上をはかる。
【解決手段】半導体装置において、半導体基板１０と、この基板１０上の一部に不揮発性のメモリセルユニット又はプロセッサユニットを有する基本モジュール２０と、基板１０上の基本モジュール２０とは異なる領域に不揮発性メモリセルを有し、基本モジュール２０に関する認証コードを記憶する認証モジュール３０と、基板１０上の基本モジュール２０及び認証モジュール３０とは異なる領域に不揮発性メモリセルを有し、認証モジュール３０の読み出し可能期間を制御する寿命制御モジュール４０とを備えた。
【選択図】図１

Description

本発明は、メモリセルユニットやプロセッサユニット等の使用をパスワードによって制限する半導体装置に関する。また、ＢＩＯＳ（Basic Input-Output System）の認証をパスワードによって制限するＢＩＯＳ認証システムに関する。

インターネットを用いたサービスがモバイル技術と結びつき、いつでもどこでも利用できるようになった今日、業務用モバイル（ノートＰＣ等）の盗難事故がネットワークセキュリティ上の深刻な脅威として認識されている。例えば、ＨＤＤに記録された情報よりも、盗難されたモバイルを通じて社内ネットワークにアクセスされる方が遥かに深刻である。

このような問題を解決するために、ブート時ＢＩＯＳにパスワードを掛ける「ＢＩＯＳパスワード」という技術があるが、モバイル利用者の個別管理に頼っており、利用者のセキュリティ理解度によって危険性が増すこともある。また、盗難されたモバイルのパスワードは、十分に時間を掛けて解除することができる。これは、パスワード又はそれに関係する情報がＨＤＤに残っているからである。

こうした背景から、Ｉｎｔｅｌ社はTrusted Platform Module（TPM：http://developer.intel.com/design/mobile/platform/downloads/Trusted_Platform_Module_White_Paper.pdf）と呼ばれるＰＣのセキュリティ技術体系の中でプリブート型のセキュリティをＢＩＯＳに直接実装することを提唱している。このような流れは、ＢＩＯＳでネットワーク上のＰＣを認識させる米国Phoenix社の「cME FirstBIOS」（参照：http://www.phoenix.com/en/Products/Core+System+Software/Phoenix+cME+FirstBIOS/default.htm）も同様である。

しかしながら、これらを如何にして実現するかの具体的な構成は未だ実現されていないのが現状である。
特開２００４−１７２４０４号公報

このように従来、ノートＰＣ等のモバイル機器とネットワーク等のインフラとの間に確固たるセキュリティを確立することが社会的急務となっており、ＢＩＯＳに認証コードを内蔵したセキュリティ技術の実現が期待されている。また、認証によって使用を許可することは、ＢＩＯＳ認証に限らず、ＣＰＵ等のプロセッサユニットの限定使用にも適用できると考えられる。しかしながら、これを具体的にどのように実現するかは未だ解決されていないのが現状である。

本発明は、上記事情を考慮してなされたもので、その目的とするところは、メモリセルユニットやプロセッサユニット等の使用をパスワードによって制限することができ、セキュリティの向上をはかり得る半導体装置を提供することにある。

また、本発明の他の目的は、ＢＩＯＳの認証をパスワードによって制限することができ、セキュリティの向上をはかり得るＢＩＯＳ認証システムを提供することにある。

上記課題を解決するために本発明は、次のような構成を採用している。

即ち、本発明の一態様に係わる半導体装置は、半導体基板と、この基板上の一部に不揮発性のメモリセルユニット又はプロセッサユニットを有する基本モジュールと、前記基板上の前記システム領域とは異なる領域に不揮発性メモリセルを有し、前記基本モジュールに関する認証コードを記憶する認証モジュールと、前記基板上の前記基本モジュール及び認証モジュールとは異なる領域に、不揮発性メモリセルを用いて形成され電荷の蓄積により一定期間オンするエージングデバイスを有し、該エージングデバイスのオン期間のみ前記認証モジュールの読み出しを許可する寿命制御モジュールと、を具備したことを特徴とする。

また、本発明の別の一態様に係わるＢＩＯＳ認証システムは、半導体基板と、この基板上の一部に、不揮発性メモリセルを行方向及び列方向に配列して形成されたＮＯＲ型のメモリセルユニットを有し、ＢＩＯＳ情報を記憶するＢＩＯＳモジュールと、前記基板上の前記ＢＩＯＳモジュールとは異なる領域に配置され、不揮発性メモリセルを行方向に直列接続したセルアレイからなり、前記ＢＩＯＳモジュールに関する認証コードを記憶する認証モジュールと、前記基板上の前記ＢＩＯＳモジュール及び認証モジュールとは異なる領域に配置され、電荷の蓄積により一定期間オンする不揮発性メモリセルが列方向に並列接続され、且つゲートが共通接続されると共に前記認証モジュールのセルアレイの基板若しくはウェル層に接続されたセルアレイからなり、該セルアレイのオン期間のみ前記認証モジュールの読み出しを許可する寿命制御モジュールと、を具備したことを特徴とする。

本発明によれば、基本モジュールと共に認証モジュール及び寿命制御モジュールを一体に１チップ化することにより、メモリセルユニットやプロセッサユニットの使用をパスワードによって制限することができ、セキュリティの向上をはかることができる。さらに、寿命制御された認証コード付きＢＩＯＳチップ（セキュアＢＩＯＳ）を安価に実現することができる。

以下、本発明の詳細を図示の実施形態によって説明する。

（第１の実施形態）
図１及び図２は、本発明の第１の実施形態に係わるＢＩＯＳ認証システムを説明するためのもので、図１は基本構成を示すブロック図、図２はより具体的な回路構成図である。

図１に示すように、Ｓｉ基板１０上にＢＩＯＳを記憶するためのＢＩＯＳモジュール２０と、ＢＩＯＳに関する認証コードを記憶するための認証モジュール３０と、認証モジュール３０の読み出し可能期間を制御するための寿命制御モジュール４０とが配置されている。

認証モジュール３０は、基板１０上の第１の辺に沿った周辺領域に配置され、寿命制御モジュール４０は、基板１０上の第２の辺に沿った周辺領域に配置されている。ＢＩＯＳモジュール２０は、認証モジュール３０及び寿命制御モジュール４０以外の領域に配置されている。即ち、ＢＩＯＳモジュール２０の一辺に隣接して認証モジュール３０が配置され、ＢＩＯＳモジュール２０の他の一辺に隣接して寿命制御モジュール４０が配置されている。

図２に示すように、ＢＩＯＳモジュール２０は、浮遊ゲートと制御ゲートを有する２層ゲート構成の不揮発性メモリセルを行方向及び列方向に２次元配置したＮＯＲ型のメモリセルユニットであり、ランダムアクセス可能となっている。認証モジュール３０は、２層ゲート構成の不揮発性メモリセルを行方向に直列接続したＮＡＮＤアレイである。また、寿命制御モジュール４０は、２層ゲート構成の不揮発性メモリセルを列方向に並列接続したものである。そして、寿命制御モジュール４０を構成する各セルのゲートは共通接続されると共に、認証モジュール３０の各セルを形成した基板若しくはウェル領域に接続されている。

なお、図２中のＷＬ０は寿命制御モジュール４０のメモリセルの制御ゲートに共通接続されるワード線、ＷＬ０１〜ＷＬ０Ｎは認証モジュール３０のメモリセルの制御ゲートに繋がるワード線、ＷＬ１〜ＷＬＮはＢＩＯＳモジュール２０のメモリセルの制御ゲートに繋がるワード線、ＢＬ１〜ＢＬＮはＢＩＯＳモジュール２０のメモリセルのソース側に繋がるビット線を示している。

寿命制御モジュール４０を構成するセルトランジスタは、図３に示すように構成されている（例えば、特開平２００４−１７２４０４号公報参照）。即ち、Ｓｉ基板１０の表面部分にソース領域４１とドレイン領域４２が離間して設けられ、ソース領域４１とドレイン領域４２との間のチャネル領域４３上にトンネル絶縁膜４４を介して浮遊ゲート４５が形成され、その上に電極間絶縁膜４６を介して制御ゲート４７が形成されている。この構成は、基本的にＥＥＰＲＯＭのセルトランジスタと同様である。ＢＩＯＳモジュール２０及び認証モジュール３０のメモリセルも基本的に上記と同様の構成である。

図４は、図３に示した素子がエージングデバイス（ＳＳＡＤ）としての機能を有することを説明する図である。

前処理として、制御ゲート４７から基板界面と浮遊ゲート４５との間に高電界を印加しＦＮトンネリングによって電子をチャネルから浮遊ゲート４５に注入しておく。４１，４２がｐ型拡散層の場合、これにより基板界面は反転して正孔が集中し、基板界面にチャネルが開く。時刻ｔ₀で電界の印加を止めると、トンネル絶縁膜が十分薄ければ直接トンネリングにより徐々に電界が減少し、時刻ｔａからｔｂの間にチャネルが閉じてノイズレベルまで出力信号が低下する。エージングデバイスは、このような径時変化を利用するものである。

即ち、電荷を注入してから一定時間だけオンすることになり、これを利用することによりエージングデバイスとして用いることができる。本実施形態では、前記図２に示すように、複数のセルを並列接続することにより、動作の安定性向上をはかっている。また、トンネル絶縁膜が不揮発性メモリと同様に厚い場合、制御ゲート４７に印加する電圧を調整して直接トンネリングや弱めのＦＮトンネリングを生じさせる。

このような構成であれば、ＢＩＯＳモジュール２０，認証モジュール３０，及び寿命制御モジュール４０の組み合わせにより、図５に示すフローチャートのようにＢＩＯＳセキュリティを具体化することができる。

まず、電源をＯＮ（ステップＳ１）した後に、ＢＩＯＳパスワードを入力する（ステップＳ２）。寿命制御モジュール４０のゲートＷＬ０をＨ（正）にし、認証モジュール３０のワード線ＷＬ01〜ＷＬ0NをＬ（負又は０Ｖ）にする（ステップＳ３）。これによって、寿命制御モジュール４０のＳＳＡＤがチャージングされると共に、認証モジュール３０はリフレッシュされる。

次いで、寿命制御モジュール４０のゲートＷＬ０及びＷＬ01〜ＷＬ0Nを０Ｖにする（ステップＳ４）。ＢＩＯＳパスワードから生成したＢＩＯＳ認証コードをＷＬ01〜ＷＬ0Nで書き込む（ステップＳ５）。ネットワークにアクセスして当該認証に対する寿命情報を獲得する（ステップＳ６）。獲得された寿命情報を基にＷＬ０を対応する負の値にして寿命を設定する（ステップＳ７）。即ち、ＷＬ０に負の電圧を印加することにより、前記図４に示すｔａ及びｔｂの位置を左方向にシフトしてＳＳＡＤの寿命を短くすることができる。

次いで、寿命が過ぎる前に継続のためＢＩＯＳパスワードの再入力を指示する（ステップＳ８）。ステップＳ９でＢＩＯＳパスワードを再入力すると、ステップＳ２に戻り、Ｓ２〜Ｓ８を繰り返す。ステップＳ９でＢＩＯＳパスワードを再入力せず、寿命が過ぎるとネットワークから遮断される（ステップＳ１０）。

ここで、ＢＩＯＳ認証コードの読み出しはＮＡＮＤ的にＷＬ01〜ＷＬ0N及びＢＬ０で行う。また、ＢＩＯＳ本体の読み出しはＮＯＲ的にＷＬ１〜ＷＬＮ及びＢＬ１〜ＢＬＮでランダムに行う。なお、寿命前にシャットダウンすると認証コードが残るが、電源ＯＮ時のＢＩＯＳパスワード入力の操作により、以前の認証コードはリフレッシュされることになる。

前記図２のセルアレイは格子状にメモリセルを配置したものであり、最も集積度を稼げる構成である。本実施形態では、このようなセルアレイを変更することなく、配線レイアウトを工夫するだけで、ＢＩＯＳ，認証コード，及びＳＳＡＤの３つのユニットをレイアウトすることが可能となる。ＢＩＯＳはＮＯＲ型領域に記録され、ランダムにアクセス可能となっている。認証コードは行方向ＮＡＮＤ型領域に記録される。不良ビット対策としてＳＳＡＤは列方向に並列されている。

ここで特徴的なことは、本実施形態に利用しているＳＳＡＤに電圧（ＷＬ０）を印加している点である。従来技術のＳＳＡＤでは電源と切断した状態でトンネル絶縁膜４４の膜厚を制御することによって寿命を設定していたが、ここでは電源が供給されており、ＷＬ０によって寿命を制御していることが特徴である。そのため、トンネル膜厚を認証コード及びＢＩＯＳと同じにし、通常のメモリセルを利用することが可能となる。これは、各セルを同一設計ルールで同時に作製できることを意味する。このメリットは、ＳＳＡＤを搭載することによる製造プロセスへの負担を激減させることである。こうして、ＳＳＡＤまで含めて認証コード付きＢＩＯＳチップを安価に提供できるようになる。

次に、ネット接続寿命について考えよう。メールダウンロードなど１回のアクセスに必要な時間は精々２〜３分である。特に大きなファイルのダウンロードを想定しても３０分あれば十分である。このような事情から、ＳＳＡＤに設定する寿命はおおよそ３０分程度であり、寿命に対する制御もそれほど高い必要はない。恐らく、上述したようなアクセス制限の使用に限定すれば３０分±５分程度は十分許容されるだろう。寿命制御を高めるために返って高価にする必要はない。

このように本実施形態によれば、ＢＩＯＳモジュール２０に加え認証モジュール３０及び寿命制御モジュール４０を備えることにより、ＢＩＯＳの認証をパスワードによって制限することができ、セキュリティの向上をはかることができる。しかもこの場合、認証コードは読み出し可能期間が限定されたメモリセル内に保持されるため、ＨＤＤ内に認証コードが残ることはない。ＢＩＯＳチップ内の認証コードもブート時にリフレッシュされることになる。従って、仮にノートＰＣ等の盗難事故が生じたとしても、このＰＣから社内ネットワークにアクセスされるのを未然に防止することができる。

また、図６に示すように、ＢＩＯＳパスワード入力前に認証モジュール３０のリフレッシュを行うことで、更にセキュリティが向上する。

（第２の実施形態）
図７は、本発明の第２の実施形態に係わるＢＩＯＳ認証システムを示す回路構成図である。なお、図２と同一部分には同一符号を付して、その詳しい説明は省略する。

本実施形態は、第１の実施形態のような技術を将来ＢＩＯＳ以外にも拡張する可能性を考慮に入れ、寿命制御性を高める工夫を付加したものである。

図７に示すように、寿命制御モジュール５０の基本ユニットは、１つの不揮発性メモリセルのみではなく、エージングデバイスとしてのＳＳＡＤセルと、ブレーカ機能を待つセルと、センスアンプとから構成され、この基本ユニットが列方向に並列接続されている。

センスアンプに通電する電流が一定の範囲に収まらない場合ブレーカを落とし、並列回路から当該ＳＳＡＤセルを切り離す働きをする。これは、例えば文献（特開２００４−９４９２２号公報）で提案されているトリミング技術の応用である。なお、センスアンプ部分は寿命制御モジュール５０内に形成してもよいし、デコーダ等の周辺回路に含まれるようにしてもよい。

このような構成であれば、バラツキのあるセルを切り離すことができるため、寿命制御性の向上をはかることができる。

なお、図７に示すブレーカとしての不揮発性メモリセルの代わりに、図８に示すように、ブレーカとしてＭＯＳトランジスタを用いることも可能である。このような寿命制御モジュール６０を用いても上記と同様の効果が得られる。

（第３の実施形態）
図９（ａ）〜（ｆ）は、本発明の第３の実施形態に係わるＢＩＯＳ認証システムの基本構成を示すブロック図であり、ユニットのレイアウトの例を示している。

本実施形態の特徴は、寿命制御モジュールとしてのＳＳＡＤユニット（並列アレイ）と認証コードユニット（ＮＡＮＤアレイ）がそれぞれ行方向と列方向、或いは列方向と行方向に分離され、残りの部分をＢＩＯＳユニット（ＮＯＲアレイ）が占めることによって効率良く集積される点である。本実施形態では、この特徴を残す限りどのようなレイアウトも可能である。

また、上述した認証コードは、ＢＩＯＳパスワードを打ち込んだ後にＢＩＯＳパスワードに応じて生成される暗号コード或いは暗号化認証コードを複合化する複合鍵であることが望ましく、その場合に認証コード領域（認証モジュール）に記憶される認証コードは暗号コード又は複合鍵となることが望ましい。

（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。実施形態に用いた基本モジュールは必ずしもＢＩＯＳを記憶するＮＯＲ型のメモリセルユニットに限るものではなく、ＢＩＯＳ以外のデータを記憶したメモリセルユニットであっても良い。さらに、映像データを記憶したメモリセルユニットであっても良い。また、メモリセルユニットの代わりにＣＰＵ等のプロセッサユニットを配置することも可能である。この場合、パスワードが認証されないとＣＰＵが使用できないことになり、ＰＣとしても使用できないことになる。

その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。

第１の実施形態に係わるＢＩＯＳ認証システムの基本構成を示すブロック図。第１の実施形態に係わるＢＩＯＳ認証システムの具体的構成を示す回路構成図。寿命制御モジュールを構成するセルトランジスタの例を示す素子構造断面図。図３に示す素子がＳＳＡＤとしての機能を有することを説明するための図。第１の実施形態の動作を説明するためのフローチャート。第１の実施形態の動作を説明するためのフローチャート。第２の実施形態に係わるＢＩＯＳ認証システムを説明するためのもので、トリミング回路により寿命制御性を高めた認証コード付きＢＩＯＳユニットの一例を示す回路構成図。トリミング回路により寿命制御性を高めた認証コード付きＢＩＯＳユニットの他の例を示す回路構成図。第３の実施形態を説明するためのもので、寿命制御された認証コード付きＢＩＯＳユニットのレイアウト例を示す図。

符号の説明

１０…半導体基板
２０…ＢＩＯＳモジュール
３０…認証モジュール
４０，５０，６０…寿命制御モジュール

Claims

半導体基板と、
この基板上の一部に不揮発性のメモリセルユニット又はプロセッサユニットを有する基本モジュールと、
前記基板上の前記基本モジュールとは異なる領域に不揮発性メモリセルを有し、前記基本モジュールに関する認証コードを記憶する認証モジュールと、
前記基板上の前記基本モジュール及び認証モジュールとは異なる領域に、不揮発性メモリセルを用いて形成され電荷の蓄積により一定期間オンするエージングデバイスを有し、該エージングデバイスのオン期間のみ前記認証モジュールの読み出しを許可する寿命制御モジュールと、
を具備したことを特徴とする半導体装置。
前記認証モジュールは、不揮発性メモリセルが行方向に直列接続されたセルアレイであり、
前記寿命制御モジュールのエージングデバイスは、不揮発性メモリセルが列方向に並列接続され、ゲートが共通接続されたセルアレイであり、
前記エージングデバイスのセルアレイは前記認証モジュールのセルアレイのソースラインと接地端との間に挿入され、
前記エージングデバイスのセルアレイのゲートが前記認証モジュールのセルアレイの基板若しくはウェル層に接続されていることを特徴とする請求項１記載の半導体装置。
前記認証モジュールと寿命制御モジュールは、相互に直交する方向に配列されていることを特徴とする請求項２記載の半導体装置。
前記寿命制御モジュールのエージングデバイスを構成する不揮発性メモリセルは、前記基板上にトンネル絶縁膜を介して形成された浮遊ゲートと、該浮遊ゲート上に電極間絶縁膜を介して形成された制御ゲートとを有する２層ゲート構成であり、前記浮遊ゲートに電荷が蓄積されてから一定の期間だけオンすることを特徴とする請求項１〜３の何れかに記載の半導体装置。
前記寿命制御モジュールのエージングデバイスは、直列接続された２つの不揮発性メモリセルと、これらのセルに通電された電流が一定の範囲内に収まらない場合その一方のゲートをオフにするセンスアンプと、を有する基本ユニットを複数個並列接続して構成されることを特徴とする請求項１〜３の何れかに記載の半導体装置。
前記寿命制御モジュールのエージングデバイスは、不揮発性メモリセルとＭＯＳトランジスタを直列接続した直列接続部と、この直列接続部に通電された電流が一定の範囲内に収まらない場合に前記ＭＯＳトランジスタのゲートをオフにするセンスアンプと、を有する基本ユニットを複数個並列接続して構成されることを特徴とする請求項１〜３の何れかに記載の半導体装置。
前記基本モジュールは矩形状に配置され、前記認証モジュールは前記基本モジュールの第１の辺に隣接して配置され、前記寿命制御モジュールは前記基本モジュールの第１の辺に直交する第２の辺に隣接して配置されていることを特徴とする請求項１〜６の何れかに記載の半導体装置。
前記基本モジュールは、不揮発性メモリセルが行方向及び列方向に配列され、ＢＩＯＳ情報を記憶するＮＯＲ型の不揮発性メモリセルユニットであることを特徴とする請求項１〜７の何れかに記載の半導体装置。
前記基本モジュール，認証モジュール，及び寿命制御モジュールを構成する各メモリセルは同一設計ルールにて同時に形成されたものであることを特徴とする請求項８記載の半導体装置。
半導体基板と、
この基板上の一部に、不揮発性メモリセルを行方向及び列方向に配列して形成されたＮＯＲ型のメモリセルユニットを有し、ＢＩＯＳ情報を記憶するＢＩＯＳモジュールと、
前記基板上の前記ＢＩＯＳモジュールとは異なる領域に配置され、不揮発性メモリセルを行方向に直列接続したセルアレイからなり、前記ＢＩＯＳモジュールに関する認証コードを記憶する認証モジュールと、
前記基板上の前記ＢＩＯＳモジュール及び認証モジュールとは異なる領域に配置され、電荷の蓄積により一定期間オンする不揮発性メモリセルが列方向に並列接続され、且つゲートが共通接続されると共に前記認証モジュールのセルアレイの基板若しくはウェル層に接続されたセルアレイからなり、該セルアレイのオン期間のみ前記認証モジュールの読み出しを許可する寿命制御モジュールと、
を具備したことを特徴とするＢＩＯＳ認証システム。
前記認証コードはＢＩＯＳパスワードを基に作成されるものであり、ＢＩＯＳパスワードの入力時に、前記寿命制御モジュールの不揮発性メモリセルのゲートを駆動することにより、以前の認証コードがリフレッシュされることを特徴とする請求項１０記載のＢＩＯＳ認証システム。
前記認証コードにハードウェア的に付与される寿命をネットワークから制御することを特徴とする請求項１０記載のＢＩＯＳ認証システム。