JP2008310950A - 半導体処理装置及びicカード - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 54
- 230000015654 memory Effects 0.000 claims abstract description 652
- 238000012545 processing Methods 0.000 claims abstract description 154
- 238000003860 storage Methods 0.000 claims description 61
- 238000009792 diffusion process Methods 0.000 claims description 29
- 239000000758 substrate Substances 0.000 claims description 24
- 230000015556 catabolic process Effects 0.000 claims description 17
- 239000002784 hot electron Substances 0.000 claims description 16
- 229920003002 synthetic resin Polymers 0.000 claims description 7
- 239000000057 synthetic resin Substances 0.000 claims description 7
- 150000004767 nitrides Chemical class 0.000 claims description 5
- 238000000034 method Methods 0.000 abstract description 139
- 230000008569 process Effects 0.000 abstract description 116
- 239000010408 film Substances 0.000 description 47
- 238000010586 diagram Methods 0.000 description 30
- 238000012546 transfer Methods 0.000 description 16
- 238000013500 data storage Methods 0.000 description 7
- 230000006870 function Effects 0.000 description 7
- 230000014759 maintenance of location Effects 0.000 description 5
- 101100328887 Caenorhabditis elegans col-34 gene Proteins 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 230000003068 static effect Effects 0.000 description 3
- 101000837398 Homo sapiens T-cell leukemia/lymphoma protein 1B Proteins 0.000 description 2
- 102100028678 T-cell leukemia/lymphoma protein 1B Human genes 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 2
- 230000003321 amplification Effects 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 238000013507 mapping Methods 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 238000003672 processing method Methods 0.000 description 2
- 238000010187 selection method Methods 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- RRLHMJHRFMHVNM-BQVXCWBNSA-N [(2s,3r,6r)-6-[5-[5-hydroxy-3-(4-hydroxyphenyl)-4-oxochromen-7-yl]oxypentoxy]-2-methyl-3,6-dihydro-2h-pyran-3-yl] acetate Chemical compound C1=C[C@@H](OC(C)=O)[C@H](C)O[C@H]1OCCCCCOC1=CC(O)=C2C(=O)C(C=3C=CC(O)=CC=3)=COC2=C1 RRLHMJHRFMHVNM-BQVXCWBNSA-N 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 210000003128 head Anatomy 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- -1 metal oxide nitride Chemical class 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 210000001525 retina Anatomy 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
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- Memory System (AREA)
- Read Only Memory (AREA)
- Storage Device Security (AREA)
Abstract
【解決手段】本発明に係る半導体処理装置は、第1データ長単位に記憶情報の消去が行われる第1の不揮発性メモリ(21)と第2データ長単位に記憶情報の消去が行われる第2の不揮発性メモリ(22)とCPU(2)とを有する。第1の不揮発性メモリはデータの暗号化に使用する暗号化鍵の格納に使用され、第2の不揮発性メモリはCPUが処理すべきプログラムの格納に使用される。プログラムの格納と暗号鍵の格納に利用する不揮発性メモリを分け、夫々の不揮発性メモリに対する記憶情報の消去単位のデータ長が別々に規定されるから、プログラムの書き込み処理を行う前の記憶情報の消去を効率化でき、CPUの演算処理で利用する暗号鍵等の書き込みにおいては必要な処理単位のデータ長に合わせて記憶情報の消去を行うことができる。
【選択図】図1
Description
第1図には本発明に係る半導体処理装置の一例としてマイクロコンピュータが例示される。同図に示されるマイクロコンピュータ1は、特に制限されないが、所謂ICカードマイコンと称されるマイクロコンピュータである。同図に示されるマイクロコンピュータ1は、単結晶シリコンなどの1個の半導体基板若しくは半導体チップにCMOSなどの半導体集積回路製造技術によって形成される。
第3図には前記EEPROM21及びフラッシュメモリ22に採用されている不揮発性メモリセルの構造が縦断面によって例示される。ここでは、特に制限されないが、EEPROM21とフラッシュメモリ22に同じ不揮発性メモリセルを用いる。
第6図にはフラッシュメモリのようにバイト分割を採用しないときのメモリアレイの様子が消去処理状態を一例に示される。メモリセルMCのメモリゲート電極(34)は行単位でメモリゲート制御線MG0,MG1に接続され、メモリセルMCのコントロールゲート電極(37)は行単位でコントロールゲート制御線CG0,CG1に接続される。2行分のメモリセルMCのソース線接続電極(30)は共通ソース線SL0に接続され、メモリセルMCのビット線接続電極(35)は列毎に対応するビット線b0〜b3に接続する。このメモリアレイ構成により、メモリセルMCは共通ソース線SL0側にメモリゲート電極(34)、ビット線b0〜b3側にコントロールゲート電極(37)が位置する。
第24図には前記不揮発性メモリモジュール6のブロック図が例示される。不揮発性メモリモジュール6は、EEPROM21に専用の回路としてEEPROM用メモリアレイ40、ビットデコーダ・ドライバ41、及びワードデコーダ・ドライバ42を有し、また、フラッシュメモリ22に専用の回路としてフラッシュメモリ用メモリアレイ43、ビットデコーダ・ドライバ44、及びワードデコーダ・ドライバ45を有する。EEPROM21とフラッシュメモリ22は前述の通り同じスプリットゲート型MONOS構造のメモリセルを用いているから、双方に一部共通化された回路として、電源回路46、書き込み読み出し回路47、及びメモリ制御回路48を備え、周辺回路が一部共通化され、メモリモジュールの小型化、更にはマイクロコンピュータチップの縮小に寄与する。
前記不揮発性メモリモジュール6の利用形態について説明する。EEPROM21には暗号鍵、ユーザの個人情報などのように長期にデータ保持の必要な小サイズのデータを格納する領域に使用するのに好適である。フラッシュメモリ22には大容量かつ高速書き込みが必要なプログラムなどの情報を格納するのに好適である。EEPREOM21とフラッシュメモリ22の双方に用いるメモリセルは同一プロセスのものを用いるのがよい。共通プロセスを使用するため、マスク枚数を低減可能になるからである。電源回路46、ワードデコーダ・ドライバ50、書き込み読み出し回路47等を共通化することで、モジュール面積が低減される。またバスインターフェイスを共通化することで、チップ設計を容易化することができる。
第45図には接触インタフェース形式のICカード60Aの外観が例示される。合成樹脂から成るカード基板61には、特に制限されないが、電極パターンによって形成された端子62が表面に露出され、前記マイクロコンピュータ1が埋め込まれている。マイクロコンピュータ1は第1図に例示した構成を備える。前記電極パターンにはマイクロコンピュータ1の対応する外部端子が結合される。
2 CPU
4 RAM
5 タイマ
6 不揮発性メモリモジュール
7 コプロセッサ
9 クロック生成回路
11 システムコントロールロジック
12 入出力ポート
13 データバス
14 アドレスバス
21 EEPROM
22 フラッシュメモリ
Claims (27)
- 1の半導体基板に第1データ長単位に記憶情報の消去が行われる第1の不揮発性メモリと、第2データ長単位に記憶情報の消去が行われる第2の不揮発性メモリと、中央処理装置とを有し、外部と暗号化したデータの入出力が可能であり、
前記第1の不揮発性メモリは前記データの暗号化に使用する暗号化鍵の格納に使用され、
前記第2の不揮発性メモリは前記中央処理装置が処理すべきプログラムの格納に使用され、
前記第1の不揮発性メモリと前記第2の不揮発性メモリはそれぞれ複数の不揮発性メモリセルを有し、
それぞれの不揮発性メモリセルは基板上に形成された第1の拡散層領域と第2の拡散層領域との間にチャネル領域を有し、チャネル領域上に第1絶縁膜を介して電荷蓄積層を有し、電荷蓄積層上に第2絶縁膜を介して第1ゲート端子を有し、電荷蓄積層直下の第1チャネル領域に隣接する第2チャネル領域上に、第1ゲート端子と第3絶縁膜を介して第2ゲート端子を有し、
前記第3絶縁膜下のチャネル領域で発生したホットエレクトロンを
前記電荷蓄積層に注入し、又は前記電荷蓄積層から電荷を引き抜くことによりメモリセルのしきい値電圧を変化させる動作を行い、
前記第1の不揮発性メモリは第1制御信号線を有し、前記第1の不揮発性メモリを構成する複数の不揮発性メモリセルのうち所定数の不揮発性メモリセルの第1ゲート端子と第1制御信号線とが電気的に接続可能とされ、前記第1制御信号線は前記第1データ長単位毎にスイッチ回路を介して前記所定数の不揮発性メモリセルの第1ゲート端子と接続され、
前記第2の不揮発性メモリは第2制御信号線を有し、前記第2の不揮発性メモリを構成する複数の不揮発性メモリセルのうち所定数の不揮発性メモリセルの第1ゲート端子と第2制御信号線とが電気的に接続されることを特徴とする半導体処理装置。 - 前記第1の不揮発性メモリは更に個人を特定するために用いられる情報の格納に使用されることを特徴とする請求の範囲第1項記載の半導体処理装置。
- 前記第1データ長は前記第2データ長よりも短いことを特徴とする請求の範囲第2項記載の半導体処理装置。
- 前記半導体処理装置は更に外部との入出力に用いられる端子を有し、
前記プログラムは前記端子を介して外部から供給され前記第2の不揮発性メモリに格納されることを特徴とする請求の範囲第3項記載の半導体処理装置。 - 前記中央処理装置は前記第1の不揮発性メモリと前記第2の不揮発性メモリとを並行してアクセス処理が可能であることを特徴とする請求の範囲第4項記載の半導体処理装置。
- 前記第1の不揮発性メモリは複数のメモリセルから成るメモリアレイ部と選択されたメモリセルへのアクセス制御を行なう制御部とを有し、
前記第2の不揮発性メモリは複数のメモリセルから成るメモリアレイ部と選択されたメモリセルへのアクセス制御を行なう制御部とを有し、
前記第1の不揮発性メモリの制御部と前記第2の不揮発性メモリの制御部は少なくとも一部において共通であることを特徴とする請求の範囲第5項記載の半導体処理装置。 - 前記共通とされる制御部の一部は、メモリセルからデータを読み出す際の読み出し信号を増幅するために用いられるアンプ回路であることを特徴とする請求の範囲第6項記載の半導体処理装置。
- 前記共通とされる制御部の一部は、メモリセルにアクセスする際にメモリセルに印加する電圧を発生させる電圧発生回路であることを特徴とする請求の範囲第6項記載の半導体処理装置。
- 前記共通とされる制御部の一部は、メモリセルにアクセスする際にメモリセルを選択するデコーダ回路であることを特徴とする請求の範囲第6項記載の半導体処理装置。
- 第1データ長単位に記憶情報の消去が行われる第1の不揮発性メモリと、第2データ長単位に記憶情報の消去が行われる第2の不揮発性メモリと、中央処理装置と、外部とデータの入出力を行なうための端子とを有し、1の合成樹脂に封入され、
前記外部とは暗号化したデータの入出力が行われ、
前記第1の不揮発性メモリは前記データの暗号化に使用する暗号化鍵の格納に使用され、
前記第2の不揮発性メモリは前記中央処理装置が処理すべきプログラムの格納に使用され、
前記第1の不揮発性メモリと前記第2の不揮発性メモリはそれぞれ複数の不揮発性メモリセルを有し、
それぞれの不揮発性メモリセルは基板上に形成された第1の拡散層領域と第2の拡散層領域との間にチャネル領域を有し、チャネル領域上に第1絶縁膜を介して電荷蓄積層を有し、電荷蓄積層上に第2絶縁膜を介して第1ゲート端子を有し、電荷蓄積層直下の第1チャネル領域に隣接する第2チャネル領域上に、第1ゲート端子と第3絶縁膜を介して第2ゲート端子を有し、
前記第3絶縁膜下のチャネル領域で発生したホットエレクトロンを前記電荷蓄積層に注入し、又は前記電荷蓄積層から電荷を引き抜くことによりメモリセルのしきい値電圧を変化させる動作を行い、
前記第1の不揮発性メモリは第1制御信号線を有し、前記第1の不揮発性メモリを構成する複数の不揮発性メモリセルのうち所定数の不揮発性メモリセルの第1ゲート端子と第1制御信号線とが電気的に接続可能とされ、前記第1制御信号線は前記第1データ長単位毎にスイッチ回路を介して前記所定数の不揮発性メモリセルの第1ゲート端子と接続され、
前記第2の不揮発性メモリは第2制御信号線を有し、前記第2の不揮発性メモリを構成する複数の不揮発性メモリセルのうち所定数の不揮発性メモリセルの第1ゲート端子と第2制御信号線とが電気的に接続されることを特徴とするICカード。 - 第1データ長単位に記憶情報の消去が行われる第1の不揮発性メモリと、第2データ長単位に記憶情報の消去が行われる第2の不揮発性メモリと、中央処理装置と、外部とデータの入出力を行なうためのアンテナとを合成樹脂に封入されて備え、
前記外部とは暗号化したデータの入出力が行われ、
前記第1の不揮発性メモリは前記データの暗号化に使用する暗号化鍵の格納に使用され、
前記第2の不揮発性メモリは前記中央処理装置が処理すべきプログラムの格納に使用され、
前記第1の不揮発性メモリと前記第2の不揮発性メモリはそれぞれ複数の不揮発性メモリセルを有し、
それぞれの不揮発性メモリセルは基板上に形成された第1の拡散層領域と第2の拡散層領域との間にチャネル領域を有し、チャネル領域上に第1絶縁膜を介して電荷蓄積層を有し、電荷蓄積層上に第2絶縁膜を介して第1ゲート端子を有し、電荷蓄積層直下の第1チャネル領域に隣接する第2チャネル領域上に、第1ゲート端子と第3絶縁膜を介して第2ゲート端子を有し、
前記第3絶縁膜下のチャネル領域で発生したホットエレクトロンを前記電荷蓄積層に注入し、又は前記電荷蓄積層から電荷を引き抜くことによりメモリセルのしきい値電圧を変化させる動作を行い、
前記第1の不揮発性メモリは第1制御信号線を有し、前記第1の不揮発性メモリを構成する複数の不揮発性メモリセルのうち所定数の不揮発性メモリセルの第1ゲート端子と第1制御信号線とが電気的に接続可能とされ、前記第1制御信号線は前記第1データ長単位毎にスイッチ回路を介して前記所定数の不揮発性メモリセルの第1ゲート端子と接続され、
前記第2の不揮発性メモリは第2制御信号線を有し、前記第2の不揮発性メモリを構成する複数の不揮発性メモリセルのうち所定数の不揮発性メモリセルの第1ゲート端子と第2制御信号線とが電気的に接続されることを特徴とするICカード。 - 前記中央処理装置と第1の不揮発性メモリは第1の半導体基板上に形成され、
前記第2の不揮発性メモリは第2の半導体基板上に形成され、
前記第1の不揮発性メモリはデータを格納するためにメモリセルに窒化膜が用いられることを特徴とする請求の範囲第10項又は第11項記載のICカード。 - 前記中央処理装置と第1の不揮発性メモリは第1の半導体基板上に形成され、
前記第2の不揮発性メモリは第2の半導体基板上に形成され、
前記第2の不揮発性メモリはデータを格納するためにメモリセルにフローティングゲートが用いられることを特徴とする請求の範囲第10項又は第11項記載のICカード。 - 第1データ長単位に記憶情報の消去が行われる第1の不揮発性メモリと、第2データ長単位に記憶情報の消去が行われる第2の不揮発性メモリと、中央処理装置と、外部インタフェース回路とを有し、
前記第1の不揮発性メモリはデータの格納に使用され、
前記第2の不揮発性メモリは前記中央処理装置が処理すべきプログラムの格納に使用され、
前記第1の不揮発性メモリと前記第2の不揮発性メモリはそれぞれ複数の不揮発性メモリセルを有し、
それぞれの不揮発性メモリセルは基板上に形成された第1の拡散層領域と第2の拡散層領域との間にチャネル領域を有し、チャネル領域上に第1絶縁膜を介して電荷蓄積層を有し、電荷蓄積層上に第2絶縁膜を介して第1ゲート端子を有し、電荷蓄積層直下の第1チャネル領域に隣接する第2チャネル領域上に、第1ゲート端子と第3絶縁膜を介して第2ゲート端子を有し、
前記第3絶縁膜下のチャネル領域で発生したホットエレクトロンを前記電荷蓄積層に注入し、又は前記電荷蓄積層から電荷を引き抜くことによりメモリセルのしきい値電圧を変化させる動作を行い、
前記第1データ長は前記第2データ長よりも短く、
前記第1の不揮発性メモリは第1制御信号線を有し、前記第1の不揮発性メモリを構成する複数の不揮発性メモリセルのうち所定数の不揮発性メモリセルの第1ゲート端子と第1制御信号線とが電気的に接続可能とされ、前記第1制御信号線は前記第1データ長単位毎にスイッチ回路を介して前記所定数の不揮発性メモリセルの第1ゲート端子と接続され、
前記第2の不揮発性メモリは第2制御信号線を有し、前記第2の不揮発性メモリを構成する複数の不揮発性メモリセルのうち所定数の不揮発性メモリセルの第1ゲート端子と第2制御信号線とが電気的に接続されることを特徴とする半導体処理装置。 - 前記不揮発性メモリセルは、半導体基板に、ソース領域、ドレイン領域、及び前記ソース領域とドレイン領域に挟まれたチャンネル領域とを有し、前記チャネル領域上には、第1絶縁膜を介して配置されたコントロールゲート電極と、第2絶縁膜及び電荷蓄積性絶縁膜を介して配置され前記コントロールゲート電極と電気的に分離されたメモリゲート電極とを有し、前記コントロールゲート電極のゲート耐圧は前記メモリゲート電極のゲート耐圧よりも低いことを特徴とする請求の範囲第14項記載の半導体処理装置。
- 前記コントロールゲート電極のゲート耐圧は前記CPUに含まれるMOSトランジスタのゲート耐圧に等しいことを特徴とする請求の範囲第15項記載の半導体処理装置。
- 第1の不揮発性メモリは第1データ長単位に記憶情報の消去が行なわれたメモリセルに対する情報保持を第1データ長単位に行なうことを特徴とする請求の範囲第15項記載の半導体処理装置。
- 第2の不揮発性メモリは第2データ長単位に記憶情報の消去が行なわれたメモリセルに対する情報保持を第2データ長よりも短い単位で行なうことを特徴とする請求の範囲第15項記載の半導体処理装置。
- 前記中央処理装置は前記第1の不揮発性メモリと前記第2の不揮発性メモリとへ並行してアクセス処理が可能であることを特徴とする請求の範囲第15項記載の半導体処理装置。
- 前記第1の不揮発性メモリは複数のメモリセルから成るメモリアレイ部と選択されたメモリセルへのアクセス制御を行なう制御部とを有し、
前記第2の不揮発性メモリは複数のメモリセルから成るメモリアレイ部と選択されたメモリセルへのアクセス制御を行なう制御部とを有し、
前記第1の不揮発性メモリの制御部と前記第2の不揮発性メモリの制御部は少なくとも一部において共通であることを特徴とする請求の範囲第19項記載の半導体処理装置。 - 前記共通とされる制御部の一部は、メモリセルからデータを読み出す際の読み出し信号を増幅するために用いられるアンプ回路であることを特徴とする請求の範囲第20項記載の半導体処理装置。
- 前記共通とされる制御部の一部は、メモリセルにアクセスする際にメモリセルに印加する電圧を発生させる電圧発生回路であることを特徴とする請求の範囲第20項記載の半導体処理装置。
- 前記共通とされる制御部の一部は、メモリセルにアクセスする際にメモリセルを選択するデコーダ回路であることを特徴とする請求の範囲第20項記載の半導体処理装置。
- 第1データ長単位に記憶情報の消去が行われる第1の不揮発性メモリと、第2データ長単位に記憶情報の消去が行われる第2の不揮発性メモリと、中央処理装置と、外部とデータの入出力を行うための端子とを合成樹脂に封入されて備え、
前記第1の不揮発性メモリはデータの格納に使用され、
前記第2の不揮発性メモリは前記中央処理装置が処理すべきプログラムの格納に使用され、
前記第1の不揮発性メモリと前記第2の不揮発性メモリはそれぞれ複数の不揮発性メモリセルを有し、
それぞれの不揮発性メモリセルは基板上に形成された第1の拡散層領域と第2の拡散層領域との間にチャネル領域を有し、チャネル領域上に第1絶縁膜を介して電荷蓄積層を有し、電荷蓄積層上に第2絶縁膜を介して第1ゲート端子を有し、電荷蓄積層直下の第1チャネル領域に隣接する第2チャネル領域上に、第1ゲート端子と第3絶縁膜を介して第2ゲート端子を有し、
前記第3絶縁膜下のチャネル領域で発生したホットエレクトロンを前記電荷蓄積層に注入し、又は前記電荷蓄積層から電荷を引き抜くことによりメモリセルのしきい値電圧を変化させる動作を行い、
前記第1データ長は前記第2データ長よりも短く、
前記第1の不揮発性メモリは第1制御信号線を有し、前記第1の不揮発性メモリを構成する複数の不揮発性メモリセルのうち所定数の不揮発性メモリセルの第1ゲート端子と第1制御信号線とが電気的に接続可能とされ、前記第1制御信号線は前記第1データ長単位毎にスイッチ回路を介して前記所定数の不揮発性メモリセルの第1ゲート端子と接続され、
前記第2の不揮発性メモリは第2制御信号線を有し、前記第2の不揮発性メモリを構成する複数の不揮発性メモリセルのうち所定数の不揮発性メモリセルの第1ゲート端子と第2制御信号線とが電気的に接続されることを特徴とするICカード。 - 第1データ長単位に記憶情報の消去が行われる第1の不揮発性メモリと、第2データ長単位に記憶情報の消去が行われる第2の不揮発性メモリと、中央処理装置と、外部とデータの入出力を行なうためのアンテナとを合成樹脂に封入されて備え、
前記第1の不揮発性メモリはデータの格納に使用され、
前記第2の不揮発性メモリは前記中央処理装置が処理すべきプログラムの格納に使用され、
前記第1の不揮発性メモリと前記第2の不揮発性メモリはそれぞれ複数の不揮発性メモリセルを有し、
それぞれの不揮発性メモリセルは基板上に形成された第1の拡散層領域と第2の拡散層領域との間にチャネル領域を有し、チャネル領域上に第1絶縁膜を介して電荷蓄積層を有し、電荷蓄積層上に第2絶縁膜を介して第1ゲート端子を有し、電荷蓄積層直下の第1チャネル領域に隣接する第2チャネル領域上に、第1ゲート端子と第3絶縁膜を介して第2ゲート端子を有し、
前記第3絶縁膜下のチャネル領域で発生したホットエレクトロンを前記電荷蓄積層に注入し、又は前記電荷蓄積層から電荷を引き抜くことによりメモリセルのしきい値電圧を変化させる動作を行い、
前記第1データ長は前記第2データ長よりも短く、
前記第1の不揮発性メモリは第1制御信号線を有し、前記第1の不揮発性メモリを構成する複数の不揮発性メモリセルのうち所定数の不揮発性メモリセルの第1ゲート端子と第1制御信号線とが電気的に接続可能とされ、前記第1制御信号線は前記第1データ長単位毎にスイッチ回路を介して前記所定数の不揮発性メモリセルの第1ゲート端子と接続され、
前記第2の不揮発性メモリは第2制御信号線を有し、前記第2の不揮発性メモリを構成する複数の不揮発性メモリセルのうち所定数の不揮発性メモリセルの第1ゲート端子と第2制御信号線とが電気的に接続されることを特徴とするICカード。 - 前記不揮発性メモリセルは、半導体基板に、ソース領域、ドレイン領域、及び前記ソース領域とドレイン領域に挟まれたチャンネル領域とを有し、前記チャネル領域上には、第1絶縁膜を介して配置されたコントロールゲート電極と、第2絶縁膜及び電荷蓄積性絶縁膜を介して配置され前記コントロールゲート電極と電気的に分離されたメモリゲート電極とを有し、前記コントロールゲート電極のゲート耐圧は前記メモリゲート電極のゲート耐圧よりも低いことを特徴とする請求の範囲第24項又は25項記載のICカード。
- 前記コントロールゲート電極のゲート耐圧は前記CPUに含まれるMOSトランジスタのゲート耐圧に等しいことを特徴とする請求の範囲第26項記載のICカード。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008176644A JP4906122B2 (ja) | 2008-07-07 | 2008-07-07 | 半導体処理装置及びicカード |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2008176644A JP4906122B2 (ja) | 2008-07-07 | 2008-07-07 | 半導体処理装置及びicカード |
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Application Number | Title | Priority Date | Filing Date |
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JP2004534032A Division JP4177329B2 (ja) | 2002-08-29 | 2002-08-29 | 半導体処理装置及びicカード |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008310950A true JP2008310950A (ja) | 2008-12-25 |
JP4906122B2 JP4906122B2 (ja) | 2012-03-28 |
Family
ID=40238405
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008176644A Expired - Fee Related JP4906122B2 (ja) | 2008-07-07 | 2008-07-07 | 半導体処理装置及びicカード |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4906122B2 (ja) |
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Legal Events
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A711 | Notification of change in applicant |
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|
A977 | Report on retrieval |
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|
A131 | Notification of reasons for refusal |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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R150 | Certificate of patent or registration of utility model |
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R350 | Written notification of registration of transfer |
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