JP4686161B2 - 集積回路デバイス、集積回路デバイスの製造方法および単一の集積回路にデータとコードとを保存するための方法 - Google Patents
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Description
101 第1のメモリアレイ
102 第2のメモリアレイ
103 周辺回路
200 集積回路
201 第1のメモリアレイ
202 第2のメモリアレイ
203 周辺回路
204 SRAMメモリ
205 ユーザ・プログラマブルプロセッサ
300 半導体基板
301 第1のチャネル端子
302 第2のチャネル端子
303 ゲート構造
305 領域
310 第1の誘電体層
311 局部電荷トラッピング構造
312 第2の誘電体層
315 領域
BL1 ビット線
BL2 ビット線
BL3 ビット線
WL1 ワード線
WL2 ワード線
WL3 ワード線
700 メモリアレイ
702 ワード線
704 ビット線
708 ブロック
709 NROM型ステートマシン
714 ビット線
719 PHINES型ステートマシン
720 メモリアレイ
732 ワード線
Claims (37)
- 半導体基板と、
電荷蓄積不揮発性メモリセルを備え、第1の動作アルゴリズムに従って第1のデータ用途のためのデータを保存するように構成された、前記半導体基板上の第1のメモリアレイと、
電荷蓄積不揮発性メモリセルを備え、第2の動作アルゴリズムに従って前記第1のデータ用途と異なる第2のデータ用途のためのデータを保存するように構成された、前記半導体基板上の第2のメモリアレイと、
前記第1のメモリアレイと前記第2のメモリアレイとに結合され、前記第1の動作アルゴリズムと前記第2の動作アルゴリズムとに従って、前記第1のメモリアレイと前記第2のメモリアレイとにおけるデータを読み出し、書き込み、消去するためのロジックを含むコントローラと、を備え、
前記第1のメモリアレイは、第1のセル構造を有する第1のメモリセルを含み、前記第2のメモリアレイは、前記第1のセル構造と同じである第2のセル構造を有する第2のメモリセルを含み、
前記第1の動作アルゴリズムは、ホール注入によって書き込みすることと、電界アシストエレクトロン注入によって消去することとを含み、前記第2の動作アルゴリズムは、エレクトロン注入によって書き込みすることと、ホール注入によって消去することとを含むことを特徴とする集積回路デバイス。 - 前記第1のメモリアレイにおける電荷蓄積不揮発性メモリセルは、それぞれ、前記半導体基板内の第1のチャネル端子とチャネルと第2のチャネル端子と、前記チャネルを覆う第1の誘電体層と電荷トラッピング構造と第2の誘電体層と、ゲート端子とを備えることを特徴とする請求項1に記載の集積回路デバイス。
- 前記第1のメモリアレイと前記第2のメモリアレイとにおける電荷蓄積不揮発性メモリセルは、それぞれ、前記半導体基板内の第1のチャネル端子とチャネルと第2のチャネル端子と、前記チャネルを覆う第1の誘電体層と電荷トラッピング構造と第2の誘電体層と、ゲート端子とを備えることを特徴とする請求項1に記載の集積回路デバイス。
- 前記第1のメモリアレイと前記第2のメモリアレイとにおける電荷蓄積不揮発性メモリセルは、それぞれ、前記半導体基板内の第1のチャネル端子とチャネルと第2のチャネル端子と、前記チャネルを覆う第1の誘電体層と電荷トラッピング構造と第2の誘電体層と、ゲート端子とを備え、
前記電荷トラッピング構造は、少なくとも窒化ケイ素、Al2O3、HfOX、ZrOX、または他の金属酸化物のいずれか一つから構成されていることを特徴とする請求項1に記載の集積回路デバイス。 - 前記第1のメモリアレイにおける電荷蓄積不揮発性メモリセルは第1のセル構造を有し、前記第2のメモリアレイにおける電荷蓄積不揮発性メモリセルは、前記第1のセル構造と略同一である第2のセル構造を有することを特徴とする請求項1に記載の集積回路デバイス。
- 前記第1の動作アルゴリズムは、バンド間トンネリング誘起ホール注入によって書き込みすることを含むことを特徴とする請求項1に記載の集積回路デバイス。
- 前記第2の動作アルゴリズムは、チャネルエレクトロン注入によって書き込みすることを含むことを特徴とする請求項1に記載の集積回路デバイス。
- 前記第2の動作アルゴリズムは、バンド間トンネリング誘起ホール注入によって消去することを含むことを特徴とする請求項1に記載の集積回路デバイス。
- 前記第1のメモリアレイと前記第2のメモリアレイとにおける電荷蓄積不揮発性メモリセルは、互いに略同一構造を有する複数のフラッシュメモリセルを含むことを特徴とする請求項1に記載の集積回路デバイス。
- 前記第1のメモリアレイと前記第2のメモリアレイとにおける電荷蓄積不揮発性メモリセルは、窒化物電荷トラッピング構造を備えた互いに略同一構造を有する複数のフラッシュメモリセルを含むことを特徴とする請求項1に記載の集積回路デバイス。
- 前記第1のメモリアレイと前記第2のメモリアレイとにおける電荷蓄積不揮発性メモリセルは、各メモリセルにつき2ビットを保存するようにされた複数のフラッシュメモリセルを含むことを特徴とする請求項1に記載の集積回路デバイス。
- 前記コントローラ回路は、前記半導体基板上にあることを特徴とする請求項1に記載の集積回路デバイス。
- 前記第1のメモリアレイと前記第2のメモリアレイとに結合された、前記半導体基板上のSRAMアレイとユーザ・プログラマブルプロセッサとを有することを特徴とする請求項1に記載の集積回路デバイス。
- 半導体基板を準備し、
電荷蓄積不揮発性メモリセルを備え、第1の動作アルゴリズムに従って第1のデータ用途のためのデータを保存するように構成され且つ第1のセル構造を有する第1のメモリセルを含む第1のメモリアレイを前記半導体基板上に形成し、
電荷蓄積不揮発性メモリセルを備え、第2の動作アルゴリズムに従って前記第1のデータ用途と異なる第2のデータ用途のためのデータを保存するように構成され且つ前記第1のセル構造と同じである第2のセル構造を有する第2のメモリセルを含む第2のメモリアレイを前記半導体基板上に形成し、
前記第1のメモリアレイと前記第2のメモリアレイとに結合され、前記第1の動作アルゴリズムと前記第2の動作アルゴリズムとに従って、前記第1のメモリアレイと前記第2のメモリアレイとにおけるデータを読み出し、書き込み、消去するためのロジックを含むコントローラを準備し、
前記第1の動作アルゴリズムは、ホール注入によって書き込みすることと、電界アシストエレクトロン注入によって消去することとを含み、前記第2の動作アルゴリズムは、エレクトロン注入によって書き込みすることと、ホール注入によって消去することとを含むことを特徴とする集積回路デバイスの製造方法。 - 前記第1のメモリアレイの形成は、前記半導体基板内に第1のチャネル端子とチャネルと第2のチャネル端子とを作り、前記チャネルを覆う第1の誘電体層と電荷トラッピング構造と第2の誘電体層とを有する電荷蓄積構造と、前記第2の誘電体層を覆うゲート端子とを構築することによって形成する、複数のメモリセルの形成を含むことを特徴とする請求項14に記載の集積回路デバイスの製造方法。
- 前記第1のメモリアレイの形成と前記第2のメモリアレイの形成は、前記第1のメモリアレイのための第1の複数のビット線と前記第2のメモリアレイのための第2の複数のビット線とを同時に形成し、前記第1のメモリアレイにおける第1の複数のワード線と前記第2のメモリアレイにおける第2の複数のワード線とを同時に形成する、一組のプロセス工程の使用を含むことを特徴とする請求項14に記載の集積回路デバイスの製造方法。
- 前記第1のメモリアレイの形成と前記第2のメモリアレイの形成は、前記第1のメモリアレイのための第1の複数のビット線と前記第2のメモリアレイのための第2の複数のビット線とを同時に形成し、前記第1のメモリアレイと前記第2のメモリアレイとにおける前記メモリセルのための電荷蓄積構造を同時に形成し、前記第1のメモリアレイにおける第1の複数のワード線と前記第2のメモリアレイにおける第2の複数のワード線とを同時に形成する、一組のプロセス工程の使用を含むことを特徴とする請求項14に記載の集積回路デバイスの製造方法。
- 前記第1のメモリアレイと前記第2のメモリアレイとにおける電荷蓄積不揮発性メモリセルは、それぞれ、前記半導体基板内の第1のチャネル端子とチャネルと第2のチャネル端子と、前記チャネルを覆う第1の誘電体層と電荷トラッピング構造と第2の誘電体層と、ゲート端子とを備え、
前記電荷トラッピング構造は、少なくとも窒化ケイ素、Al2O3、HfOX、ZrOX、または他の金属酸化物のいずれか一つから構成されていることを特徴とする請求項14に記載の集積回路デバイスの製造方法。 - 前記第1のメモリアレイにおける電荷蓄積不揮発性メモリセルは第1のセル構造を有し、前記第2のメモリアレイにおける電荷蓄積不揮発性メモリセルは、前記第1のセル構造と略同一である第2のセル構造を有することを特徴とする請求項14に記載の集積回路デバイスの製造方法。
- 前記第1の動作アルゴリズムは、バンド間トンネリング誘起ホール注入によって書き込みすることを含むことを特徴とする請求項14に記載の集積回路デバイスの製造方法。
- 前記第2の動作アルゴリズムは、チャネルホットエレクトロン注入によって書き込みすることを含むことを特徴とする請求項14に記載の集積回路デバイスの製造方法。
- 前記第2の動作アルゴリズムは、バンド間トンネリング誘起ホール注入によって消去することを含むことを特徴とする請求項14に記載の集積回路デバイスの製造方法。
- 前記第1のメモリアレイと前記第2のメモリアレイとにおける電荷蓄積不揮発性メモリセルは、窒化物電荷トラッピング構造を有する複数のフラッシュメモリセルを含むことを特徴とする請求項14に記載の集積回路デバイスの製造方法。
- 前記第1のメモリアレイと前記第2のメモリアレイとにおける電荷蓄積不揮発性メモリセルは、互いに略同一であるとともに窒化物電荷トラッピング構造を有する複数のフラッシュメモリセルを含むことを特徴とする請求項14に記載の集積回路デバイスの製造方法。
- 前記第1のメモリアレイと前記第2のメモリアレイとにおける電荷蓄積不揮発性メモリセルは、各メモリセルにつき2ビットを保存するようにされた複数のフラッシュメモリセルを含むことを特徴とする請求項14に記載の集積回路デバイスの製造方法。
- 前記第1のメモリアレイと前記第2のメモリアレイとに結合された、SRAMアレイとユーザ・プログラマブルプロセッサとを前記半導体基板上に形成することを含むことを特徴とする請求項14に記載の集積回路デバイスの製造方法。
- 単一の集積回路にデータとコードとを保存するための方法において、
データを読み出し、書き込み、消去するため、不揮発性メモリセルを備え且つ第1のセル構造を有する第1のメモリセルを含む第1のメモリアレイを前記集積回路にアドレス指定し、
データを読み出し、書き込み、消去するため、不揮発性メモリセルを備え且つ前記第1のセル構造と同じである第2のセル構造を有する第2のメモリセルを含む第2のメモリアレイを前記集積回路にアドレス指定し、
第1のデータ用途に適合した第1の動作アルゴリズムに従って、前記第1のメモリアレイにおけるデータを読み出し、書き込み、消去し、
前記第1のデータ用途と異なる第2のデータ用途に適合した第2の動作アルゴリズムに従って、前記第2のメモリアレイにおけるコードを読み出し、書き込み、消去し、
前記第2の動作アルゴリズムは前記第1の動作アルゴリズムとは同一ではなく、
前記第1の動作アルゴリズムは、ホール注入によって書き込みすることと、電界アシストエレクトロン注入によって消去することとを含み、前記第2の動作アルゴリズムは、エレクトロン注入によって書き込みすることと、ホール注入によって消去することとを含むことを特徴とする単一の集積回路にデータとコードとを保存するための方法。 - 前記第1のメモリアレイと前記第2のメモリアレイとにおける前記不揮発性メモリセルは、電荷蓄積メモリセルを含み、前記第1および第2のメモリアレイは、同じ形式を有することを特徴とする請求項27に記載の単一の集積回路にデータとコードとを保存するための方法。
- 前記第1のメモリアレイと前記第2のメモリアレイとにおける前記不揮発性メモリセルは、電荷トラッピング構造を有する電荷トラッピングメモリセルを含み、前記電荷トラッピング構造は、少なくとも窒化ケイ素、Al2O3、HfOX、ZrOX、または他の金属酸化物のいずれか一つから構成されていることを特徴とする請求項27に記載の単一の集積回路にデータとコードとを保存するための方法。
- 前記第1のメモリアレイにおける前記不揮発性メモリセルは、電荷トラッピングによるデータ保存に適合し、前記第2のメモリアレイにおける前記不揮発性メモリセルは、電荷トラッピングによるデータ保存に適合することを特徴とする請求項27に記載の単一の集積回路にデータとコードとを保存するための方法。
- 前記第1のメモリアレイにおける不揮発性メモリセルは第1のセル構造を有し、前記第2のメモリアレイにおける不揮発性メモリセルは、前記第1のセル構造と略同一である第2のセル構造を有することを特徴とする請求項27に記載の単一の集積回路にデータとコードとを保存するための方法。
- 前記第1の動作アルゴリズムは、バンド間トンネリング誘起ホール注入によって書き込みすることを含むことを特徴とする請求項27に記載の単一の集積回路にデータとコードとを保存するための方法。
- 前記第2の動作アルゴリズムは、チャネルホットエレクトロン注入によって書き込みすることを含むことを特徴とする請求項27に記載の単一の集積回路にデータとコードとを保存するための方法。
- 前記第2の動作アルゴリズムは、バンド間トンネリング誘起ホール注入によって消去することを含むことを特徴とする請求項27に記載の単一の集積回路にデータとコードとを保存するための方法。
- 前記第1のメモリアレイと前記第2のメモリアレイとにおける不揮発性メモリセルは、窒化物電荷トラッピング構造を有する複数のフラッシュメモリセルを含むことを特徴とする請求項27に記載の単一の集積回路にデータとコードとを保存するための方法。
- 前記第1のメモリアレイと前記第2のメモリアレイとにおける不揮発性メモリセルは、互いに略同一であるとともに窒化物電荷トラッピング構造を有する複数のフラッシュメモリセルを含むことを特徴とする請求項27に記載の単一の集積回路にデータとコードとを保存するための方法。
- 第1のメモリアレイと第2のメモリアレイとの内の少なくとも一方のメモリアレイにおいて、各メモリセルにつき2ビットを保存することを含むことを特徴とする、請求項27に記載の単一の集積回路にデータとコードとを保存するための方法。
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