TWI451421B - 反及閘快閃記憶體之熱載子程式化 - Google Patents

Description

反及閘快閃記憶體之熱載子程式化

本發明係關於快閃記憶體技術，特別是關於在反及閘組態中合適作為低電壓程式化及抹除操作的操作技巧。

快閃記憶體是非揮發積體電路記憶體技術的一類。傳統的快閃記憶體使用浮動閘極記憶胞。隨著記憶裝置之密度提升，浮動閘極記憶胞之間逾加靠近，儲存在相鄰浮動閘極中的電荷交互影響即造成問題，因此形成限制，使得採用浮動閘極之快閃記憶體密度無法提升。另一種快閃記憶體所使用之記憶胞稱為電荷捕捉記憶胞，其採用電荷捕捉層取代浮動閘極。電荷捕捉記憶胞係利用電荷捕捉材料，不會如浮動閘極造成個別記憶胞之間的相互影響，並且可以應用於高密度的快閃記憶體。

典型的電荷儲存記憶胞包含一場效電晶體(FET)結構，其中包含由通道所分隔之源極與汲極，以及藉由一電荷儲存結構而與通道分離的閘極，其中該電荷儲存結構包含穿隧介電層、電荷儲存層(浮動閘極或介電層)、與阻障介電層。較早的傳統設計如SONOS裝置，其中源極、汲極與通道形成於矽基材(S)上，穿隧介電層則由氧化矽(O)之上，電荷儲存層由氮化矽形成(N)，阻障介電層由氧化矽(O)形成，而閘極則為多晶矽(S)。

快閃記憶體裝置通常可以使用反及閘(NAND)或是反或閘(NOR)架構來施作，但也可以是其他的架構，包括及閘(AND)架構。此反及閘(NAND)架構特別因為其在資料儲存應用方面的高密度及高速的優點而受到青睞。而反或閘(NOR)架構則是適合於例如是程式法儲存等其他應用上，因為隨機存取是重要的功能需求。在一反及閘(NAND)架構中，程式化過程通常是依賴富勒-諾得漢 (FN)穿隧，且需要高電壓，通常是在20伏特數量級，且需要高電壓電晶體來處理。此額外的高電壓電晶體及搭配使用於邏輯和其他資料流的電晶體於同一積體電路中，會造成製程的複雜性增加。如此則會增加此裝置的製造成本。

因此，需要提供一種新的記憶體技術，其可以在反及閘(NAND)架構中利用低電壓即可程式化操作。

此處所描述之記憶裝置，包含複數個記憶胞串聯安排於一半導體主體中，例如可以被應用於反及閘陣列的反及閘串列中，具有複數條字元線與對應的記憶胞耦接。控制電路與該複數條位元線及半導體主體耦接，以適合藉由熱載子注射對一所選取記憶胞進行程式化，這些熱載子是使用提升通道電位以建立加熱電場跨過此選取記憶胞的通道而產生。使用此製程的熱載子可以藉由控制電路於一程式化區間時施加一通過電壓至該所選取字元線的一第一側的字元線，以藉由電容性耦合將一第一半導體主體區域自我壓升至一自我壓升電壓，且其會於該程式化區間時施加一程式化電壓至該所選取字元線，且於該程式化區間時偏壓於該所選取字元線的一第二側的一第二半導體主體區域至一參考電壓階級而達成。一切換電壓施加至一與該所選取字元線鄰接的字元線，該切換電壓於該程式化區間時具有一第一階段及一第二階段，以在該第一階段藉由關閉對應的記憶胞將第一及第二半導體主體區域隔離並分別建立該自我壓升電壓階級和參考電壓階級，且在該第二階段藉由開啟對應的記憶胞將該被選取記憶胞與該參考電壓階級耦接且導致熱載子注射。

此所選取字元線在此程式化區間藉由一程式化電壓足以克服熱載子注射能障高度來偏壓。然而，此程式化電壓可以遠低於典型富勒-諾德漢(FN)程式化所需。與該複數個記憶胞對應的其他字元線接收一個較程式化電壓為低的通過電壓以抑制其他記憶胞的干擾。於程式化區間的第二階段之切換電壓也是類似地低於程式化電壓以抑制切換記憶胞的干擾。

對一反及閘串列組態實施例而言，一第一切換開關(接地選擇切換開關或是底位元線選擇切換開關)於一位元線與該複數個記憶胞的一第一側之間，及一第二切換開關(串列選擇切換開關或是頂位元線選擇切換開關)於一參考線與該複數個記憶胞的一第二側之間。在此實施例中，控制電路操作於該程式化區間開啟該第一切換開關藉由隔離該半導體主體與該選取字元線的第一側以致能自我壓升通道電位。控制電路操作於該程式化區間開啟該第二切換開關藉而連接該半導體主體與該選取字元線的第二側所對應的位元線或是施加參考電壓的參考電壓線。

第二複數個記憶胞與相同的該複數條字元線耦接，例如於一未選取位元線之上的一平行反及閘串列，該控制電路藉由關閉該第二複數個記憶胞的第一及第二切換開關而且施加一通過電壓至該選取記憶胞兩側的記憶胞，以進行"自我壓升源極"安排。在此安排中，該選取字元線兩側的半導體主體區域被自我壓升至類似的電壓階級以防止未選取串列中的熱載子注射。替代地，該控制電路可以使用"汲極接地"安排，藉由開啟該第二複數個記憶胞的第一及第二切換開關而以偏壓該選取記憶胞兩側的半導體主體區域至一參考電壓階級以防止未選取串列中的熱載子注射。

此控制電路可以操作來將第一半導體主體區域的電容最大化，此第一半導體主體區域可以藉由許多技術被提升至一自 我壓升電壓階級。根據一種技術，複數個記憶胞可以延伸更包含一個或多個額外的記憶胞沿著一條或多條額外的字元線，且放置在介於該複數個記憶胞與該第一切換開關之間。在此技術中，控制電路施加一通過電壓於該額外的字元線以擴充此第一半導體主體區域大小，因此提供了該第一半導體主體區域的電容值。根據另一種技術，控制電路將該複數條字元線安排成包括第一組字元線靠近該複數個記憶胞的一端，且第二組字元線靠近該複數個記憶胞的另一端。當程式化一選取記憶胞時，該控制電路決定該選取字元線是在該第一組或第二組之一的會員，且分配該選取字元線的該第一端會被自我壓升至此自我壓升電壓階級，其為包含該第一組或第二組之另一者的那端。在此情況下，至少在該第一組或第二組其中之一者的所有字元線可以用來建立第一半導體主體區域的大小。如此，此串列中所有的記憶胞用來建立自我壓升電壓階級的第一半導體主體區域會大於用來建立參考電壓階級的第二半導體主體區域。

本發明也提供一種誘發一反及閘陣列的反及閘串列中之一選取記憶胞熱載子注射的方法，包含阻擋介於該反及閘串列之該選取記憶胞的一第一側的一第一半導體主體區域與該反及閘串列之該選取記憶胞的一第二側的一第二半導體主體區域之間的載子流動；藉由電容性耦合將該第一半導體主體區域自我壓升至一自我壓升電壓；將該第二半導體主體區域偏壓至一參考電壓階級；施加大於一熱載子注射能障階級的一程式化電位至該選取記憶胞；以及致能載子自該第二半導體主體區域流動至該選取記憶胞以導致熱載子的產生。

本發明之目的，特徵，和實施例，會在下列實施方式的章節中搭配圖式被描述。

本發明實施例搭配以下第1到19圖進行詳細描述。

第1A和1B圖顯示一習知技術反及閘(NAND)架構快閃記憶體的剖面圖，其中顯示複數個介電電荷捕捉快閃記憶胞串聯安排以形成反及閘串列及偏壓供FN穿隧程式化之用。第1A圖顯示一反及閘串列的偏壓，其包括一選取位元線上的目標記憶胞，而第1B圖顯示一反及間串列上未被選取位元線的偏壓。使用能隙工程SONOS電荷捕捉技術以實施反及閘快閃記憶體的一技術可參閱Lue之美國專利第7315474號，其在此引為參考資料。反及閘串列可以使用許多不同的組態實施，包括鰭形場效電晶體技術、淺溝渠隔離技術、垂直反及閘技術等等。某些垂直反及閘結構的範例，請參閱Kim等人標題為"Non-volatile memory device,method of operating same and method of fabricating the same"的歐洲專利第EP 2048709號。

請參閱第1A圖，此記憶胞示形成於一半導體主體10之上。對於n通道記憶胞而言，半導體主體10可以是一隔離之p井，其位於一半導體晶片的深n井區內。替代地，此半導體主體10可以由介電層或是其他材料隔離。某些實施例中也可以使用p通道記憶胞，其中半導體主體的摻雜材料是n型、 複數個快閃記憶胞可以安排成沿著一個與字元線方向正交的位元線方向排列之串列。字元線22-27沿伸通過一些平行的反及閘串列。節點12-18是由半導體主體中的n型區域(對n通道裝置而言)，且作為記憶胞的源/汲極區域。一個由金氧半電晶體形成的第一切換開關具有一閘極於接地選擇線GSL 21中，其連接於具有第一字元線22的對應記憶胞與由半導體主體10中的n型區域形成之一接點11之間。此接點11與共同源極線CS 30連接。一個由金氧半電晶體形成的第二切換開關具有一閘極於串列選擇線SSL 28中，其連接於具有最後字元線27的對應記憶胞與由半導體主體10中的n型區域形成之一接點19之間。此接點19與位元線BL 31連接。在此例示實施例中的第一及第二切換開關是金氧半電晶體，此範例中具有二氧化矽的閘介電層。

在此例示中，為了簡化起見此串列中具有六個記憶胞。在典型的組態中，一個反及閘串列可以包含16、32或更多個記憶胞串聯安排。這些記憶胞所對應的字元線22-27具有電荷捕捉結構9於字元線與半導體主體10中通道區域之間。此記憶胞中的電荷捕捉結構9可以是介電電荷捕捉結構、浮動閘極電荷捕捉結構、或是其他合適作為使用此處所描述技術來程式化的快閃記憶體結構。此外，反及閘快閃結構的實施例中已經開發出沒有接面的樣態，其中節點13-17，且選擇性地包括節點12和18可以自此結構中省略。

第1A圖顯示一習知技術反及閘(NAND)架構快閃記憶體的剖面圖，其中誘發FN穿隧以對與字元線24對應之記憶胞進行程式化的偏壓示意圖。根據此處所顯示的偏壓，接地選擇線GSL偏壓至大約為0V而共同源極線接地，使得與接地選擇線GSL 21對應之第一切換開關是關閉的，且串列選擇線SSL偏壓至約V_CC而所選取位元線也是接地，使得與串列選擇線SSL 28對應之第二切換開關是開啟的。在這些條件下，與反及閘串列相關的區域33中的半導體主體是預充電至約0V。此選取字元線24被偏壓至一高電壓程式化階級V-PGM，在某些實施例中可以高達20伏特的數量級。未選取字元線22、23、25~27被偏壓至一通過電壓V-PASS，其係比V-PGM還小於一個可以抑制此串列中未選取細胞的程式化之電壓。其結果是，電子穿隧進入所選取記憶胞的電荷捕捉結構中。

第1B圖顯示一習知技術反及閘(NAND)架構快閃記憶體的剖面圖，其係對分享第1A圖中字元線22~27之反及閘串列未選取位 元線的偏壓示意圖。由圖中可以發現，所有字元線的接地選擇線GSL與串列選擇線SSL皆與第1A圖所示的偏壓相同。類似地，共同源極線30也是接地。然而，未選取的位元線偏壓至約為V_CC的階級。如此會將第二切換開關關閉，其與串列選擇線SSL對應，且將區域35中的半導體主體與未選取的位元線BL 32解除耦接。其結果是，區域35中的半導體主體會由施加至字元線22~27電壓所產生的電容耦合自我壓升，其可以防止足以干擾未選取反及閘串列之記憶胞中電荷捕捉結構的電場形成。根據電容性自我壓升之所謂的遞增步進脈衝程式化(ISSP)操作是業界所熟知的。

第2A和2B圖顯示根據本發明實施例之兩階段選取反及閘(NAND)串列的兩個階段剖面圖，其中顯示記憶胞串聯安排以形成反及閘串列進行此處所描述的汲極自我壓升、熱載子程式化的示意圖。對於n通道記憶胞而言，熱載子包括電子。對於p通道記憶胞而言，可以使用類似的技術以誘發熱載子注射，其中熱載子包括電洞。此處所描述的程式化範例係n通道記憶胞為實施例說明，但是稱為"自我壓升節點熱載子注射"也可以替代地以p通道記憶胞作為實施例。

在第2A圖中顯示第一階段，其中共同源極線30是接地，且所選取位元線31也耦接至大約為0V。接地選擇線GSL 21偏壓至大約為0V使得第一切換開關42是關閉的，將半導體主體自共同源極線CS 30解除耦接。串列選擇線SSL偏壓至約V_CC而開啟第二切換開關43，將半導體主體與所選取的位元線31耦接。與目標記憶胞40對應的字元線接收程式化脈衝V-PGM。位於位元線31端的目標記憶胞40鄰近的字元線接收一兩階段切換電壓V-SW，其於第一階段的程式化區間時是在低電壓，使得切換記憶胞41的通道關閉，且切換記憶胞41下方的空乏區52作為半導體主體中的區域50和51間之隔離。於此程式化區間時的偏壓條件下，半導體主體10中的區域50由電容性耦合被自我壓升至虛擬汲極電 壓Vd而響應介於接收V-PGM的目標字元線與第一切換開關42之間的字元線上之通過電壓V-PASS(汲極端)。半導體主體10中的區域51由耦接偏壓至大約為0V的位元線31與基板而被預充電至虛擬源極電壓Vs。此電壓V-PASS(源極端)被耦接至介於切換記憶胞41與第二切換開關43之間的字元線上。V-PASS(源極端)可以是與V-PASS(汲極端)相同的電壓，或是不同的電壓，端視一特定應用或程式化條件所需。在區域50的自我壓升電壓階級及在區域51的參考電壓階級於此第一階段的程式化區間是由於此切換記憶胞底下的空乏區域52所隔離。

在此範例中，此處所示的所有範例反及閘串列，第一及第二切換開關(42，43)是利用與此串列中記憶胞串聯的場效電晶體實施。在第2A圖中所示的範例中，此場效電晶體的閘介電層是單層結構，且通常包括氧化矽或是氮摻雜之氧化矽。在其他的實施例中，此場效電晶體的閘介電層是單層結構，且通常包括氧化矽或是氮摻雜之氧化矽。此串列中切換開關(例如42，43)的場效電晶體，可以使用多層閘介電層，包括與此串列中所有用的電荷捕捉結構相同的閘介電層。此方案可以簡化記憶胞的製程。在如此的實施例中，第一及第二切換開關可以被特性化為"記憶胞"。有需要的話，作為切換開關之場效電晶體的通道長度可以較記憶胞的通道長度更長。

在第2B圖中顯示程式化區間的第二階段，其中改變切換電壓V-SW以開啟鄰近目標記憶胞40的切換記憶胞41。於轉換時介於Vd和Vs之間的差值足以在目標記憶胞的通道中誘發熱載子54。對應於目標記憶胞的字元線上之電壓V-PGM足以為熱載子克服能障高度，且導致誘發熱載子注射程式化。一程式化操作可以包括第2A和2B圖中所描述的一系列程式化區間，具有交錯的程式化驗證步驟，以有效率地達成目標臨界值。實施例中也可以使用此技術以進行多階程式化來在每一記憶胞中儲存超過一位元。

第3圖顯示一選取位元線在第2A和2B圖中的兩個階段程式化區間之電壓波形的時序圖。於位元線設置區間，串列選擇線SSL偏壓增加至一約為V_CC的階級。於此設置區間中，虛擬汲極區域50的電壓階級Vd及虛擬源極區域51的電壓階級Vs皆保持在約為0V。於一程式化區間中，電壓V-PGM如同之前所描述的被脈衝至一足以為熱載子克服注射能障高度的階級。此外，在此程式化區間的第一階段中，其可以稱為VDS設置階段，通過電壓V-PASS被脈衝至比V-PGM還小的一個可以抑制此串列中未選取細胞程式化之電壓。在某些實施例中，此電壓V-PASS可以在虛擬源極端比在虛擬汲極端更低。在此程式化區間的第一階段中，電壓V-SW保持在一低電壓以關閉記憶胞41。在此範例中，虛擬汲極區域50藉由電容性耦合自我壓升使得虛擬汲極電壓Vd提昇超過Vcc階級，而虛擬源極電壓Vs仍保持在約為0V。於一段足夠的時間區間以允許為目標記憶胞將源極電壓VDS提升到達可以誘發熱載子注射的階級後，開始進行此程式化區間的第二階段，其可以稱為程式化階段。在此程式化區間的第二階段中，電壓V-SW被脈衝至一切換電壓，在此實施例中具有不高於V-PASS。在由陰影區域90所代表的區間之至少一第一階段時，汲極/源極電壓VDS被維持在足以誘發熱載子，熱載子注射會發生以程式化目標記憶胞。在V-PASS和V-PGM於此程式化區間的程式化階段末期下降之後，此串列選擇線SSL偏壓可以維持在V_CC的階級一段時間，此時半導體主體可以通過位元線放電。

第4圖顯示一反及閘串列未選取位元線於程式化區間之電壓波形的時序圖，此未選取位元線係與所選取反及閘串列分享字元線。在此反及閘串列中的未選取位元線，半導體主體的電壓階級在位元線設置區間中自我壓升至第一階級，且由字元線電壓在程式化區間的第一和第二階段自我壓升，使得虛擬汲極和虛擬源極的電壓在當程式化區間的第二階段開始時相等或幾乎相等。其結 果是，熱載子不會在反及閘串列的未選取位元線上產生，此記憶胞不會被干擾。

第5A和5B圖顯示一未選取反及閘串列之程式化的兩個階段之偏壓剖面示意圖，其係在一反及閘串列與所選取反及閘串列分享字元線在第4圖顯示的偏壓以提升-節點熱載子程式化的情況下。在第5A圖中，顯示第一階段，其中共同源極線30是接地，且未選取的位元線32偏壓至約為V_CC的階級，而不是如選取的位元線偏壓至約為0V。接地選擇線GSL 21被耦接至約為0V以關閉第一切換開關42u，將半導體主體自共同源極線CS 30解除耦接。串列選擇線SSL 28耦接至約為V_CC，其不會開啟第二切換開關43u，因此將半導體主體自未選取的位元線32解除耦接。與未選取的目標記憶胞40u所對應的字元線接收程式化脈衝V-PGM。與未選取的目標記憶胞40u位元線端鄰接的字元線接收一切換電壓V-SW，其於程式化區間的第一階段中保持在一低電壓，使得切換記憶胞41u之通道關閉，藉此該空乏區域61隔離半導體主體中的區域50和60。於此程式化區間的第一階段時的偏壓條件下，半導體主體10中的區域50由電容性耦合被自我壓升至虛擬汲極電壓Vd而響應介於接收V-PGM的目標字元線與第一切換開關42u之間的字元線上之通過電壓V-PASS(汲極端)。未選取的位元線之半導體主體10中的區域60也由電容性耦合被自我壓升且達到一接近虛擬汲極電壓Vd的虛擬源極電壓Vs而響應通過電壓V-PASS(源極端)。區域50中的自我壓升電壓階級與區域60中的參考電壓階級是相近的，但是仍由此切換記憶胞41u之下的空乏區域61隔離。

在第5B圖中，顯示此程式化區間的第二階段，其中改變切換電壓V-SW以開啟切換記憶胞41u，將區域50和60耦接在一起以形成自我壓升區域62。於轉換時介於Vd和Vs之間的差值為零，或是一個太低的階級無法在對應此目標字元線的記憶胞通道中誘 發熱載子。對應於未選取目標記憶胞40u的字元線上之電壓V-PGM也不足以在區域63中誘發FN穿隧，且如此使得未選取位元線的未選取線記憶胞40不會被干擾。

代表性的程式化及抹除操作之偏壓階級顯示於下表中。

第6圖顯示四個反及閘串列101、102、103、104的佈局圖，其分別經由串列選擇電晶體(如112)和接地選擇電晶體(如111)而與各自的位元線BL-1到BL-4和一個共同源極線CS 105耦接。為了說明的目的起見，此處所示之偏壓電壓係程式化此反及閘串列101對應字元線WL(i)的一目標記憶胞100。第一切換開關電晶體111由接地選擇線GSL上的地偏壓以將反及閘串列自共同源極線CS 105解除耦接。第二切換開關電晶體112由串列選擇線SSL偏壓以將反及閘串列與所選取的位元線BL-1耦接。對應字元線WL(i-1)的切換記憶胞113係鄰接目標記憶胞100。因此，字元線WL(i-1)接收V-SW以支援此兩階段程式化區間。於此程式化區間的第一階段，將半導體主體中的區域120被偏壓至虛擬源極電壓Vs的約為0V，且將半導體主體中的區域121藉由電容耦合被偏壓至虛擬汲極電壓Vd。在未選取的位元線上，區域122、123藉由 電容耦合也至相對高電壓。因此，當此程式化區間的第二階段開始，會在目標記憶胞100發生熱載子注射，而此陣列中的其他記憶胞不會受到干擾。需注意的是當記憶胞於第一字元線WL(0)，此串列選擇線SSL可以用來施加切換電壓V-SW至切換電晶體112，允許此反及閘串列的位元線操作為虛擬源極。

第7圖顯示切換電晶體113鄰接於此串列目標記憶胞100共同源極側之偏壓條件。因此，第7圖是一顯示四個反及閘串列101、102、103、104佈局之電路圖，其分別經由串列選擇電晶體和接地選擇電晶體而與各自的位元線BL-1到BL-4和一個共同源極線CS 105耦接。此處所示之偏壓電壓係程式化此反及閘串列101對應字元線WL(i)的一目標記憶胞100。第一切換開關電晶體111由接地選擇線GSL上的VCC偏壓以將反及閘串列與共同源極線CS 105耦接。第二切換開關電晶體112由串列選擇線SSL及選取位元線BL-1的VCC偏壓以將此反及閘串列與所選取的位元線BL-1解除耦接。對應字元線WL(i+1)的切換記憶胞113係鄰接目標記憶胞100。因此，字元線WL(i+1)接收V-SW以支援此兩階段程式化區間。於此程式化區間的第一階段，將半導體主體中的區域150藉由電容耦合被偏壓至虛擬汲極電壓Vd。半導體主體中的區域151經由共同源極線CS被偏壓至虛擬源極電壓Vs。在未選取的位元線上，其與0V耦接，區域152經由未選取的位元線BL-2到BL-4被偏壓至地而區域153經由共同源極線CS也被偏壓至地。因此，當此程式化區間的第二階段開始，會在目標記憶胞100發生熱載子注射，而此陣列中的其他記憶胞不會受到干擾。

第6圖和第7圖顯示了兩個偏壓方向的可能性，於單一陣列組態中自此串列的頂端及底部。如此可以獲得確保作為虛擬汲極的半導體主體部分具有足夠的電容以維持合理程式化速度所須的熱載子注射電流之優點。舉例而言，此程式化控制器可以應用來 偏壓此陣列使得此目標記憶胞的虛擬汲極側具有至少此串列中的半數字元線。

第8圖顯示安排成虛擬接地反及閘架構中七個反及閘串列201~207的佈局圖。在此處所描述的虛擬接地反及閘架構中，位元線同時作為與感測放大器耦接的位元線及與參考電壓源耦接的參考線，係取決於所存取的行位置。此反及閘串列由頂位元線選擇電晶體BLT及底位元線選擇電晶體BLB，而與對應的一組位元線BL-1到BL-8耦接。為了說明起見，圖中所示的偏壓為將反及閘串列204中與字元線WL(i)對應的一目標記憶胞300程式化之偏壓。第一切換開關電晶體301由底位元線選擇電晶體BLB上的VCC以將反及閘串列204與BL-5耦接，BL-5是接地。第二切換開關電晶體302由頂位元線選擇電晶體BLT上的VCC以將反及閘串列204自BL-4解除耦接，BL-4是偏壓至VCC。於反及閘串列204左側的所有位元線BL-1到BL-3皆被偏壓至VCC。於反及閘串列204右側的所有位元線BL-6到BL-8皆被偏壓至地。對應字元線WL(i+1)的切換記憶胞304係鄰接目標記憶胞300。因此，字元線WL(i+1)接收V-SW以支援此兩階段程式化區間。於此程式化區間的第一階段，將半導體主體中的區域311被偏壓至虛擬源極電壓Vs的約為0V，且將半導體主體中的區域310藉由電容耦合被偏壓至虛擬汲極電壓Vd，因此為程式化區間的第二階段設置，其中熱載子注射會導致目標記憶胞300被程式化。在右側未選取的位元線上，區域312和313藉由位元線BL-5到BL-8被偏壓至地以避免此串列上的記憶胞受到干擾。在左側未選取的位元線上，區域314和315藉由電容耦合被自我壓升至相對高的電壓以避免此串列上的記憶胞受到干擾。因此，當此程式化區間的第二階段開始，會在目標記憶胞300發生熱載子注射，而此陣列中的其他記憶胞不會受到干擾。

第9圖顯示類似第8圖之安排成虛擬接地反及閘架構的調整偏壓示意圖，其中切換電晶體是在另一側。此反及閘串列由頂位元線選擇電晶體BLT及底位元線選擇電晶體BLB而與對應的一組位元線BL-1到BL-8耦接。為了說明起見，圖中所示的偏壓為將反及閘串列204中與字元線WL(i+1)對應的一目標記憶胞320程式化之偏壓。第一切換開關電晶體321由底位元線選擇電晶體BLB上的VCC以將反及閘串列204自BL-5解除耦接，BL-5是偏壓至VCC。第二切換開關電晶體322由頂位元線選擇電晶體BLT上的VCC以將反及閘串列204與BL-4耦接，BL-4是接地。於反及閘串列204左側的所有位元線BL-1到BL-3皆被偏壓至地。於反及閘串列204右側的所有位元線BL-6到BL-8皆被偏壓至VCC。對應字元線WL(i)的切換記憶胞324係鄰接目標記憶胞320。因此，字元線WL(i)接收V-SW以支援此兩階段程式化區間。於此程式化區間的第一階段，將半導體主體中的區域330被偏壓至虛擬源極電壓Vs的約為0V，且將半導體主體中的區域331藉由電容耦合被偏壓至虛擬汲極電壓Vd，因此為程式化區間的第二階段設置，其中熱載子注射會導致目標記憶胞320被程式化。在右側未選取的位元線上，區域332和333藉由電容耦合被自我壓升至相對高的電壓以避免此串列上的記憶胞受到干擾。而在左側未選取的位元線上，區域334和335藉由位元線BL-1到BL-4被偏壓至地以避免此串列上的記憶胞受到干擾。因此，當此程式化區間的第二階段開始，會在目標記憶胞320發生熱載子注射，而此陣列中的其他記憶胞不會受到干擾。

第10圖顯示類似第6圖和第7圖之反及閘陣列的偏壓條件，其中兩個切換記憶胞155、156係在此串列共同源極CS側與目標記憶胞157鄰接。第10圖顯示四個反及閘串列101、102、103、104的佈局圖，其分別經由串列選擇電晶體和接地選擇電晶體而與各自的位元線BL-1到BL-4和一個共同源極線CS 105耦接。此處 所示之偏壓電壓係程式化此反及閘串列101對應字元線WL(i+1)的一目標記憶胞157。第一切換開關電晶體111由接地選擇線GSL上的地偏壓以將反及閘串列自共同源極線CS 105解除耦接。第二切換開關電晶體112由串列選擇線SSL偏壓至VCC以將反及閘串列與所選取的位元線BL-1耦接，其係偏壓至地。對應字元線WL(i-1)的切換記憶胞155及對應字元線WL(i)的切換記憶胞156係鄰接目標記憶胞157。因此，字元線WL(i-1)和WL(i)接收V-SW以支援此兩階段程式化區間，其可以是相同或是根據特定實施例之應用而有所不同。於此程式化區間的第一階段，將半導體主體中的區域160被偏壓至虛擬源極電壓Vs的約為0V，且將半導體主體中的區域161藉由電容耦合被偏壓至虛擬汲極電壓Vd。在未選取的位元線上偏壓至VCC，因此將對應的反及閘串列自這些位元線解除耦接，區域162、163藉由電容耦合也至相對高電壓。因此，當此程式化區間的第二階段開始，會在目標記憶胞157發生熱載子注射，而此陣列中的其他記憶胞不會受到干擾。於此程式化區間的第一階段使用兩個切換記憶胞155、156來隔離虛擬汲極區域161和虛擬源極區域160可以抑制包括於程式化區間之設置階段的次臨界洩漏之漏電流。

第11圖顯示類似第2A和2B圖之反及閘串列的剖面示意圖。在第11圖中顯示第一階段的偏壓，其中目標記憶胞180係靠近串列之一尾端，例如靠近接地選擇線GSL。在此條件下，於程式化區間的第一階段共同源極線30是接地，且所選取位元線31也耦接至大約為0V。接地選擇線GSL 21偏壓至大約為0V使得第一切換開關42是關閉的，將半導體主體自共同源極線CS 30解除耦接。串列選擇線SSL 28偏壓至約V_CC而開啟第二切換開關43，將半導體主體與所選取的位元線31耦接。與目標記憶胞180對應的字元線接收程式化脈衝V-PGM。位於位元線31端的目標記憶胞180鄰近的字元線接收一切換電壓V-SW以建立切換記憶胞181。 於第一階段的程式化區間時切換電壓V-SW是在低電壓，使得切換記憶胞181作為隔離半導體主體中的區域183和184之用。於一程式化設置區間時是在此偏壓條件，半導體主體10中的區域184由電容性耦合被自我壓升至虛擬汲極電壓Vd而響應介於接收V-PGM的目標字元線與GSL線之間的字元線上之通過電壓V-PASS(汲極端)。半導體主體10中的區域183由耦接位元線31與基板而被預充電至虛擬源極電壓Vs。此電壓V-PASS(源極端)被耦接至介於記憶胞181之切換字元線與第二切換開關43之間的字元線上。在區域184的自我壓升電壓階級及在區域183的參考電壓階級是由於此切換記憶胞181底下的空乏區域所隔離。然而，在此情況下，虛擬汲極區域184是小的，且因此會具有相對小的電容。小電容會導致第3圖中的區域90產生較少數量的熱載子，且減少在單一重示化區間中所能達到的熱載子注射數量。

因此，如同第12圖所示，其為使用一個或多個假字元線(401、402)介於GSL和此反及閘串列的複數個記憶胞之間以改善最小程式化效率的一替代實施例。第12圖顯示類似第11圖之反及閘串列的剖面示意圖。在第12圖中顯示第一階段的偏壓，其中目標記憶胞480係靠近串列之一尾端，例如靠近接地選擇線GSL。在此條件下，於程式化區間的第一階段共同源極線30是接地，且所選取位元線31也耦接至大約為0V。接地選擇線GSL 21偏壓至大約為0V使得第一切換開關42是關閉的，將半導體主體自共同源極線CS 30解除耦接。串列選擇線SSL偏壓至約V_CC而開啟第二切換開關43，將半導體主體與所選取的位元線31耦接。與目標記憶胞480對應的字元線接收程式化脈衝V-PGM。位於位元線端的目標記憶胞480鄰近的字元線接收一切換電壓V-SW以建立記憶胞481作為切換記憶胞。於第一階段的程式化區間時切換電壓V-SW是在低電壓，使得切換記憶胞481作為隔離半導體主體中的區域483和484。於第一階段程式化區間時是在此偏壓條件，半導體主 體10中的區域484由電容性耦合被自我壓升至虛擬汲極電壓Vd而響應介於接收V-PGM的目標字元線與GSL線之間的字元線482及假字元線401、402上之通過電壓V-PASS(汲極端)。半導體主體10中的區域483由耦接位元線31與基板而被預充電至虛擬源極電壓Vs。此電壓V-PASS(源極端)被耦接至介於記憶胞481之切換字元線與第二切換開關43之間的字元線上。電壓V-PASS(源極端)可以是與電壓V-PASS(汲極端)，或是不同的電壓，端視一特定應用或程式化條件所需。在區域484的自我壓升電壓階級及在區域483的參考電壓階級是由於此切換記憶胞181底下的空乏區域所隔離。如圖所示，在此情況下，虛擬汲極區域484保證包括假字元線401、402之下的至少兩個記憶胞，且因此會具有足以再程式化區間時誘發較大數量熱載子注射的一電容。必須注意的是，假記憶胞可以在施加共同源極線端作為虛擬源極的模式時被作為程式化對應字元線482之記憶胞的切換記憶胞。

第13圖顯示一個類似於第12圖所示的具有假字元線DWL1、DWL2鄰接GSL線之一反及閘陣列的簡化佈局示意圖，其中顯示字元線和源/汲極串列。因此，源/汲極串列500-503沿著頁面垂直地延伸。水平導線於源/汲極串列500-503之上。此水平導線包括SSL線、字元線WL0到WL(n-1)及假字元線DWL1、DWL2。此外，水平導線也包括接地選擇線GSL和共同源極線CS。

第14圖顯示一個類似於第12圖所示的具有假字元線於陣列的另一側而與SSL線鄰接之一反及閘陣列的簡化佈局示意圖，其中顯示字元線和源/汲極串列。因此，源/汲極串列500-503沿著頁面垂直地延伸。水平導線於源/汲極串列500-503之上。此水平導線包括SSL線、假字元線DWL1、DWL2及字元線WL0到WL(n-1)。此外，水平導線也包括接地選擇線GSL和共同源極線CS。

第15圖顯示一個類似於第12圖所示的沒有假字元線之一反及閘陣列的簡化佈局示意圖，其中顯示字元線和源/汲極串列。然而，字元線邏輯地安排於一組頂字元線TWL0到TWL(n-1)(圖中僅顯示TWL(0)到TWL(4))及一組底字元線BWL0到BTWL(m-1)(圖中僅顯示BWL(M-5)到TWL(M-1))之中。因此，當一目標記憶胞落於頂字元線內，此程式化操作被安排使得虛擬汲極區域包括所有位於底字元線之下的半導體主體區域。在此情況下，可以改善熱載子注射的程式化表現。

第16圖顯示一個類似於第12圖所示的具有字元線與GSL線鄰接及假字元線與SSL線鄰接之一反及閘陣列的簡化佈局示意圖，其中顯示字元線和源/汲極串列。因此，源/汲極串列500-503沿著頁面垂直地延伸。水平導線於源/汲極串列500-503之上。此水平導線包括SSL線、頂字元線TWL1和TWL2、字元線WL0到WL(n-1)及底字元線BWL1和BWL2。此外，水平導線也包括接地選擇線GSL和共同源極線CS。

第17圖和第18圖顯示程式化區間使用以誘發此處所描述之提升節點熱載子注射的替代時序安排示意圖。這些順序包括當切換電壓V-SW為低準位時於此程式化區間的第一階段的至少一部分時間藉由串列選擇線SSL偏壓至一高準位以開啟第二切換開關，以及當切換電壓V-SW為高準位時於此程式化區間的第二階段的至少一部分時間藉由將串列選擇線SSL切換至一低準位以關閉第二切換開關。如第17圖中所示，於一程式化區間，所選取的位元線31、接地選擇線GSL和共同源極線CS被維持在接地電位，而未選取的位元線被偏壓至約V_CC。於此程式化區間開始的時間600，串列選擇線SSL偏壓至約V_CC而將半導體主體與地耦接。於串列選擇線SSL切換至V_CC後的一短暫時間點610，此目標字元線接收程式化脈衝V-PGM電位，鄰近切換記憶胞的字元線接收一切換電壓V-SW，其是在低電壓而可以關閉此切換記憶胞，而沿著 此反及閘串列的其他字元線接收電壓V-PASS。如此如同第2A圖所示一般設置虛擬源極和虛擬汲極區域。根據第17圖中的程序，串列選擇線SSL在時間602切換回到地電位而不是如同第3圖在整個程式化區間繼續維持在VCC。此切換電壓V-SW在時間603切換至高準位，其可以與時間602同時。此程式化區間在時間604結束當程式化電位以及其他信號一同回到地。

如第18圖中所示，可以在串列選擇線SSL切換回到地電位的時間602與切換電壓V-SW切換至高準位的時間605之間加上一延遲時間606。如同之前，於一程式化區間，所選取的位元線、接地選擇線GSL和共同源極線CS被維持在接地電位，而未選取的位元線被偏壓至約V_CC。於此程式化區間開始的時間600，串列選擇線SSL偏壓至約V_CC而將半導體主體與地耦接。於串列選擇線SSL切換至V_CC後的一短暫時間點610，此目標字元線接收程式化脈衝V-PGM電位，而沿著此反及閘串列的其他字元線接收電壓V-PASS。在此順序中，於串列選擇線SSL切換回到地電位之一段延遲時間606後，切換電壓V-SW在時間605切換至高準位。此程式化區間在時間604結束當程式化電位以及其他信號一同回到地。這些將接地選擇線GSL和串列選擇線SSL兩者關閉的切換程序可以在低功率下操作。

第19圖顯示積體電路的簡化示意圖，其使用此處所描述之自我壓升虛擬汲極、熱載子注射程式化的反及閘快閃記憶體。此積體電路810包括使用電荷捕捉或是浮動閘極記憶胞的一記憶體陣列812，其形成於舉例而言，一半導體基板之上。字元線(列)及串列選擇解碼器(包括合適的驅動器)814與複數條字元線816、串列選擇線、和接地選擇線耦接且電性溝通，且沿著記憶陣列812的列方向排列。位元線(行)解碼器及驅動器818與複數條位元線820電性溝通且沿著記憶陣列812的行方向排列，以自陣列812的記憶胞(未示)讀取資料或寫入資料至其中。位址係由匯流排822提供 給字元線及串列選擇解碼器814與位元線解碼器818。方塊824中的感測放大器與資料輸入結構經由資料匯流排826與位元線解碼器818耦接。資料由積體電路810上的輸入/輸出埠提供給資料輸入線828，或者由積體電路810其他內部/外部的資料源，輸入至方塊824中的資料輸入結構。其他電路830係包含於積體電路810之內，例如泛用目的處理器或特殊目的應用電路，或是模組組合以提供由陣列所支援的系統單晶片功能。資料由方塊824中的感測放大器，經由資料輸出線832，提供至積體電路810，或提供至積體電路810內部/外部的其他資料終端。

在本實施例中所使用的控制器834，使用了偏壓調整狀態機構836，控制了偏壓調整供應電壓及電流源的應用，例如讀取、程式化、抹除、抹除確認以及程式化確認電壓或電流施加於字元線或位元線上，並使用存取控制流程控制了字元線/源極線的操作。該控制器也應用切換序列來誘發此處所描述之提升-節點熱載子程式化。在替代實施例中，該控制器834包括了通用目的處理器，其可使於同一積體電路，以執行一電腦程式而控制裝置的操作。在又一實施例中，該控制器834係由特殊目的邏輯電路與通用目的處理器組合而成。

本發明提供反及閘快閃記憶體的一種新的程式化方法，其可以因為低操作電壓而抑制程式化干擾。根據使用提升節點電位達成之熱載子注射的新的程式化可以使用較低操作電壓。由於較低操作電壓的結果，此積體電路中的驅動電路可以僅使用一種金氧半場效電晶體製程來施作，而不需要額外的高電壓金氧半場效電晶體製程。

比傳統的通道熱電子注射操作相較，此位元線電壓並不需要克服熱電子注射能障高度。因此，位元線電壓可以是VCC或是其他較傳統的通道熱電子注射(CHE)程式化電壓更低的電壓。此外， 位元線不會於通道熱電子注射時消耗直流電流。所以，此種新的程式化方法應可以達成低功率消耗。

此外，此程式化方法的字元線電壓也是低於傳統的反及閘快閃記憶體FN程式化操作所需。因此並不需要非常高電壓的驅動裝置。此外，通過此反及閘快閃記憶體中穿隧氧化層的垂直電場也小於FN注射所需。因為低電場需求的結果，可以提升裝置的可靠性。

進一步而言，較傳統FN程式化操作所需的低程式化和Vpass電壓導致減少字元線間的介電電壓，且因此減少因為介於字元線之間的距離縮小所產生的字元線間的介電崩潰問題。

雖然本發明係已參照實施例來加以描述，然本發明創作並未受限於其詳細描述內容。替換方式及修改樣式係已於先前描述中所建議，且其他替換方式及修改樣式將為熟習此項技藝之人士所思及。特別是，所有具有實質上相同於本發明之構件結合而達成與本發明實質上相同結果者，皆不脫離本發明之精神範疇。因此，所有此等替換方式及修改樣式係意欲落在本發明於隨附申請專利範圍及其均等物所界定的範疇之中。

7、8‧‧‧閘介電層

9‧‧‧電荷捕捉結構

10‧‧‧半導體主體

11、19‧‧‧接點

12~18‧‧‧節點

21‧‧‧接地選擇線GSL

22~27‧‧‧字元線

28‧‧‧串列選擇線SSL

30、105‧‧‧共同源極線CS

31‧‧‧位元線

32‧‧‧未選取位元線

40、100、157、180、300、320‧‧‧目標記憶胞

41、113、155、156、181、304、324‧‧‧切換記憶胞

42、43‧‧‧切換開關

50、51‧‧‧隔離區域

52‧‧‧空乏區域

54‧‧‧熱載子

62‧‧‧自我壓升區域

101、102、103、104、201~207‧‧‧反及閘串列

111‧‧‧接地選擇電晶體

112‧‧‧串列選擇電晶體

301、302、321、322‧‧‧切換電晶體

401、402‧‧‧假字元線

500~503‧‧‧源/汲極串列

810‧‧‧積體電路

812‧‧‧反及閘快閃記憶體陣列

814‧‧‧字元線(列)解碼器及驅動器

816‧‧‧字元線

818‧‧‧位元線解碼器

820‧‧‧位元線

822、826‧‧‧匯流排

824‧‧‧感測放大器/資料輸入結構

830‧‧‧其他電路

834‧‧‧(熱載子注射程式化及FN抹除)控制器

836‧‧‧偏壓調整供應電壓

828‧‧‧資料輸入線

832‧‧‧資料輸出線

本發明係由申請專利範圍所界定。這些和其它目的，特徵，和實施例，會在下列實施方式的章節中搭配圖式被描述，其中：第1A和1B圖顯示一習知技術反及閘(NAND)架構快閃記憶體的剖面圖

第2A和2B圖顯示根據本發明實施例一程式化區間進行汲極自我壓升、熱載子程式化之兩階段選取反及閘(NAND)串列的兩個階段剖面圖。

第3圖顯示一選取位元線在第2A和2B圖中的兩個階段程式化區間之電壓波形的時序圖。

第4圖顯示一反及閘串列未選取位元線於程式化區間之電壓波形的時序圖，此未選取位元線係與所選取反及閘串列分享字元線。

第5A和5B圖顯示一未選取反及閘串列之程式化的兩個階段之偏壓剖面示意圖，其係在一反及閘串列與所選取反及閘串列分享字元線在第4圖顯示的偏壓以提升-節點熱載子程式化的情況下。

第6圖顯示使用此處所描述之程式化偏壓操作的一共同源極型態反及閘記憶陣列的示意圖。

第7圖顯示根據一替代實施例使用此處所描述之程式化偏壓操作的一共同源極型態反及閘記憶陣列的示意圖。

第8圖顯示使用此處所描述之程式化偏壓操作的一虛擬接地反及閘陣列的示意圖。

第9圖顯示根據一替代實施使用此處所描述之程式化偏壓操作的一虛擬接地反及閘陣列的示意圖。

第10圖顯示根據一替代實施使用此處所描述之程式化偏壓操作的一虛擬接地反及閘陣列的示意圖，其包括超過一個切換記憶胞。

第11圖中顯示一選取位元線在進行提升-節點熱載子程式化兩個階段程式化區間之第一階段偏壓的簡要剖面示意圖，其中目標記憶胞係靠近反及閘串列之一尾端。

第12圖中顯示一選取位元線在進行提升-節點熱載子程式化兩個階段程式化區間之第一階段偏壓的簡要剖面示意圖，其中反及閘串列係藉由假字元線延伸。

第13圖顯示具有假字元線鄰接反及閘串列之共同源極端之一反及閘陣列的簡化佈局示意圖。

第14圖顯示具有假字元線鄰接反及閘串列之串列選擇線端之一反及閘陣列的簡化佈局示意圖。

第15圖顯示沒有假字元線之一反及閘陣列的簡化佈局示意圖，其中顯示一第一組與第二組字元線邏輯安排的簡化佈局示意圖，使得一選取記憶胞的虛擬汲極端總是大於虛擬源極端。

第16圖顯示具有假字元線鄰接反及閘串列兩端之一反及閘陣列的簡化佈局示意圖。

第17圖顯示程式化區間使用以誘發此處所描述之提升節點熱載子注射的一替代時序安排示意圖。

第18圖顯示程式化區間使用以誘發此處所描述之提升節點熱載子注射的另一替代時序安排示意圖。

第19圖顯示積體電路的簡化示意圖，其使用此處所描述之自我壓升虛擬汲極、熱載子注射程式化的反及閘快閃記憶體。

11、19‧‧‧接點

21‧‧‧接地選擇線GSL

28‧‧‧串列選擇線SSL

30‧‧‧共同源極線CS

31‧‧‧位元線

40‧‧‧目標記憶胞

41‧‧‧切換記憶胞

42、43‧‧‧切換開關

50、51‧‧‧隔離區域

52‧‧‧空乏區域

54‧‧‧熱載子

Claims (21)

1. 一種記憶元件，包含：複數個記憶胞串聯於一半導體主體中，複數條字元線，該複數條字元線中的字元線與對應之該複數個記憶胞中的記憶胞耦接；以及控制電路與該複數條位元線耦接，以下列步驟對一所選取字元線對應之該複數個記憶胞中的一選取記憶胞進行程式化：於一程式化區間時施加一通過電壓至該所選取字元線的一第一側的字元線；藉由電容性耦合將一第一半導體主體區域自我壓升至一自我壓升電壓；於該程式化區間時施加一程式化電壓至該所選取字元線；於該程式化區間時偏壓於該所選取字元線的一第二側的一第二半導體主體區域至一參考電壓；以及施加一切換電壓至一與該所選取字元線相鄰的字元線，該切換電壓於該程式化區間時具有一第一階段及一第二階段，以在該第一階段將與該所選取字元線對應之該選取記憶胞與該參考電壓隔離，且在該第二階段將該選取記憶胞與該參考電壓耦接。
2. 如申請專利範圍第1項所述之元件，其中與該所選取字元線對應之該選取記憶胞在該切換電壓的第二階段被偏壓，以進行通道熱載子程式化。
3. 如申請專利範圍第1項所述之元件，其中該切換電壓在該第二階段時係小於該程式化電壓。
4. 如申請專利範圍第1項所述之元件，其中該複數個記憶胞安排成一反及閘串列。
5. 如申請專利範圍第1項所述之元件，更包括一第一切換開關於一位元線與該複數個記憶胞的一第一側之間，及一第二切換開關於一參考線與該複數個記憶胞的一第二側之間，且其中該控制電路於該程式化區間開啟該第一切換開關及關閉該第二切換開關。
6. 如申請專利範圍第5項所述之元件，更包括第二複數個記憶胞與該複數條字元線耦接，且其中該控制電路施加一電壓至一與該第二複數個記憶胞對應之一第二位元線以將與該所選取字元線的該第二側對應之該第二複數個記憶胞中的一半導體主體區域隔離，且施加一通過電壓於該所選取字元線的該第二側對應之字元線以自我壓升該第二複數個記憶胞所在的一半導體主體區域至一電壓以抑制與該所選取字元線耦接之該第二複數個記憶胞中的一記憶胞產生熱載子。
7. 如申請專利範圍第5項所述之元件，更包含額外的記憶胞與該複數個記憶胞串聯於該半導體主體區域中及一條額外的字元線，且該額外的記憶胞放置在介於該複數個記憶胞與該第二切換開關之間，且當該控制電路於該程式化區間施加一通過電壓於該額外的字元線，因此該所選取字元線的該第一側之該半導體主體區域的電容值提高。
8. 如申請專利範圍第5項所述之元件，其中該控制電路於該切換電壓的一部分的該第一階段開啟該第二切換開關，且於該切換電壓的一部分的該第二階段關閉該第二切換開關。
9. 如申請專利範圍第1項所述之元件，更包括一第一切換開關於一位元線與該複數個記憶胞的一第一側之間，及一第二切換開關於一參考線與該複數個記憶胞的一第二側之間，且其中該控制電路於該程式化區間關閉該第一切換開關及開啟該第二切換開關。
10. 如申請專利範圍第9項所述之元件，更包括第二複數個記憶胞與該複數條字元線及一第二位元線耦接，且其中該控制電路於該程式化區間偏壓該第二位元線使得於該所選取字元線的該第一側之該第二複數個記憶胞中的一第一半導體主體區域，及於該所選取字元線的該第二側之該第二複數個記憶胞中的一第二半導體主體區域被偏壓至一參考電壓以抑制熱載子的產生。
11. 如申請專利範圍第9項所述之元件，更包含額外的記憶胞與該複數個記憶胞串聯於該半導體主體區域中及一條額外的字元線，且該額外的記憶胞放置在介於該複數個記憶胞與該第一切換開關之間，且當該控制電路於該程式化區間施加一通過電壓於該額外的字元線，因此該所選取字元線的該第一側之該半導體主體區域的電容值提高。
12. 如申請專利範圍第1項所述之元件，其中該控制電路於該程式化區間時施加一切換電壓至複數條字元線。
13. 如申請專利範圍第1項所述之元件，其中該複數條字元線包括第一組字元線靠近該複數個記憶胞的一端，且第二組字元線靠近該複數個記憶胞的另一端，且該控制電路決定該選取字元線是在該第一組或第二組，且分配該選取字元線的該第一端為包含該第一組或第二組。
14. 如申請專利範圍第1項所述之元件，其中串聯於一半導體主體中的該複數個記憶胞係介於第一與第二切換電晶體之間，且該複數條字元線包括一第一串列選擇線及一第二串列選擇線分別與該第一及第二切換電晶體耦接。
15. 一種記憶元件，包含：一反及閘串列包括複數個記憶胞串聯於一半導體主體中；複數條字元線，該複數條字元線中的字元線與對應之該複數個記憶胞中的記憶胞耦接；以及控制電路與該複數條位元線耦接，使用具有一第一階段與第二階段的一偏壓配置，以下列步驟對一所選取字元線對應之該複數個記憶胞中的一選取記憶胞進行程式化：經由第一階段，阻擋介於該反及閘串列之該選取記憶胞的一第一側的一第一半導體主體區域與該反及閘串列之該選取記憶胞的一第二側的一第二半導體主體區域之間的載子流動；經由第一階段，隔離該第一半導體主體區域以及施加一通過電壓脈衝於該選取記憶胞的該第一側之複數條字元線中的字元線，用以藉由電容性耦合將該第一半導體主體區域自我壓升至一自我壓升電壓；經由第一階段與第二階段，將該第二半導體主體區域偏壓至一參考電壓；經由第一階段與第二階段，施加大於一熱載子注射能障的一程式化電位至該選取記憶胞；以及經由第二階段，致能載子自該第二半導體主體區域流動至該選取記憶胞以導致熱載子的產生。
16. 一種誘發一反及閘陣列的反及閘串列中之一選取記憶胞熱載子注射的方法，包含：使用具有一第一階段與一第二階段的一偏壓配置，該偏壓配置包括：經由第一階段，阻擋介於該反及閘串列之該選取記憶胞的一第一側的一第一半導體主體區域與該反及閘串列之該選取記憶胞的一第二側的一第二半導體主體區域之間的載子流動；經由第一階段，隔離該第一半導體主體區域以及施加一通過電壓脈衝於該選取記憶胞的該第一側之複數條字元線中的字元線，用以藉由電容性耦合將該第一半導體主體區域自我壓升至一自我壓升電壓；經由第一階段與第二階段，將該第二半導體主體區域偏壓至一參考電壓；經由第一階段與第二階段，施加大於一熱載子注射能障的一程式化電位至該選取記憶胞；以及經由第二階段，致能載子自該第二半導體主體區域流動至該選取記憶胞以導致熱載子的產生。
17. 如申請專利範圍第16項所述之方法，包括施加兩階段切換電壓至該反及閘串列中之相鄰該選取記憶胞的一記憶胞，包括一第一階段關閉該記憶胞以實施該阻擋，及一第二階段開啟該記憶胞以實施該致能。
18. 如申請專利範圍第16項所述之方法，其中該反及閘陣列中的該反及閘串列包括一第一切換開關於該反及閘串列的一第一側與一位元線或是一參考線之間，及一第二切換開關於該複數個記憶 胞的一第二側與該參考線或是位元線之間，且其中該自我壓升包括：關閉一包括該選取記憶胞之反及閘串列中的該第一切換開關以將該第一半導體主體區域隔離且施加一通過電壓於與該選取記憶胞之反及閘串列中的該第一側耦接之字元線，而開啟該第二切換開關且經由該第二切換開關施加一參考電壓至該第二半導體主體區域。
19. 如申請專利範圍第18項所述之方法，包括關閉未選取反及閘串列中的該第一及第二切換開關。
20. 如申請專利範圍第18項所述之方法，包括開啟未選取反及閘串列中的該第一及第二切換開關。
21. 如申請專利範圍第16項所述之方法，其中該陣列的該反及閘串列包括一第一組的M個記憶胞及一第二組的N個記憶胞，且假如該選取記憶胞是在該第一組的M個記憶胞中，則偏壓該反及閘串列使得該第一半導體主體區域包括至少該第二組的N個記憶胞，且假如該選取記憶胞是在該第二組的N個記憶胞中，則偏壓該反及閘串列使得該第一半導體主體區域包括至少該第一組的M個記憶胞。