JP2977023B2 - 不揮発性半導体記憶装置及びその製造方法 - Google Patents
不揮発性半導体記憶装置及びその製造方法Info
- Publication number
- JP2977023B2 JP2977023B2 JP25937096A JP25937096A JP2977023B2 JP 2977023 B2 JP2977023 B2 JP 2977023B2 JP 25937096 A JP25937096 A JP 25937096A JP 25937096 A JP25937096 A JP 25937096A JP 2977023 B2 JP2977023 B2 JP 2977023B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- memory cell
- nonvolatile
- memory cells
- erasing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 39
- 238000004519 manufacturing process Methods 0.000 title claims description 18
- 230000015654 memory Effects 0.000 claims description 232
- 238000000034 method Methods 0.000 claims description 7
- 239000011159 matrix material Substances 0.000 claims description 6
- 230000005641 tunneling Effects 0.000 description 11
- 239000000758 substrate Substances 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 239000002784 hot electron Substances 0.000 description 5
- 101100521334 Mus musculus Prom1 gene Proteins 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 102200091804 rs104894738 Human genes 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
- G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/005—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor comprising combined but independently operative RAM-ROM, RAM-PROM, RAM-EPROM cells
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
- Read Only Memory (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、電気的に書換、消
去可能で、且つ、不揮発性を有するメモリセルを含む半
導体記憶装置及びその製造方法に関する。
去可能で、且つ、不揮発性を有するメモリセルを含む半
導体記憶装置及びその製造方法に関する。
【０００２】
【従来の技術】一般に、この種、電気的に、書換、消去
可能な不揮発性記憶装置は、半導体基板に間隔をおいて
配置されたドレイン領域及びソース領域を備えると共
に、ドレイン及びソース領域との間のチャネル領域上
に、ゲート絶縁膜を介して配置されたフローティングゲ
ート、及び、フローティングゲート上に配置された制御
ゲートとを備えた構成を有している。
可能な不揮発性記憶装置は、半導体基板に間隔をおいて
配置されたドレイン領域及びソース領域を備えると共
に、ドレイン及びソース領域との間のチャネル領域上
に、ゲート絶縁膜を介して配置されたフローティングゲ
ート、及び、フローティングゲート上に配置された制御
ゲートとを備えた構成を有している。
【０００３】また、このような不揮発性記憶装置は、複
数のメモリセルを一括で、或いは、ブロック単位で消去
できる所謂フラッシュメモリと、１ビット或いは１バイ
ト単位で消去可能なＥＥＰＲＯＭとに分けることができ
る。
数のメモリセルを一括で、或いは、ブロック単位で消去
できる所謂フラッシュメモリと、１ビット或いは１バイ
ト単位で消去可能なＥＥＰＲＯＭとに分けることができ
る。
【０００４】ここで、フラッシュメモリは、頻繁に書き
換える必要のない、例えば、プログラムを格納するのに
使用され、他方、ＥＥＰＲＯＭは、ビット或いはバイト
単位に頻繁に書き換える可能性のあるデータを格納する
のに、主に、使用される傾向がある。
換える必要のない、例えば、プログラムを格納するのに
使用され、他方、ＥＥＰＲＯＭは、ビット或いはバイト
単位に頻繁に書き換える可能性のあるデータを格納する
のに、主に、使用される傾向がある。
【０００５】更に、フラッシュメモリ及びＥＥＰＲＯＭ
の書込、消去動作について説明しておくと、一括消去可
能なフラッシュメモリには、フローティングゲートとソ
ース領域との間のゲート絶縁膜に高電界を発生させて、
ファウラーーノルドハイム（Ｆ−Ｎ）トンネリング現象
を利用して、電子をフローティングゲートから放出させ
ることにより、制御ゲートからみたメモリセルの閾値電
圧を低下させ、消去動作を行い、他方、ドレインーソー
ス領域の基板表面に強い反転領域を発生させ、ホットエ
レクトロン（ＨＥ）をフローティングゲートに注入する
ことにより、メモリセルの閾値電圧を高くして、書き込
み動作を行うものがある。また、消去及び書込のいずれ
においても、Ｆ−Ｎトンネリング現象を利用したメモリ
セルも提案されている。
の書込、消去動作について説明しておくと、一括消去可
能なフラッシュメモリには、フローティングゲートとソ
ース領域との間のゲート絶縁膜に高電界を発生させて、
ファウラーーノルドハイム（Ｆ−Ｎ）トンネリング現象
を利用して、電子をフローティングゲートから放出させ
ることにより、制御ゲートからみたメモリセルの閾値電
圧を低下させ、消去動作を行い、他方、ドレインーソー
ス領域の基板表面に強い反転領域を発生させ、ホットエ
レクトロン（ＨＥ）をフローティングゲートに注入する
ことにより、メモリセルの閾値電圧を高くして、書き込
み動作を行うものがある。また、消去及び書込のいずれ
においても、Ｆ−Ｎトンネリング現象を利用したメモリ
セルも提案されている。
【０００６】一方、ＥＥＰＲＯＭとしては、消去及び書
込のいずれにおいても、Ｆ−Ｎトンネリング現象を利用
し、フローティングゲートと、半導体基板に形成された
ドレイン及びソース領域とは別の領域との間で、電子の
やり取りを行うものが提案されている。
込のいずれにおいても、Ｆ−Ｎトンネリング現象を利用
し、フローティングゲートと、半導体基板に形成された
ドレイン及びソース領域とは別の領域との間で、電子の
やり取りを行うものが提案されている。
【０００７】上記したように、書込、消去の際、Ｆ−Ｎ
トンネリング現象を利用して、電子の注入、放出を行う
と、ドレイン領域とソース領域との間に、１ビット当り
約１μＡ程度の電流を流すだけで充分であるが、書換速
度が１ｍｓ程度と長くなってしまう。また、ＨＥ注入に
より書込乃至消去を行った場合、書込及び消去に要する
時間は１ビット当り約１０μｓと、Ｆ−Ｎトンネリング
現象を利用した場合に比較して、短縮できるが、ドレイ
ン領域とソース領域との間に、１ビット当り１ｍＡ程度
の大きな電流を流す必要がある。
トンネリング現象を利用して、電子の注入、放出を行う
と、ドレイン領域とソース領域との間に、１ビット当り
約１μＡ程度の電流を流すだけで充分であるが、書換速
度が１ｍｓ程度と長くなってしまう。また、ＨＥ注入に
より書込乃至消去を行った場合、書込及び消去に要する
時間は１ビット当り約１０μｓと、Ｆ−Ｎトンネリング
現象を利用した場合に比較して、短縮できるが、ドレイ
ン領域とソース領域との間に、１ビット当り１ｍＡ程度
の大きな電流を流す必要がある。
【０００８】このことを考慮して、消去、書込が頻繁に
繰り返されるデータを記憶するＥＥＰＲＯＭの各メモリ
セルは、Ｆ−Ｎトンネリング現象が容易に生じるよう
に、フローティングゲート電極の面積を広くすると共
に、フローティングゲートと半導体基板との間を狭くす
る構成を有しており、フラッシュメモリを構成するメモ
リセルとは異なる構造を備えているのが普通である。
繰り返されるデータを記憶するＥＥＰＲＯＭの各メモリ
セルは、Ｆ−Ｎトンネリング現象が容易に生じるよう
に、フローティングゲート電極の面積を広くすると共
に、フローティングゲートと半導体基板との間を狭くす
る構成を有しており、フラッシュメモリを構成するメモ
リセルとは異なる構造を備えているのが普通である。
【０００９】
【発明が解決しようとする課題】最近、プログラム格納
用のフラッシュメモリと、データ格納用のＥＥＰＲＯＭ
とを同一チップ内に混載した半導体記憶装置も提案され
ているが、前述した様に、フラッシュメモリとＥＥＰＲ
ＯＭとは、構造的に異なっているため、別の製造工程で
作成する必要があり、製造工程が非常に繁雑化するた
め、出来上がった半導体記憶装置は、高価なものとなっ
てしまうという欠点がある。
用のフラッシュメモリと、データ格納用のＥＥＰＲＯＭ
とを同一チップ内に混載した半導体記憶装置も提案され
ているが、前述した様に、フラッシュメモリとＥＥＰＲ
ＯＭとは、構造的に異なっているため、別の製造工程で
作成する必要があり、製造工程が非常に繁雑化するた
め、出来上がった半導体記憶装置は、高価なものとなっ
てしまうという欠点がある。
【００１０】また、特開平６−３０９８８６号公報（以
下、引用例１と呼ぶ）には、行列状に配列された電気的
に書換可能な複数のメモリセルをビット単位で書換、消
去可能にすると共に、ブロック単位でも書換、消去可能
にした不揮発性半導体記憶装置が提案されている。この
構成では、各メモリセルが互いに異なる２つの消去モー
ドになるように、各メモリセルのドレイン、ソース、及
び制御ゲートに外部から印加される電圧を選択すること
によって、上記したビット単位及びブロック単位の消去
を可能にしている。
下、引用例１と呼ぶ）には、行列状に配列された電気的
に書換可能な複数のメモリセルをビット単位で書換、消
去可能にすると共に、ブロック単位でも書換、消去可能
にした不揮発性半導体記憶装置が提案されている。この
構成では、各メモリセルが互いに異なる２つの消去モー
ドになるように、各メモリセルのドレイン、ソース、及
び制御ゲートに外部から印加される電圧を選択すること
によって、上記したビット単位及びブロック単位の消去
を可能にしている。
【００１１】しかしながら、引用例１では、互いに構造
の異なるフラッシュメモリとＥＥＰＲＯＭとを同一チッ
プ内に個別に配列すること、即ち、フラッシュメモリと
ＥＥＰＲＯＭとを混載することについては、何等、考慮
されていないし、且つ、これらフラッシュメモリとＥＥ
ＰＲＯＭとを混載させることに伴う問題点についても、
全く指摘されていない。
の異なるフラッシュメモリとＥＥＰＲＯＭとを同一チッ
プ内に個別に配列すること、即ち、フラッシュメモリと
ＥＥＰＲＯＭとを混載することについては、何等、考慮
されていないし、且つ、これらフラッシュメモリとＥＥ
ＰＲＯＭとを混載させることに伴う問題点についても、
全く指摘されていない。
【００１２】本発明の目的は、フラッシュメモリとＥＥ
ＰＲＯＭとを同一チップ内に個々に配列することによ
り、プログラムとデータとを別個に格納できる不揮発性
半導体記憶装置を提供することである。
ＰＲＯＭとを同一チップ内に個々に配列することによ
り、プログラムとデータとを別個に格納できる不揮発性
半導体記憶装置を提供することである。
【００１３】本発明の他の目的は、コストアップを防止
でき、したがって、安価な不揮発性半導体記憶装置を提
供することである。
でき、したがって、安価な不揮発性半導体記憶装置を提
供することである。
【００１４】本発明の他の目的は、同一チップ内に混載
されるフラッシュメモリとＥＥＰＲＯＭのメモリセル
が、実質上、互いに同一の構造を備えた不揮発性半導体
記憶装置を提供することである。
されるフラッシュメモリとＥＥＰＲＯＭのメモリセル
が、実質上、互いに同一の構造を備えた不揮発性半導体
記憶装置を提供することである。
【００１５】本発明の更に他の目的は、製造工程を簡略
化できる不揮発性半導体記憶装置の製造方法を提供する
ことである。
化できる不揮発性半導体記憶装置の製造方法を提供する
ことである。
【００１６】本発明の他の目的は、共通の製造工程によ
り、フラッシュメモリとＥＥＰＲＯＭとを製造できる不
揮発性半導体記憶装置の製造方法を提供することであ
る。
り、フラッシュメモリとＥＥＰＲＯＭとを製造できる不
揮発性半導体記憶装置の製造方法を提供することであ
る。
【００１７】
【課題を解決するための手段】本発明の一形態によれ
ば、第１のメモリセルを複数個備えた第１の不揮発性メ
モリと、第２のメモリセルを複数個備えた第２の不揮発
性メモリとを単一のチップ内に個別に混載した不揮発性
半導体記憶装置において、前記第１の不揮発性メモリ
は、予め定められた単位毎に、第１のメモリセルを記憶
内容を消去できる構成を有する一方、前記第２の不揮発
性メモリは、前記第２のメモリセルの記憶内容を一括し
て消去できる構成を有し、更に、前記第１及び第２のメ
モリセルは、ソース、ドレイン、コントロールゲート、
及び、フローティングゲートを持ち、互いに同一の構造
を備えている不揮発性半導体記憶装置が得られる。
ば、第１のメモリセルを複数個備えた第１の不揮発性メ
モリと、第２のメモリセルを複数個備えた第２の不揮発
性メモリとを単一のチップ内に個別に混載した不揮発性
半導体記憶装置において、前記第１の不揮発性メモリ
は、予め定められた単位毎に、第１のメモリセルを記憶
内容を消去できる構成を有する一方、前記第２の不揮発
性メモリは、前記第２のメモリセルの記憶内容を一括し
て消去できる構成を有し、更に、前記第１及び第２のメ
モリセルは、ソース、ドレイン、コントロールゲート、
及び、フローティングゲートを持ち、互いに同一の構造
を備えている不揮発性半導体記憶装置が得られる。
【００１８】本発明の他の形態によれば、第１のメモリ
セルを複数個備えた第１の不揮発性メモリと、第２のメ
モリセルを複数個備えた第２の不揮発性メモリとを単一
のチップ内に個別に混載した不揮発性半導体記憶装置に
おいて、前記第１の不揮発性メモリは、予め定められた
単位毎に、第１のメモリセルを記憶内容を消去できる構
成を有する一方、前記第２の不揮発性メモリは、前記第
２のメモリセルの記憶内容を一括して消去できる構成を
有し、更に、前記第１及び第２のメモリセルは、それぞ
れソース、ドレイン、コントロールゲート、及び、フロ
ーティングゲートを有していると共に、前記第１のメモ
リセルのフローティングゲートは、第２のメモリセルの
フローティングゲートに比較して、大きな面積を有して
いる不揮発性半導体記憶装置が得られる。
セルを複数個備えた第１の不揮発性メモリと、第２のメ
モリセルを複数個備えた第２の不揮発性メモリとを単一
のチップ内に個別に混載した不揮発性半導体記憶装置に
おいて、前記第１の不揮発性メモリは、予め定められた
単位毎に、第１のメモリセルを記憶内容を消去できる構
成を有する一方、前記第２の不揮発性メモリは、前記第
２のメモリセルの記憶内容を一括して消去できる構成を
有し、更に、前記第１及び第２のメモリセルは、それぞ
れソース、ドレイン、コントロールゲート、及び、フロ
ーティングゲートを有していると共に、前記第１のメモ
リセルのフローティングゲートは、第２のメモリセルの
フローティングゲートに比較して、大きな面積を有して
いる不揮発性半導体記憶装置が得られる。
【００１９】更に、本発明のもう一つの形態によれば、
予め定められた単位毎に、記憶内容を消去できる第１の
メモリセルを有する第１の不揮発性メモリと、複数の第
２のメモリセルを備え、第２のメモリセルの記憶内容を
一括して消去できる第２の不揮発性メモリとを単一のチ
ップ内に個別に混載すると共に、前記第１及び第２の不
揮発性メモリに含まれる第１及び第２のメモリセルは、
ソース、ドレイン、フローティングゲート、及び、コン
トロールゲートを有している不揮発性半導体記憶装置の
製造方法において、前記第１の不揮発性メモリのソー
ス、ドレイン、フローティングゲート、及び、コントロ
ールゲートの形成工程は、第２の不揮発性メモリのソー
ス、ドレイン、フローティングゲート、及び、コントロ
ールゲートの形成工程とそれぞれ同時に行うことを特徴
とする不揮発性半導体記憶装置の製造方法が得られる。
予め定められた単位毎に、記憶内容を消去できる第１の
メモリセルを有する第１の不揮発性メモリと、複数の第
２のメモリセルを備え、第２のメモリセルの記憶内容を
一括して消去できる第２の不揮発性メモリとを単一のチ
ップ内に個別に混載すると共に、前記第１及び第２の不
揮発性メモリに含まれる第１及び第２のメモリセルは、
ソース、ドレイン、フローティングゲート、及び、コン
トロールゲートを有している不揮発性半導体記憶装置の
製造方法において、前記第１の不揮発性メモリのソー
ス、ドレイン、フローティングゲート、及び、コントロ
ールゲートの形成工程は、第２の不揮発性メモリのソー
ス、ドレイン、フローティングゲート、及び、コントロ
ールゲートの形成工程とそれぞれ同時に行うことを特徴
とする不揮発性半導体記憶装置の製造方法が得られる。
【００２０】
【発明の実施の形態】以下、図面を参照して、本発明の
実施の形態について説明する。
実施の形態について説明する。
【００２１】図１を参照すると、本発明の実施の形態に
係る不揮発性半導体記憶装置は、単一の半導体チップ１
１内に形成されており、半導体チップ１１内には、１２
８バイト、或いは、２５６バイト程度の記憶容量を備え
たＥＥＰＲＯＭ（以下、第１の不揮発性メモリと呼ぶ）
１６と、第１の不揮発性メモリ１６に比較して大きな容
量（例えば、２５６ｋバイト）の記憶容量を備えたフラ
ッシュメモリ（以下、第２の不揮発性メモリと呼ぶ）が
個別に混載されている。ここで、第１及び第２の不揮発
性メモリ１６、１７を構成する各メモリセルは、後述す
るように、同一のメモリセル製造工程で作成されてお
り、第１の不揮発性メモリ１６は、書換・消去が比較的
頻繁に行われるデータを格納するためのデータメモリと
して使用され、他方、第２の不揮発性メモリ１７は、書
換・消去が頻繁には行われないプログラムメモリとして
使用されるものとする。
係る不揮発性半導体記憶装置は、単一の半導体チップ１
１内に形成されており、半導体チップ１１内には、１２
８バイト、或いは、２５６バイト程度の記憶容量を備え
たＥＥＰＲＯＭ（以下、第１の不揮発性メモリと呼ぶ）
１６と、第１の不揮発性メモリ１６に比較して大きな容
量（例えば、２５６ｋバイト）の記憶容量を備えたフラ
ッシュメモリ（以下、第２の不揮発性メモリと呼ぶ）が
個別に混載されている。ここで、第１及び第２の不揮発
性メモリ１６、１７を構成する各メモリセルは、後述す
るように、同一のメモリセル製造工程で作成されてお
り、第１の不揮発性メモリ１６は、書換・消去が比較的
頻繁に行われるデータを格納するためのデータメモリと
して使用され、他方、第２の不揮発性メモリ１７は、書
換・消去が頻繁には行われないプログラムメモリとして
使用されるものとする。
【００２２】尚、図示された実施の形態では、第１及び
第２の不揮発性メモリ１６、１７には、互いに異なるア
ドレスが割り当てられているものとする。このため、第
１及び第２の不揮発性メモリ１６、１７に対するアクセ
スはアドレス信号ＡＤによって識別できるものとする。
第２の不揮発性メモリ１６、１７には、互いに異なるア
ドレスが割り当てられているものとする。このため、第
１及び第２の不揮発性メモリ１６、１７に対するアクセ
スはアドレス信号ＡＤによって識別できるものとする。
【００２３】更に、図示された半導体チップ１１内に
は、コマンド信号ＣＭ、及び、アドレス信号が与えられ
ると共に、書込・読出信号Ｗ／ＲＳＩＧが入出力される
主制御部１８、当該主制御部１８の制御の下に、第１の
不揮発性メモリ１６の書込、読出、消去動作を制御する
第１の副制御部２１、及び、同様に、主制御部１８の制
御の下に、第２の不揮発性メモリ１７の書込、読出、消
去動作を制御する第２の副制御部２２とが設けられてい
る。また、第１の副制御部２１の制御にしたがって、第
１の不揮発性メモリ１６をバイト、或いは、ビット毎に
消去するために、複数の部分消去回路２５１〜２５ｎが
第１の不揮発性メモリ１６に接続されており、他方、第
２の副制御部２２の制御にしたがって、第２の不揮発性
メモリ１７を一括して消去できる一括消去回路２６が第
２の不揮発性メモリ１７に接続されている。
は、コマンド信号ＣＭ、及び、アドレス信号が与えられ
ると共に、書込・読出信号Ｗ／ＲＳＩＧが入出力される
主制御部１８、当該主制御部１８の制御の下に、第１の
不揮発性メモリ１６の書込、読出、消去動作を制御する
第１の副制御部２１、及び、同様に、主制御部１８の制
御の下に、第２の不揮発性メモリ１７の書込、読出、消
去動作を制御する第２の副制御部２２とが設けられてい
る。また、第１の副制御部２１の制御にしたがって、第
１の不揮発性メモリ１６をバイト、或いは、ビット毎に
消去するために、複数の部分消去回路２５１〜２５ｎが
第１の不揮発性メモリ１６に接続されており、他方、第
２の副制御部２２の制御にしたがって、第２の不揮発性
メモリ１７を一括して消去できる一括消去回路２６が第
２の不揮発性メモリ１７に接続されている。
【００２４】ここで、主制御部１８は、書込、読出、消
去の動作をあらわすコマンド信号ＣＭを識別すると共
に、第１及び第２の不揮発性メモリ１６、１７に対する
アドレス信号ＡＤを識別して、識別結果にしたがって、
第１及び第２の不揮発性メモリ１６、１７のいずれかに
コマンド信号ＣＭ及びアドレス信号ＡＤを出力する。更
に、主制御部１８は、第１又は第２の不揮発性メモリ１
６又は１７に対する書込信号、及びこれらメモリからの
読出信号を図示されない外部回路との間で送受する。
去の動作をあらわすコマンド信号ＣＭを識別すると共
に、第１及び第２の不揮発性メモリ１６、１７に対する
アドレス信号ＡＤを識別して、識別結果にしたがって、
第１及び第２の不揮発性メモリ１６、１７のいずれかに
コマンド信号ＣＭ及びアドレス信号ＡＤを出力する。更
に、主制御部１８は、第１又は第２の不揮発性メモリ１
６又は１７に対する書込信号、及びこれらメモリからの
読出信号を図示されない外部回路との間で送受する。
【００２５】他方、第１の副制御部２１は、主制御部１
８から与えられる第１の不揮発性メモリ２１に対するコ
マンド信号にしたがって、データの読出を行う一方、ア
ドレス信号ＡＤにしたがって、指定されたアドレスのデ
ータをビット或いはバイト単位で消去するための消去指
示信号を部分消去回路２５１〜２５ｎに出力する。この
構成では、消去されたアドレスに対して、ビット或いは
バイト単位で、データを書き込むことができる。
８から与えられる第１の不揮発性メモリ２１に対するコ
マンド信号にしたがって、データの読出を行う一方、ア
ドレス信号ＡＤにしたがって、指定されたアドレスのデ
ータをビット或いはバイト単位で消去するための消去指
示信号を部分消去回路２５１〜２５ｎに出力する。この
構成では、消去されたアドレスに対して、ビット或いは
バイト単位で、データを書き込むことができる。
【００２６】また、第２の副制御部２２は、第２の不揮
発性メモリ２２に対するコマンド信号にしたがって、命
令の読出を行うと共に、第２の不揮発性メモリ２２の内
容を一括して消去するための一括消去指示信号を一括消
去回路２６に出力する。一括消去された第２の不揮発性
メモリ２２には、プログラムを構成する命令を順次、書
き込むことができる。
発性メモリ２２に対するコマンド信号にしたがって、命
令の読出を行うと共に、第２の不揮発性メモリ２２の内
容を一括して消去するための一括消去指示信号を一括消
去回路２６に出力する。一括消去された第２の不揮発性
メモリ２２には、プログラムを構成する命令を順次、書
き込むことができる。
【００２７】図２（Ａ）及び（Ｂ）を参照すると、第２
の不揮発性メモリ１７の一部の構成が示されている。図
示された例では、Ｐ型半導体基板３１内に、拡散によっ
て形成された２つのＮ型ソース領域３２ａ、３２ｂと、
両ソース領域３２ａ、３２ｂ間に配置されたＮ型のドレ
イン領域３３とが設けられており、各ソース領域３２
ａ、３２ｂとドレイン領域３３との間には、チャネル領
域が形成されている。ここで、各チャネル領域上には、
ゲート絶縁膜（図示せず）を介して、フローティングゲ
ート３４が設けられており、更に、フローティングゲー
ト３４上には、コントロールゲート３５が配置されてお
り、これによって、フラッシュメモリセルが形成されて
いる。
の不揮発性メモリ１７の一部の構成が示されている。図
示された例では、Ｐ型半導体基板３１内に、拡散によっ
て形成された２つのＮ型ソース領域３２ａ、３２ｂと、
両ソース領域３２ａ、３２ｂ間に配置されたＮ型のドレ
イン領域３３とが設けられており、各ソース領域３２
ａ、３２ｂとドレイン領域３３との間には、チャネル領
域が形成されている。ここで、各チャネル領域上には、
ゲート絶縁膜（図示せず）を介して、フローティングゲ
ート３４が設けられており、更に、フローティングゲー
ト３４上には、コントロールゲート３５が配置されてお
り、これによって、フラッシュメモリセルが形成されて
いる。
【００２８】図２（Ｂ）に示すように、コントロールゲ
ート３５は、チャネル領域上で、フローティングゲート
３４とチャネル領域において重なり合っており、且つ、
フローティングゲート３４よりも外側に引き出されてい
る。
ート３５は、チャネル領域上で、フローティングゲート
３４とチャネル領域において重なり合っており、且つ、
フローティングゲート３４よりも外側に引き出されてい
る。
【００２９】図示されたフラッシュメモリセルでは、消
去の際、ドレイン領域３３、ソース領域３２ａ、３２
ｂ、及び、半導体基板３１に−７Ｖ〜−１０Ｖ程度の負
電圧を印加すると共に、コントロールゲート３５に７〜
１０Ｖの高電圧を印加することにより、半導体基板３１
表面からフローティングゲート３４に対して、Ｆ−Ｎト
ンネリング現象により、電子を注入し、フラッシュメモ
リセルの閾値電圧を一括して高くするような消去動作が
行われる。
去の際、ドレイン領域３３、ソース領域３２ａ、３２
ｂ、及び、半導体基板３１に−７Ｖ〜−１０Ｖ程度の負
電圧を印加すると共に、コントロールゲート３５に７〜
１０Ｖの高電圧を印加することにより、半導体基板３１
表面からフローティングゲート３４に対して、Ｆ−Ｎト
ンネリング現象により、電子を注入し、フラッシュメモ
リセルの閾値電圧を一括して高くするような消去動作が
行われる。
【００３０】他方、書込動作の際には、コントロールゲ
ート３５に−６〜−１０Ｖ程度の負電圧を印加すると共
に、ドレイン領域３３に５〜０Ｖの電圧を印加すること
により、ＦＮトンネリング現象によりフローティングゲ
ート３４に注入された電子をドレイン領域３３に引き抜
き、フラッシュメモリセルの閾値電圧を低くするような
動作を行う。この場合、各ドレイン領域３３をワード線
と接続することにより、ビット単位での書込動作が行わ
れる。
ート３５に−６〜−１０Ｖ程度の負電圧を印加すると共
に、ドレイン領域３３に５〜０Ｖの電圧を印加すること
により、ＦＮトンネリング現象によりフローティングゲ
ート３４に注入された電子をドレイン領域３３に引き抜
き、フラッシュメモリセルの閾値電圧を低くするような
動作を行う。この場合、各ドレイン領域３３をワード線
と接続することにより、ビット単位での書込動作が行わ
れる。
【００３１】上述した説明では、消去及び書込のいずれ
の動作においても、Ｆ−Ｎトンネリング現象を使用する
例を上げたが、消去動作時に、Ｆ−Ｎトンネリング現象
を使用して、各フラッシュメモリセルの閾値を一括して
低下させ、他方、書込動作時に、ホットエレクトロンを
フローティングゲート３４に注入して、個々のセルの閾
値を高くする動作を行うフラッシュメモリセルを使用し
ても良い。このように、書込動作の際、ホットエレクト
ロンを注入する形式のフラッシュメモリセルでは、ソー
ス領域３２ａ、３２ｂの周辺をＮ−領域で囲み、且つ、
ドレイン領域３３の周辺をＰ−領域で囲むように、構成
される。
の動作においても、Ｆ−Ｎトンネリング現象を使用する
例を上げたが、消去動作時に、Ｆ−Ｎトンネリング現象
を使用して、各フラッシュメモリセルの閾値を一括して
低下させ、他方、書込動作時に、ホットエレクトロンを
フローティングゲート３４に注入して、個々のセルの閾
値を高くする動作を行うフラッシュメモリセルを使用し
ても良い。このように、書込動作の際、ホットエレクト
ロンを注入する形式のフラッシュメモリセルでは、ソー
ス領域３２ａ、３２ｂの周辺をＮ−領域で囲み、且つ、
ドレイン領域３３の周辺をＰ−領域で囲むように、構成
される。
【００３２】尚、上記した構成を有するフラッシュメモ
リセルを一括消去する一括消去回路２６は知られている
から、ここでは、説明を省略する。
リセルを一括消去する一括消去回路２６は知られている
から、ここでは、説明を省略する。
【００３３】図１、図２、及び、図３（Ａ）を参照する
と、第１の不揮発性メモリ１６に使用されるメモリセル
は、図２（Ａ）及び（Ｂ）に示されたフラッシュメモリ
セルと同一の構造を備えている。このため、第１及び第
２の不揮発性メモリ１６及び１７は同一の製造工程で作
成できる。しかしながら、第１の不揮発性メモリ１６を
構成するメモリセルは、バイト或いはビット毎に消去可
能な構成を備える必要がある。
と、第１の不揮発性メモリ１６に使用されるメモリセル
は、図２（Ａ）及び（Ｂ）に示されたフラッシュメモリ
セルと同一の構造を備えている。このため、第１及び第
２の不揮発性メモリ１６及び１７は同一の製造工程で作
成できる。しかしながら、第１の不揮発性メモリ１６を
構成するメモリセルは、バイト或いはビット毎に消去可
能な構成を備える必要がある。
【００３４】図３（Ａ）には、ＥＥＰＲＯＭのメモリセ
ルとして、図２に示されたようなフラッシュメモリセル
が横方向（即ち、行方向）及び縦方向（即ち、列方向）
にそれぞれｎ個配列されているものとする。しかしなが
ら、図では、説明を簡略化するために、４個のフラッシ
ュメモリセルＣ００、Ｃ０１、Ｃ１０、Ｃ１１に限定し
て説明する。
ルとして、図２に示されたようなフラッシュメモリセル
が横方向（即ち、行方向）及び縦方向（即ち、列方向）
にそれぞれｎ個配列されているものとする。しかしなが
ら、図では、説明を簡略化するために、４個のフラッシ
ュメモリセルＣ００、Ｃ０１、Ｃ１０、Ｃ１１に限定し
て説明する。
【００３５】図に示すように、横方向に延びる第１乃至
第ｍ（図では第１及び第２）のワード線（行方向線）
は、それぞれ横方向に配列されたメモリセルＣ００、Ｃ
０１及びＣ１０、Ｃ１１の各コントロールゲートに接続
されており、これらワード線はそれぞれ図１に示された
第１の副制御部２１に接続されている。第１の副制御部
２１は、消去されるべき選択されたメモリセルのワード
線に対して１５Ｖの高電圧を印加し、選択されないワー
ド線に対して接地電位（０Ｖ）の電位を与えるものとす
る。
第ｍ（図では第１及び第２）のワード線（行方向線）
は、それぞれ横方向に配列されたメモリセルＣ００、Ｃ
０１及びＣ１０、Ｃ１１の各コントロールゲートに接続
されており、これらワード線はそれぞれ図１に示された
第１の副制御部２１に接続されている。第１の副制御部
２１は、消去されるべき選択されたメモリセルのワード
線に対して１５Ｖの高電圧を印加し、選択されないワー
ド線に対して接地電位（０Ｖ）の電位を与えるものとす
る。
【００３６】他方、縦方向に延びる第１乃至第ｎ（図で
は第１及び第２）の列方向線（ディジット線）は、縦方
向に配列されたメモリセルのドレイン領域に接続された
ドレイン線と、ソース領域に接続されたソース線とを備
え、これらのドレイン線及びソース線はそれぞれｎ個の
部分消去回路２５１〜２５ｎに接続されている。この場
合、各部分消去回路２５１〜２５ｎは、図１に示すよう
に、第１の副制御部２１によって制御されている。各部
分消去回路２５１〜２５ｎでは、消去されるべきメモリ
セルに対応したドレイン線上に、０Ｖの電圧を印加し、
他方、選択されないメモリセルに対応したドレイン線上
に、例えば、１５Ｖの半分の電圧、即ち、７．５Ｖの電
圧を供給する。この場合、消去されるべきメモリセルに
対応したソース線には、０Ｖが印加されるか、オープン
の状態に置かれ、消去されないメモリセルに対応したソ
ース線には、７．５Ｖが印加されるか、オープンの状態
に置かれる。
は第１及び第２）の列方向線（ディジット線）は、縦方
向に配列されたメモリセルのドレイン領域に接続された
ドレイン線と、ソース領域に接続されたソース線とを備
え、これらのドレイン線及びソース線はそれぞれｎ個の
部分消去回路２５１〜２５ｎに接続されている。この場
合、各部分消去回路２５１〜２５ｎは、図１に示すよう
に、第１の副制御部２１によって制御されている。各部
分消去回路２５１〜２５ｎでは、消去されるべきメモリ
セルに対応したドレイン線上に、０Ｖの電圧を印加し、
他方、選択されないメモリセルに対応したドレイン線上
に、例えば、１５Ｖの半分の電圧、即ち、７．５Ｖの電
圧を供給する。この場合、消去されるべきメモリセルに
対応したソース線には、０Ｖが印加されるか、オープン
の状態に置かれ、消去されないメモリセルに対応したソ
ース線には、７．５Ｖが印加されるか、オープンの状態
に置かれる。
【００３７】図３（Ａ）のように、メモリセルＣ００の
記憶内容を消去する場合、第１のワード線及び第１のデ
ィジット線が選択され、第１の副制御部２１及び部分消
去回路から電圧が印加される。この結果、選択されたメ
モリセルＣ００のコントロールゲートとドレイン領域と
の間に、１５Ｖの電圧が与えられ、選択されない、即
ち、非選択のメモリセルＣ０１、Ｃ１０、Ｃ１１のコン
トロールゲートとドレイン領域との間には、７．５Ｖの
電圧しか与えられない。このため、非選択のメモリセル
Ｃ０１、Ｃ１０、Ｃ１１の記憶内容は消去されることな
く保持され、選択されたメモリセルＣ００の記憶内容の
みが消去される。
記憶内容を消去する場合、第１のワード線及び第１のデ
ィジット線が選択され、第１の副制御部２１及び部分消
去回路から電圧が印加される。この結果、選択されたメ
モリセルＣ００のコントロールゲートとドレイン領域と
の間に、１５Ｖの電圧が与えられ、選択されない、即
ち、非選択のメモリセルＣ０１、Ｃ１０、Ｃ１１のコン
トロールゲートとドレイン領域との間には、７．５Ｖの
電圧しか与えられない。このため、非選択のメモリセル
Ｃ０１、Ｃ１０、Ｃ１１の記憶内容は消去されることな
く保持され、選択されたメモリセルＣ００の記憶内容の
みが消去される。
【００３８】前述したことからも明らかなように、各部
分消去回路２５１〜２５ｎは、消去動作の際、第１の副
制御部２１の制御の下に、ディジット線に、０Ｖ又は
７．５Ｖの電圧を印加する機能を有している。
分消去回路２５１〜２５ｎは、消去動作の際、第１の副
制御部２１の制御の下に、ディジット線に、０Ｖ又は
７．５Ｖの電圧を印加する機能を有している。
【００３９】したがって、図示されたように、フラッシ
ュメモリセルによって構成されたＥＥＰＲＯＭ（第１の
不揮発性メモリ）１６は、ビット毎に消去を行うことが
できる。
ュメモリセルによって構成されたＥＥＰＲＯＭ（第１の
不揮発性メモリ）１６は、ビット毎に消去を行うことが
できる。
【００４０】他方、選択されたメモリセル、例えば、Ｃ
００に書込を行う場合、第１の副制御部２１からは、選
択された第１のワード線上に、−１０Ｖの電圧が与えら
れ、非選択の第２のワード線上には、０Ｖの電圧が印加
される。この状態で、選択されたメモリセルＣ００に対
応したドレイン線上には、５Ｖの電圧が、ソース線をオ
ープンにした状態で印加され、被選択のメモリセルに対
応したドレイン線上には、０Ｖがソース線をオープンに
した状態で印加される。これによって、選択されたメモ
リセルＣ００では、Ｆ−Ｎトンネリング現象によって、
フローティングゲートから電子の引き抜きが行われ、こ
の結果、閾値電圧が低下して、書込が行われる。
００に書込を行う場合、第１の副制御部２１からは、選
択された第１のワード線上に、−１０Ｖの電圧が与えら
れ、非選択の第２のワード線上には、０Ｖの電圧が印加
される。この状態で、選択されたメモリセルＣ００に対
応したドレイン線上には、５Ｖの電圧が、ソース線をオ
ープンにした状態で印加され、被選択のメモリセルに対
応したドレイン線上には、０Ｖがソース線をオープンに
した状態で印加される。これによって、選択されたメモ
リセルＣ００では、Ｆ−Ｎトンネリング現象によって、
フローティングゲートから電子の引き抜きが行われ、こ
の結果、閾値電圧が低下して、書込が行われる。
【００４１】図４（Ａ）及び（Ｂ）を参照して、本発明
の他の実施の形態に係る第１の不揮発性メモリ１６の構
成並びに消去動作を説明する。この例においても、メモ
リセルＣ００〜Ｃ１１自体は、図２に示したフラッシュ
メモリセルと同様の構成を備えているため、第２の不揮
発性メモリ１７のフラッシュメモリセルと同じ工程で製
造することができる。図４（Ａ）からも明らかなよう
に、メモリセルＣ００〜Ｃ１１のコントロールゲートに
は、それぞれＭＯＳトランジスタによって構成されセレ
クタＳ１〜Ｓ４が設けられている。
の他の実施の形態に係る第１の不揮発性メモリ１６の構
成並びに消去動作を説明する。この例においても、メモ
リセルＣ００〜Ｃ１１自体は、図２に示したフラッシュ
メモリセルと同様の構成を備えているため、第２の不揮
発性メモリ１７のフラッシュメモリセルと同じ工程で製
造することができる。図４（Ａ）からも明らかなよう
に、メモリセルＣ００〜Ｃ１１のコントロールゲートに
は、それぞれＭＯＳトランジスタによって構成されセレ
クタＳ１〜Ｓ４が設けられている。
【００４２】具体的に言えば、セレクタＳ１及びＳ２を
構成するＭＯＳトランジスタのドレインは、第１のワー
ド線に接続されており、且つ、そのソースはメモリセル
Ｃ００及びＣ０１のコントロールゲートに接続されてい
る。また、セレクタＳ３及びＳ４を構成するＭＯＳトラ
ンジスタのドレインは第２のワード線に接続され、且
つ、そのソースはメモリセルＣ１０及びＣ１１のコント
ロールゲートに接続されている。
構成するＭＯＳトランジスタのドレインは、第１のワー
ド線に接続されており、且つ、そのソースはメモリセル
Ｃ００及びＣ０１のコントロールゲートに接続されてい
る。また、セレクタＳ３及びＳ４を構成するＭＯＳトラ
ンジスタのドレインは第２のワード線に接続され、且
つ、そのソースはメモリセルＣ１０及びＣ１１のコント
ロールゲートに接続されている。
【００４３】更に、セレクタＳ１、Ｓ２を構成するＭＯ
Ｓトランジスタのゲートは、部分消去回路に接続された
第１及び第２の列方向線に接続されている。
Ｓトランジスタのゲートは、部分消去回路に接続された
第１及び第２の列方向線に接続されている。
【００４４】一方、セレクタＳ３及びＳ４を構成するＭ
ＯＳトランジスタのドレインは、第２のワード線に接続
されており、且つ、そのソースはメモリセルＣ１０、Ｃ
１１のコントロールゲートに接続されている。また、セ
レクタＳ３及びＳ４のゲートはセレクタＳ１、Ｓ２と同
様に、第１及び第２の列方向線に接続されている。
ＯＳトランジスタのドレインは、第２のワード線に接続
されており、且つ、そのソースはメモリセルＣ１０、Ｃ
１１のコントロールゲートに接続されている。また、セ
レクタＳ３及びＳ４のゲートはセレクタＳ１、Ｓ２と同
様に、第１及び第２の列方向線に接続されている。
【００４５】次に、メモリセルＣ００−Ｃ１１のうち、
列方向に配列されたメモリセルのドレイン領域は、列方
向に延びるドレイン線に接続されており、且つ、各メモ
リセルのソース領域は共通に接続されて、部分消去回路
に接続されている。
列方向に配列されたメモリセルのドレイン領域は、列方
向に延びるドレイン線に接続されており、且つ、各メモ
リセルのソース領域は共通に接続されて、部分消去回路
に接続されている。
【００４６】図示された構成において、メモリセルＣ０
０の記憶内容を消去する場合について説明する。この場
合、消去されるべきメモリセルＣ００のコントロールゲ
ートにのみ、セレクタＳ１を介して１５Ｖの電圧が印加
され、メモリセルＣ００のドレイン領域には、０Ｖの電
圧が印加される。この状態では、各メモリセルのソース
領域は、０Ｖを印加するか、または、オープンの状態に
置かれる。
０の記憶内容を消去する場合について説明する。この場
合、消去されるべきメモリセルＣ００のコントロールゲ
ートにのみ、セレクタＳ１を介して１５Ｖの電圧が印加
され、メモリセルＣ００のドレイン領域には、０Ｖの電
圧が印加される。この状態では、各メモリセルのソース
領域は、０Ｖを印加するか、または、オープンの状態に
置かれる。
【００４７】これによって、メモリセルＣ００には、Ｆ
−Ｎトンネリング現象により、電子が注入され、閾値が
高くなって、メモリセルＣ００の記憶内容は消去され
る。
−Ｎトンネリング現象により、電子が注入され、閾値が
高くなって、メモリセルＣ００の記憶内容は消去され
る。
【００４８】このように、この実施の形態では、メモリ
セル毎に消去動作を行うことができる。
セル毎に消去動作を行うことができる。
【００４９】一方、メモリセルＣ００に書込を行う場合
には、図４（Ｂ）に示すように、書き込むべきメモリセ
ルＣ００に対応したワード線に−１０Ｖの電圧を印加す
ると共に、セレクタＳ１のゲート及びメモリセルＣ００
のドレイン領域にそれぞれ５Ｖの電圧を印加する。これ
によって、セレクタＳ１を構成するＭＯＳトランジスタ
はオン状態となって、メモリセルＣ００のドレイン領域
とコントロールゲートとの間には１５Ｖの電圧が印加さ
れ、結果として、フローティングゲート中の電子は、ド
レイン領域側に引き抜かれて、メモリセルＣ００の閾値
が低下し、書込が行われる。
には、図４（Ｂ）に示すように、書き込むべきメモリセ
ルＣ００に対応したワード線に−１０Ｖの電圧を印加す
ると共に、セレクタＳ１のゲート及びメモリセルＣ００
のドレイン領域にそれぞれ５Ｖの電圧を印加する。これ
によって、セレクタＳ１を構成するＭＯＳトランジスタ
はオン状態となって、メモリセルＣ００のドレイン領域
とコントロールゲートとの間には１５Ｖの電圧が印加さ
れ、結果として、フローティングゲート中の電子は、ド
レイン領域側に引き抜かれて、メモリセルＣ００の閾値
が低下し、書込が行われる。
【００５０】他のメモリセルについても同様にして、消
去、書込動作を行うことができる。
去、書込動作を行うことができる。
【００５１】図５を参照すると、本発明の更に別の実施
の形態では、セレクタＳａ、Ｓｂが複数のメモリセル毎
に、この例では、１バイト、即ち、８個のメモリセル毎
に設けられており、他の構成は、図４と同様である。し
たがって、セレクタによって選択された８個のメモリセ
ルには、ワード線を介して同時に１５Ｖの電圧が印加さ
れ、これらメモリセルの消去動作が同時的に行われる。
の形態では、セレクタＳａ、Ｓｂが複数のメモリセル毎
に、この例では、１バイト、即ち、８個のメモリセル毎
に設けられており、他の構成は、図４と同様である。し
たがって、セレクタによって選択された８個のメモリセ
ルには、ワード線を介して同時に１５Ｖの電圧が印加さ
れ、これらメモリセルの消去動作が同時的に行われる。
【００５２】尚、書込動作は、セレクタを選択して、該
当するメモリセルのコントロールゲートに−１０Ｖの電
圧を印加すると共に、ドレイン領域に５Ｖを印加するこ
とによって、ビット毎に書込動作を行うことができるこ
とは、図４（Ｂ）と同様である。
当するメモリセルのコントロールゲートに−１０Ｖの電
圧を印加すると共に、ドレイン領域に５Ｖを印加するこ
とによって、ビット毎に書込動作を行うことができるこ
とは、図４（Ｂ）と同様である。
【００５３】図６及び図７を参照すると、本発明のもう
一つの実施の形態は、第１の不揮発性メモリ及び第２の
不揮発性メモリを構成するメモリセルにおけるフローテ
ィングゲートの相互に形状を変化させた構成を備えてい
る。具体的に言えば、第１の不揮発性メモリ１６は、図
６（Ａ）、（Ｂ）、（Ｃ）に示すように、フローティン
グゲート３４及びコントロールゲート３５の面積を図７
に示すフラッシュメモリセルに比較して、広くとり、フ
ローティングゲート３４とコントロールゲート３５との
間の容量を大きくして、フラッシュメモリセル（図７）
に比べて消去時間を短縮できるメモリセルによって構成
されている。
一つの実施の形態は、第１の不揮発性メモリ及び第２の
不揮発性メモリを構成するメモリセルにおけるフローテ
ィングゲートの相互に形状を変化させた構成を備えてい
る。具体的に言えば、第１の不揮発性メモリ１６は、図
６（Ａ）、（Ｂ）、（Ｃ）に示すように、フローティン
グゲート３４及びコントロールゲート３５の面積を図７
に示すフラッシュメモリセルに比較して、広くとり、フ
ローティングゲート３４とコントロールゲート３５との
間の容量を大きくして、フラッシュメモリセル（図７）
に比べて消去時間を短縮できるメモリセルによって構成
されている。
【００５４】図６に示されたメモリセルでは、コントロ
ールゲート３５の下部に設けられたフローティングゲー
ト３４の層間絶縁膜４０（図６（Ｃ））上に位置する部
分の幅を図６（Ａ）に示すように、チャネル領域上のフ
ローティングゲート３４の幅（図６（Ｂ））に比較して
広げると共に、当該フローティングゲート３４と対向す
るコントロールゲート３５の幅をも広げた構成を有して
いる。この結果として、コントロールゲート３５とフロ
ーティングゲート３４との間の容量を大きくすることが
できる。このことは、バイト毎或いはビット毎に消去で
きるＥＥＰＲＯＭ用メモリセルとして有効であることを
意味している。
ールゲート３５の下部に設けられたフローティングゲー
ト３４の層間絶縁膜４０（図６（Ｃ））上に位置する部
分の幅を図６（Ａ）に示すように、チャネル領域上のフ
ローティングゲート３４の幅（図６（Ｂ））に比較して
広げると共に、当該フローティングゲート３４と対向す
るコントロールゲート３５の幅をも広げた構成を有して
いる。この結果として、コントロールゲート３５とフロ
ーティングゲート３４との間の容量を大きくすることが
できる。このことは、バイト毎或いはビット毎に消去で
きるＥＥＰＲＯＭ用メモリセルとして有効であることを
意味している。
【００５５】他方、図７に示された第２の不揮発性メモ
リ１７のメモリセルは、図２と同様に、フローティング
ゲート３４及びコントロールゲート３５の幅は一定であ
り、図６に示されたメモリセルに比べて、フローティン
グゲート３４及びコントロールゲート３５間の容量は小
さい。したがって、図７に示されたメモリセルは、図６
に示されたメモリセルに比較して、消去時間が遅く、こ
のため、フラッシュメモリのように、一括消去するのに
適している。
リ１７のメモリセルは、図２と同様に、フローティング
ゲート３４及びコントロールゲート３５の幅は一定であ
り、図６に示されたメモリセルに比べて、フローティン
グゲート３４及びコントロールゲート３５間の容量は小
さい。したがって、図７に示されたメモリセルは、図６
に示されたメモリセルに比較して、消去時間が遅く、こ
のため、フラッシュメモリのように、一括消去するのに
適している。
【００５６】図６及び図７に示されたＥＥＰＲＯＭ及び
フラッショメモリ用メモリセルは、互いに異なる形状の
フローティングゲート及びコントロールゲートを備えて
いるが、これらフローティングゲート及びコントロール
ゲートは、共通のマスクを使用して同時に製造できるた
め、第１及び第２の不揮発性メモリ１６及び１７を個別
に製作する必要がない。したがって、ＥＥＰＲＯＭ及び
フラッショメモリとを混載した半導体記憶装置を安価に
製造できる。
フラッショメモリ用メモリセルは、互いに異なる形状の
フローティングゲート及びコントロールゲートを備えて
いるが、これらフローティングゲート及びコントロール
ゲートは、共通のマスクを使用して同時に製造できるた
め、第１及び第２の不揮発性メモリ１６及び１７を個別
に製作する必要がない。したがって、ＥＥＰＲＯＭ及び
フラッショメモリとを混載した半導体記憶装置を安価に
製造できる。
【００５７】
【発明の効果】本発明によれば、ＥＥＰＲＯＭとフラッ
シュメモリとを混載した半導体記憶装置を同じ製造工程
で製造できるため、これら互いに異なる用途を有するメ
モリを安価に製造できると言う効果がある。したがっ
て、データ用ＥＥＰＲＯＭと、プログラム用フラッシュ
メモリとを混載した半導体記憶装置をより広い範囲に適
用できる。
シュメモリとを混載した半導体記憶装置を同じ製造工程
で製造できるため、これら互いに異なる用途を有するメ
モリを安価に製造できると言う効果がある。したがっ
て、データ用ＥＥＰＲＯＭと、プログラム用フラッシュ
メモリとを混載した半導体記憶装置をより広い範囲に適
用できる。
【図１】本発明に係る不揮発性半導体記憶装置を説明す
るためのブロック図である。
るためのブロック図である。
【図２】（Ａ）は、図１に示された第１及び第２の不揮
発性メモリに使用できるメモリセルを説明するための平
面図である。（Ｂ）は、図２（Ａ）に示したメモリセル
の断面図である。
発性メモリに使用できるメモリセルを説明するための平
面図である。（Ｂ）は、図２（Ａ）に示したメモリセル
の断面図である。
【図３】（Ａ）は、図１に示した第１の不揮発性メモリ
の一部を示す回路図であり、ここでは、メモリセルの消
去動作を説明している。（Ｂ）は、図３（Ａ）の不揮発
性メモリにおける書込動作を説明するための回路図であ
る。
の一部を示す回路図であり、ここでは、メモリセルの消
去動作を説明している。（Ｂ）は、図３（Ａ）の不揮発
性メモリにおける書込動作を説明するための回路図であ
る。
【図４】（Ａ）は、図１において第１の不揮発性メモリ
として使用できる他の構成例を示す回路図であり、ここ
では、メモリセルの消去動作を説明している。（Ｂ）
は、図４（Ａ）の書込動作を説明するための回路図であ
る。
として使用できる他の構成例を示す回路図であり、ここ
では、メモリセルの消去動作を説明している。（Ｂ）
は、図４（Ａ）の書込動作を説明するための回路図であ
る。
【図５】図１に示された第１の不揮発性メモリとして使
用できる他の構成例を示す図である。
用できる他の構成例を示す図である。
【図６】（Ａ）は、本発明の他の実施の形態において使
用される第１の不揮発性メモリのメモリセルを説明する
ための平面図である。（Ｂ）は、図６（Ａ）のａ−ａ線
に沿って断面した断面図である。（Ｃ）は、図６（Ａ）
のｂ−ｂ線に沿って断面した断面図である。
用される第１の不揮発性メモリのメモリセルを説明する
ための平面図である。（Ｂ）は、図６（Ａ）のａ−ａ線
に沿って断面した断面図である。（Ｃ）は、図６（Ａ）
のｂ−ｂ線に沿って断面した断面図である。
【図７】本発明の他の実施の形態において使用される第
２の不揮発性メモリのメモリセルを説明するための平面
図である。
２の不揮発性メモリのメモリセルを説明するための平面
図である。
１１ 半導体チップ １６ 第１の不揮発性メモリ
（ＥＥＰＲＯＭ） １７ 第２の不揮発性メモリ
（フラッシュメモリ） １８ 主制御部 ２１ 第１の副制御部 ２２ 第２の副制御部 ２５１〜２５ｎ 部分消去回路 ２６ 一括消去回路 ３２ａ、３２ｂ ソース領域 ３３ ドレイン領域 ３４ フローティングゲート Ｃ００〜Ｃ１１ メモリセル Ｓ１〜Ｓ４ セレクタ ４０ 層間絶縁膜
（ＥＥＰＲＯＭ） １７ 第２の不揮発性メモリ
（フラッシュメモリ） １８ 主制御部 ２１ 第１の副制御部 ２２ 第２の副制御部 ２５１〜２５ｎ 部分消去回路 ２６ 一括消去回路 ３２ａ、３２ｂ ソース領域 ３３ ドレイン領域 ３４ フローティングゲート Ｃ００〜Ｃ１１ メモリセル Ｓ１〜Ｓ４ セレクタ ４０ 層間絶縁膜
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/115 G11C 16/04 H01L 21/8247 H01L 29/788 H01L 29/792
Claims (7)
- 【請求項１】 行列状に配置された複数個の第１のメモ
リセルを備え、予め定められた単位毎に、前記第１のメ
モリセルの記憶内容を消去できる構成を有する第１の不
揮発性メモリと、行列状に配置された複数個の第２のメ
モリセルを備え、前記第２のメモリセルの記憶内容を一
括して消去できる構成を有する第２の不揮発性メモリと
を単一のチップ内に個別に混載した不揮発性半導体記憶
装置において、前記第１及び第２のメモリセルは、ソー
ス、ドレイン、コントロールゲート、及び、フローティ
ングゲートを持ち、互いに実質上同一の構造を備え、前
記第１及び第２の不揮発性メモリは、行又は列方向の前
記第１又は第２のメモリセルの前記ドレイン同士を共通
接続するドレイン線と、行又は列方向の前記第１又は第
２のメモリセルの前記ソース同士を共通接続するソース
線を備えていることを特徴とする不揮発性半導体記憶装
置。 - 【請求項２】 行列状に配置された複数個の第１のメモ
リセルを備え、予め定められた単位毎に、前記第１のメ
モリセルの記憶内容を消去できる構成を有する第１の不
揮発性メモリと、行列状に配置された複数個の第２のメ
モリセルを備え、前記第２のメモリセルの記憶内容を一
括して消去できる構成を有する第２の不揮発性メモリと
を単一のチップ内に個別に混載した不揮発性半導体記憶
装置において、前記第１及び第２のメモリセルは、ソー
ス、ドレイン、コントロールゲート、及び、フローティ
ングゲートを持ち、互いに実質上同一の構造を備え、前
記第１及び第２の不揮発性メモリは、行又は列方向の前
記第１又は第２のメモリセルの前記ドレイン同士を共通
接続するドレイン線と、行又は列方向の前記第１又は第
２のメモリセルの前記ソース同士を共通接続するソース
線を備え、前記第１のメモリセルのフローティングゲー
トは、第２のメモリセルのフローティングゲートに比較
して、大きな面積を有していることを特徴とする不揮発
性半導体記憶装置。 - 【請求項３】 行列状に配置された複数個の第１のメモ
リセルを備え、予め定められた単位毎に、前記第１のメ
モリセルの記憶内容を消去できる構成を有する第１の不
揮発性メモリと、行列状に配置された複数個の第２のメ
モリセルを備え、前記第２のメモリセルの記憶内容を一
括して消去できる構成を有する第２の 不揮発性メモリと
を単一のチップ内に個別に混載すると共に、前記第１及
び第２のメモリセルは、ソース、ドレイン、コントロー
ルゲート、及び、フローティングゲートを有し、前記第
１及び第２の不揮発性メモリは、行又は列方向の前記第
１又は第２のメモリセルの前記ドレイン同士を共通接続
するドレイン線と、行又は列方向の前記第１又は第２の
メモリセルの前記ソース同士を共通接続するソース線を
有する不揮発性半導体記憶装置の製造方法において、前
記第１の不揮発性メモリのソース、ドレイン、フローテ
ィングゲート、及び、コントロールゲートの形成工程
は、第２の不揮発性メモリのソース、ドレイン、フロー
ティングゲート、及び、コントロールゲートの形成工程
とそれぞれ同時に行われることを特徴とする不揮発性半
導体記憶装置の製造方法。 - 【請求項４】 請求項３において、前記第１及び第２の
メモリセルは、実質上同一の構造を有するように、形成
されることを特徴とする不揮発性半導体記憶装置の製造
方法。 - 【請求項５】 請求項４において、前記第１及び第２の
メモリセルにおけるソース、ドレイン、フローティング
ゲート、及び、コントロールゲートは、それぞれ、同一
の工程で形成されることを特徴とする不揮発性半導体記
憶装置の製造方法。 - 【請求項６】 請求項５において、前記第１の不揮発性
メモリには、第１のメモリセルの前記予め定められた単
位毎に、記憶内容を消去する消去回路を形成すると共
に、前記第２の不揮発性メモリには、第２のメモリセル
の記憶内容を一括して消去する消去回路を形成すること
を特徴とする不揮発性半導体記憶装置の製造方法。 - 【請求項７】 請求項３において、前記第１のメモリセ
ルのフローティングゲートの面積を第２のメモリセルの
フローティングゲートの面積より大きくする工程を含む
ことを特徴とする不揮発性半導体記憶装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25937096A JP2977023B2 (ja) | 1996-09-30 | 1996-09-30 | 不揮発性半導体記憶装置及びその製造方法 |
| EP97116877A EP0833345A3 (en) | 1996-09-30 | 1997-09-29 | Non-volatile semiconductor memory device |
| KR1019970050204A KR100286728B1 (ko) | 1996-09-30 | 1997-09-30 | 비휘발성반도체메모리장치 |
| US08/943,413 US5815441A (en) | 1996-09-30 | 1997-09-30 | Non-volatile semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25937096A JP2977023B2 (ja) | 1996-09-30 | 1996-09-30 | 不揮発性半導体記憶装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10107231A JPH10107231A (ja) | 1998-04-24 |
| JP2977023B2 true JP2977023B2 (ja) | 1999-11-10 |
Family
ID=17333184
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25937096A Expired - Fee Related JP2977023B2 (ja) | 1996-09-30 | 1996-09-30 | 不揮発性半導体記憶装置及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5815441A (ja) |
| EP (1) | EP0833345A3 (ja) |
| JP (1) | JP2977023B2 (ja) |
| KR (1) | KR100286728B1 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3411186B2 (ja) * | 1997-06-06 | 2003-05-26 | シャープ株式会社 | 不揮発性半導体記憶装置 |
| TW587252B (en) * | 2000-01-18 | 2004-05-11 | Hitachi Ltd | Semiconductor memory device and data processing device |
| JP2003203997A (ja) * | 2002-01-07 | 2003-07-18 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置及びその製造方法 |
| JP4177329B2 (ja) | 2002-08-29 | 2008-11-05 | 株式会社ルネサステクノロジ | 半導体処理装置及びｉｃカード |
| JP4124635B2 (ja) * | 2002-12-05 | 2008-07-23 | シャープ株式会社 | 半導体記憶装置及びメモリセルアレイの消去方法 |
| JP2004342281A (ja) * | 2003-05-19 | 2004-12-02 | Sharp Corp | 同時読出しおよび書込み機能を有する半導体記憶装置、およびマイクロプロセッサ装置 |
| DE10349595B3 (de) * | 2003-10-24 | 2004-12-09 | Hyperstone Ag | Verfahren zum Schreiben von Speichersektoren in einem blockweise löschbaren Speicher |
| US7158411B2 (en) * | 2004-04-01 | 2007-01-02 | Macronix International Co., Ltd. | Integrated code and data flash memory |
| JP4795660B2 (ja) * | 2004-09-29 | 2011-10-19 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| KR100684197B1 (ko) * | 2005-09-09 | 2007-02-20 | 삼성전자주식회사 | 바이트 동작 비휘발성 메모리 장치 및 그 형성 방법 |
| US7881123B2 (en) * | 2005-09-23 | 2011-02-01 | Macronix International Co., Ltd. | Multi-operation mode nonvolatile memory |
| US7710777B1 (en) | 2006-12-20 | 2010-05-04 | Marvell International Ltd. | Semi-volatile NAND flash memory |
| US7898859B2 (en) * | 2009-06-15 | 2011-03-01 | Micron Technology, Inc. | Use of emerging non-volatile memory elements with flash memory |
| CN103093820B (zh) * | 2011-11-04 | 2016-04-13 | 上海华虹宏力半导体制造有限公司 | 整合有闪存和eeprom的存储器 |
| US9430339B1 (en) | 2012-12-27 | 2016-08-30 | Marvell International Ltd. | Method and apparatus for using wear-out blocks in nonvolatile memory |
| JP2019220242A (ja) * | 2018-06-21 | 2019-12-26 | セイコーエプソン株式会社 | 不揮発性記憶装置、マイクロコンピューター及び電子機器 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5047981A (en) * | 1988-07-15 | 1991-09-10 | Texas Instruments Incorporated | Bit and block erasing of an electrically erasable and programmable read-only memory array |
| DE69034027T2 (de) * | 1989-07-18 | 2003-09-25 | Sony Corp., Tokio/Tokyo | Verfahren zur Herstellung einer nicht flüchtigen Halbleiterspeichervorrichtung |
| JP2954278B2 (ja) * | 1990-05-14 | 1999-09-27 | 株式会社日立製作所 | 半導体集積回路装置 |
| JPH05275657A (ja) * | 1992-03-26 | 1993-10-22 | Toshiba Corp | 半導体記憶装置 |
| JPH06309886A (ja) * | 1993-04-26 | 1994-11-04 | Nippon Steel Corp | 不揮発性半導体記憶装置及びその使用方法 |
| JP3328321B2 (ja) * | 1992-06-22 | 2002-09-24 | 株式会社日立製作所 | 半導体記憶装置 |
| DE69429264T2 (de) * | 1994-09-27 | 2002-06-13 | Stmicroelectronics S.R.L., Agrate Brianza | Byte-löschbares EEPROM, das mit einem mit einer einzigen Stromversorgung versehenen Flash-EPROM-System kompatibel ist |
| JPH08213572A (ja) * | 1994-11-30 | 1996-08-20 | Nkk Corp | 不揮発性半導体装置およびその製造方法 |
| JPH08263361A (ja) * | 1995-03-23 | 1996-10-11 | Mitsubishi Electric Corp | フラッシュメモリカード |
| US5687117A (en) * | 1996-02-23 | 1997-11-11 | Micron Quantum Devices, Inc. | Segmented non-volatile memory array with multiple sources having improved source line decode circuitry |
-
1996
- 1996-09-30 JP JP25937096A patent/JP2977023B2/ja not_active Expired - Fee Related
-
1997
- 1997-09-29 EP EP97116877A patent/EP0833345A3/en not_active Withdrawn
- 1997-09-30 KR KR1019970050204A patent/KR100286728B1/ko not_active IP Right Cessation
- 1997-09-30 US US08/943,413 patent/US5815441A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR100286728B1 (ko) | 2001-04-16 |
| KR19980025154A (ko) | 1998-07-06 |
| US5815441A (en) | 1998-09-29 |
| EP0833345A3 (en) | 1999-05-06 |
| EP0833345A2 (en) | 1998-04-01 |
| JPH10107231A (ja) | 1998-04-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100323970B1 (ko) | 비휘발성메모리구조 | |
| JP4545423B2 (ja) | 半導体装置 | |
| US6954382B2 (en) | Multiple use memory chip | |
| US5270980A (en) | Sector erasable flash EEPROM | |
| JP4663522B2 (ja) | バイト、ページ、ブロック書き込みおよび同時読み書き作業能力を備え、整合技術を使用した組合せ式不揮発メモリ | |
| US6101123A (en) | Nonvolatile semiconductor memory with programming and erasing verification | |
| US5438544A (en) | Non-volatile semiconductor memory device with function of bringing memory cell transistors to overerased state, and method of writing data in the device | |
| JP2977023B2 (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| JP3332152B2 (ja) | 不揮発性半導体記憶装置 | |
| KR100764060B1 (ko) | 불휘발성 메모리 장치 및 시스템 그리고 그것을 위한메모리 셀 어레이 구조 | |
| JPH1093058A (ja) | フラッシュメモリ装置 | |
| JPH10144892A (ja) | 不揮発性半導体メモリ装置 | |
| US5544117A (en) | Non-volatile semiconductor memory device with improved collective erasing operation | |
| JP2002334588A (ja) | 不揮発性半導体記憶装置のプログラム方法 | |
| JP3155847B2 (ja) | 不揮発性半導体記憶装置およびこれを用いた記憶システム | |
| JP3895816B2 (ja) | 不揮発性半導体記憶装置とその制御方法、メモリカード、及び記憶システム | |
| JP2002367387A (ja) | 不揮発性半導体記憶装置 | |
| KR101458792B1 (ko) | 플래시 메모리 장치 | |
| EP1214715B1 (en) | 1 transistor cell for eeprom application | |
| JP2002367378A (ja) | 不揮発性半導体記憶装置 | |
| JP3843869B2 (ja) | 不揮発性半導体記憶装置 | |
| JP3419969B2 (ja) | 不揮発性半導体記憶装置 | |
| US6697281B2 (en) | Byte-selectable EEPROM array utilizing single split-gate transistor for non-volatile storage cell | |
| US5504707A (en) | Semiconductor device | |
| JP3180003B2 (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990811 |
|
| LAPS | Cancellation because of no payment of annual fees |