JP2003203997A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents

不揮発性半導体記憶装置及びその製造方法

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JP2003203997A
JP2003203997A JP2002000322A JP2002000322A JP2003203997A JP 2003203997 A JP2003203997 A JP 2003203997A JP 2002000322 A JP2002000322 A JP 2002000322A JP 2002000322 A JP2002000322 A JP 2002000322A JP 2003203997 A JP2003203997 A JP 2003203997A
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memory cell
forming
cell transistor
region
memory device
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Tatsuya Shiromoto
竜也 城本
Natsuo Ajika
夏夫 味香
Satoru Shimizu
悟 清水
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Abstract

(57)【要約】 【課題】 比較的広い用途で利用可能な不揮発性半導体
記憶装置及びその製造方法を得る。 【解決手段】１単位の半導体チップ１にＮＯＲ型メモリ
セルトランジスタを含むＮＯＲ型フラッシュメモリ形成
領域２とＤＩＮＯＲ型フラッシュメモリ形成領域３とが
作り込まれている。さらに、ＮＯＲ型フラッシュメモリ
形成領域２及びＤＩＮＯＲ型フラッシュメモリ形成領域
３の周辺領域に周辺回路用のトランジスタ等を含む周辺
回路形成領域７が作り込まれている。周辺回路形成領域
７はＮＯＲ型フラッシュメモリ形成領域２及びＤＩＮＯ
Ｒ型フラッシュメモリ形成領域３双方に電気的に接続さ
れることにより共有可能である。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は用途の制約を改善
した不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】不揮発性半導体記憶装置の一つとして一
括消去が可能なフラッシュメモリがある。フラッシュメ
モリのメモリセルトランジスタ構造としてＮＯＲ型、新
ＮＯＲ型及びＤＩＮＯＲ型がある。
【０００３】図２４はＮＯＲ型のメモリトランジスタの
プログラム（書き込み）動作を示す説明図である。図２
５はＮＯＲ型のメモリセルトランジスタの消去動作を示
す説明図である。図２６はＮＯＲ型のメモリセルトラン
ジスタの読出し動作を示す説明図である。なお、図２４
〜図２６はＮＭＯＳ構造のメモリトランジスタを示して
いる。
【０００４】図２４〜図２６で示すＮＯＲ型のメモリト
ランジスタは、半導体基板１１の表面内にソース主要領
域４１，ドレイン領域３１が選択的に形成され、ソース
主要領域４１の周辺に不純物濃度がソース主要領域４１
より薄いソース拡散領域４２が形成され、ソース主要領
域４１，ドレイン領域３１間の半導体基板１１上にトン
ネル酸化膜１３を介してフローティングゲート電極２４
が形成され、フローティングゲート電極２４上にゲート
間酸化膜１６を介してコントロールゲート電極２３が形
成される。
【０００５】そして、ソース主要領域４１にソース端子
Ｐ１、ドレイン領域３１にドレイン端子Ｐ２、コントロ
ールゲート電極２３にゲート端子Ｐ３、半導体基板１１
に基板端子Ｐ４がそれぞれの電位設定用に設けられる。
【０００６】このような構成において、ＮＯＲ型のメモ
リセルトランジスタに対するプログラム動作は、図２４
に示すように、ソース端子Ｐ１を０Ｖ、ドレイン端子Ｐ
２を正の高電圧ＨＶ、ゲート端子Ｐ３を正の高電圧Ｈ
Ｖ、基板端子Ｐ４を０Ｖに設定することにより行われ
る。上記設定によって、チャネルホットエレクトロン現
象によってフローティングゲート電極２４に電子を注入
することにより、プログラム動作（高Ｖth（高閾値電
圧）に設定する動作）が実行される。
【０００７】ＮＯＲ型のメモリセルトランジスタに対す
る消去動作は、図２５に示すように、ソース端子Ｐ１を
正の高電圧ＨＶ、ドレイン端子Ｐ２をフローティング
（open）、ゲート端子Ｐ３を０Ｖあるいは負の高電圧Ｍ
ＨＶ、基板端子Ｐ４を０Ｖに設定することにより行われ
る。上記設定によって、ソース主要領域４１のエッジ近
傍領域におけるＦＮ（Fowler-Nordheim tunnelling）現
象によってフローティングゲート電極２４から電子を引
き抜くことにより、消去動作（低Ｖth（低閾値電圧）に
設定する動作）が実行される。
【０００８】ＮＯＲ型のメモリセルトランジスタに対す
る読出し動作は、図２６に示すように、ソース端子Ｐ１
を０Ｖ、ドレイン端子Ｐ２を正の低電圧ＨLow、ゲート
端子Ｐ３を読出し電圧ＶＲ（低Ｖth＜ＶＲ＜高Ｖth）、
基板端子Ｐ４を０Ｖに設定することにより行われる。上
記設定によって、メモリセルトランジスタがオン状態に
なるか否かを検出して閾値電圧が高Ｖthであるか低Ｖth
であるかを認識することにより読出し動作が行える。
【０００９】図２７はＮＯＲ型のメモリトランジスタの
閾値電圧Ｖthの分布を示すグラフである。同図に示すよ
うに、“０”を指示する高Ｖthは６．０Ｖ以上で分布
し、“１”を指示する低Ｖthは１．５〜３．０Ｖ間で分
布する、その結果、高Ｖthの分布と低Ｖthの分布との閾
値電圧ウィンド幅ΔＶth１は２．５Ｖとなる。
【００１０】図２８は新ＮＯＲ型のメモリトランジスタ
のプログラム動作を示す説明図である。図２９は新ＮＯ
Ｒ型のメモリセルトランジスタの消去動作を示す説明図
である。図３０は新ＮＯＲ型のメモリセルトランジスタ
の読出し動作を示す説明図である。図２８〜図３０はＮ
ＭＯＳ構造のメモリトランジスタを示している。
【００１１】図２８〜図３０で示す新ＮＯＲ型のメモリ
トランジスタは、半導体基板１１の表面内にソース領域
４５，ドレイン領域３１が選択的に形成され、ソース領
域４５，ドレイン領域３１間の半導体基板１１上にトン
ネル酸化膜１３を介してフローティングゲート電極２４
が形成され、フローティングゲート電極２４上にゲート
間酸化膜１６を介してコントロールゲート電極２３が形
成される。
【００１２】そして、ソース領域４５にソース端子Ｐ
１、ドレイン領域３１にドレイン端子Ｐ２、コントロー
ルゲート電極２３にゲート端子Ｐ３、半導体基板１１に
基板端子Ｐ４がそれぞれの電位設定用に設けられる。
【００１３】このような構成において、新ＮＯＲ型のメ
モリセルトランジスタに対するプログラム動作は、図２
８に示すように、ソース端子Ｐ１を０Ｖ、ドレイン端子
Ｐ２を正の高電圧ＨＶ、ゲート端子Ｐ３を正の高電圧Ｈ
Ｖ、基板端子Ｐ４を０Ｖに設定することにより行われ
る。上記設定によって、チャネルホットエレクトロン現
象によってフローティングゲート電極２４に電子を注入
することにより、プログラム動作が実行される。
【００１４】新ＮＯＲ型のメモリセルトランジスタに対
する消去動作は、図２９に示すように、ソース端子Ｐ１
を正の高電圧ＨＶ、ドレイン端子Ｐ２をフローティング
（open）、ゲート端子Ｐ３を負の高電圧ＭＨＶ、基板端
子Ｐ４を正の高電圧ＨＶに設定することにより行われ
る。上記設定によって、チャネル全面におけるＦＮ現象
によってフローティングゲート電極２４から電子を引き
抜くことにより、消去動作が実行される。
【００１５】新ＮＯＲ型のメモリセルトランジスタに対
する読出し動作は、図３０に示すように、ソース端子Ｐ
１を０Ｖ、ドレイン端子Ｐ２を正の低電圧ＨLow、ゲー
ト端子Ｐ３を読出し電圧ＶＲ（低Ｖth＜ＶＲ＜高Ｖt
h）、基板端子Ｐ４を０Ｖに設定することによりＮＯＲ
型と同様に行われる。
【００１６】図３１は新ＮＯＲ型のメモリトランジスタ
の閾値電圧Ｖthの分布を示すグラフである。同図に示す
ように、ＮＯＲ型と同様に、“０”を指示する高Ｖthは
６．０Ｖ以上で分布し、“１”を指示する低Ｖthは１．
５〜３．０Ｖ間で分布する、その結果、高Ｖthの分布と
低Ｖthの分布との閾値電圧ウィンド幅ΔＶth２は２．５
Ｖとなる。
【００１７】図３２はＤＩＮＯＲ型のメモリトランジス
タのプログラム動作を示す説明図である。図３３はＤＩ
ＮＯＲ型のメモリセルトランジスタの消去動作を示す説
明図である。図３４はＤＩＮＯＲ型のメモリセルトラン
ジスタの読出し動作を示す説明図である。図３２〜図３
４はＮＭＯＳ構造のメモリトランジスタを示している。
【００１８】図３２〜図３４で示すＤＩＮＯＲ型のメモ
リトランジスタは、半導体基板１１の表面内にソース領
域４３，ドレイン主要領域３２が選択的に形成され、ド
レイン主要領域３２の周辺にドレイン主要領域３２より
不純物濃度が薄いレイン拡散領域３３が形成され、ソー
ス領域４３，ドレイン主要領域３２間の半導体基板１１
上にトンネル酸化膜１３を介してフローティングゲート
電極２４が形成され、フローティングゲート電極２４上
にゲート間酸化膜１６を介してコントロールゲート電極
２３が形成される。
【００１９】そして、ソース領域４３にソース端子Ｐ
１、ドレイン主要領域３２にドレイン端子Ｐ２、コント
ロールゲート電極２３にゲート端子Ｐ３、半導体基板１
１に基板端子Ｐ４がそれぞれの電位設定用に設けられ
る。
【００２０】このような構成において、ＤＩＮＯＲ型の
メモリセルトランジスタに対するプログラム動作は、図
３２に示すように、ソース端子Ｐ１をフローティング、
ドレイン端子Ｐ２を正の高電圧ＨＶ、ゲート端子Ｐ３を
負の高電圧ＭＨＶ、基板端子Ｐ４を０Ｖに設定すること
により行われる。上記設定によって、ドレイン主要領域
３２のエッジ近傍領域におけるＦＮ現象によってフロー
ティングゲート電極２４から電子を引き抜くことによ
り、プログラム動作（低Ｖthに設定する動作）が実行さ
れる。
【００２１】ＤＩＮＯＲ型のメモリセルトランジスタに
対する消去動作は、図３３に示すように、ソース端子Ｐ
１を負の高電圧ＭＨＶ、ドレイン端子Ｐ２をフローティ
ング（open）、ゲート端子Ｐ３を正の高電圧ＨＶ、基板
端子Ｐ４を負の高電圧ＭＨＶに設定することにより行わ
れる。上記設定によって、チャネル全面におけるＦＮ現
象によってフローティングゲート電極２４に電子を注入
ことにより、消去動作（高Ｖthに設定する動作）が実行
される。
【００２２】ＤＩＮＯＲ型のメモリセルトランジスタに
対する読出し動作は、図３４に示すように、ソース端子
Ｐ１を０Ｖ、ドレイン端子Ｐ２を正の低電圧ＨLow、ゲ
ート端子Ｐ３を読出し電圧ＶＲ（低Ｖth＜ＶＲ＜高Ｖt
h）、基板端子Ｐ４を０Ｖに設定することによりＮＯＲ
型，新ＮＯＲ型と同様に行われる。
【００２３】図３５はＤＩＮＯＲ型のメモリトランジス
タの閾値電圧Ｖthの分布を示すグラフである。同図に示
すように、“１”を指示する高Ｖthは５．０Ｖ以上で分
布し、“０”を指示する低Ｖthは１．５〜２．０Ｖ間で
分布する、その結果、高Ｖthの分布と低Ｖthの分布との
閾値電圧ウィンド幅ΔＶth３は３．０Ｖとなる。
【００２４】図３６はＮＯＲ型のフラッシュメモリのメ
モリセルアレイ配置構成を示す回路図である。同図に示
すように、マトリクス状態に配置されたメモリトランジ
スタＭＱ１において、（コントロール）ゲートが行単位
に同一のワード線ＷＬに接続され、ドレインが列単位に
同一のビット線ＢＬに接続され、列方向に隣接するメモ
リトランジスタＭＱ１，ＭＱ１間で共有させながら行単
位に同一のソース線ＳＬに接続される。なお、新ＮＯＲ
型のメモリトランジスタもメモリセルアレイ配置も同様
である。
【００２５】図３７はＤＩＮＯＲ型のフラッシュメモリ
のメモリセルアレイ配置構成を示す回路図である。同図
に示すように、マトリクス状態に配置されたメモリトラ
ンジスタＭＱ２において、ゲートが行単位に同一のワー
ド線ＷＬに接続され、ドレインが同一列において所定数
単位に選択トランジスタＳＴのソースに接続され、選択
トランジスタＳＴのドレインが対応するビット線ＢＬに
接続され、列方向に隣接するメモリトランジスタＭＱ
２，ＭＱ２間で共有させながら行単位に同一のソース線
ＳＬに接続される。
【００２６】
【発明が解決しようとする課題】上述したＮＯＲ型，新
ＮＯＲ型のメモリトランジスタは、図２７，図３１に示
すように、“１”を指示する低Ｖthの分布が比較的広
い。このため、閾値電圧ウィンド幅ΔＶth１，ΔＶth２
は比較的狭く、読出し電圧ＶＲを低Ｖthの分布の最大値
である３．０（Ｖ）＋α程度に設定する必要があるた
め、低電圧ランダムアクセスが困難であるという問題点
があった。
【００２７】一方、ＤＩＮＯＲ型のメモリトランジスタ
は、書き込み動作をビット単位に確認しながら行う必要
があうため、バイト書き込み等の高速書き込み動作が困
難であるという問題点があった。
【００２８】すなわち、ＮＯＲ型，新ＮＯＲ型のメモリ
セルトランジスタは低電圧ランダムアクセス用途には不
向きであり、ＤＩＮＯＲ型メモリトランジスタは高速書
き込みが要求される用途には不向きであるという問題点
があった。
【００２９】この発明は上記問題点を解決するためにな
されたもので、比較的広い用途で利用可能な不揮発性半
導体記憶装置及びその製造方法を得ることを目的とす
る。
【００３０】
【課題を解決するための手段】この発明に係る請求項１
記載の不揮発性半導体記憶装置は、半導体基板と、前記
半導体基板に作り込まれ、不揮発な記憶が可能で、第１
の動作特性を有する第１のメモリセルトランジスタを含
む第１の不揮発性メモリセル形成領域と、前記半導体基
板に作り込まれ、不揮発な記憶が可能で、前記第１の動
作特性と異なる第２の動作特性を有する第２のメモリセ
ルトランジスタを含む第２の不揮発性メモリセル形成領
域とを備えている。
【００３１】また、請求項２の発明は、請求項１記載の
不揮発性半導体記憶装置であって、前記半導体基板に作
り込まれ、前記第１及び第２の不揮発性メモリセル形成
領域と電気的に接続される周辺回路を含む周辺回路形成
領域をさらに備える。
【００３２】また、請求項３の発明は、請求項１あるい
は請求項２記載の不揮発性半導体記憶装置であって、前
記第１及び第２のメモリセルトランジスタのトランジス
タサイズは、互いに異なる。
【００３３】また、請求項４の発明は、請求項１ないし
請求項３のうち、いずれか１項に記載の不揮発性半導体
記憶装置であって、前記第１のメモリセルトランジスタ
はＮＯＲ型メモリセルトランジスタを含み、前記第２の
メモリセルトランジスタはＤＩＮＯＲ型メモリセルトラ
ンジスタを含む。
【００３４】また、請求項５の発明は、請求項１ないし
請求項３のうち、いずれか１項に記載の不揮発性半導体
記憶装置であって、前記第１のメモリセルトランジスタ
は新ＮＯＲ型メモリセルトランジスタを含み、前記第２
のメモリセルトランジスタはＤＩＮＯＲ型メモリセルト
ランジスタを含む。
【００３５】また、請求項６の発明は、請求項５記載の
不揮発性半導体記憶装置であって、前記新ＮＯＲ型メモ
リセルトランジスタ及び前記ＤＩＮＯＲ型メモリセルト
ランジスタのソース領域は同一不純物プロファイルで形
成される。
【００３６】また、請求項７記載の不揮発性半導体記憶
装置の製造方法は、(a) 半導体基板を準備するステップ
と、(b) 前記半導体基板上に複数のゲート構造を形成す
るステップとを備え、前記複数のゲート構造はそれぞれ
第１の絶縁膜、フローティングゲート電極、第２の絶縁
膜及びコントロールゲート電極の順で堆積された構造を
含み、前記複数のゲート構造は第１及び第２の不揮発性
メモリセル形成領域にそれぞれ形成される第１及び第２
のゲート構造を含み、(c) 前記第１の不揮発性メモリセ
ル形成領域において、前記第１のゲート構造をマスクと
して第１のドレイン形成条件で第１のドレイン領域を形
成するステップと、(d) 前記第２の不揮発性メモリセル
形成領域において、前記第２のゲート構造をマスクとし
て第２のドレイン形成条件で第２のドレイン領域を形成
するステップと、(e) 前記第１の不揮発性メモリセル形
成領域において、前記第１のゲート構造をマスクとして
第１のソース形成条件で第１のソース領域を形成するス
テップとをさらに備え、前記第１のゲート構造、前記第
１のドレイン領域及び前記第１のソース領域によって第
１の動作特性を有する第１のメモリセルトランジスタが
形成され、(f) 前記第２の不揮発性メモリセル形成領域
において、前記第２のゲート構造をマスクとして第２の
ソース形成条件で第２のソース領域を形成するステップ
をさらに備え、前記第２のゲート構造、前記第２のドレ
イン領域及び前記第２のソース領域によって第２の動作
特性を有する第２のメモリセルトランジスタが形成され
る。
【００３７】また、請求項８の発明は、請求項７記載の
不揮発性半導体記憶装置の製造方法であって、前記第１
のメモリセルトランジスタはＮＯＲ型メモリセルトラン
ジスタを含み、前記第２のメモリセルトランジスタはＤ
ＩＮＯＲ型メモリセルトランジスタを含み、前記第１及
び第２のドレイン形成条件は互いに異なる条件を含み、
前記第１及び第２のソース形成条件は互いに異なる条件
を含む。
【００３８】また、請求項９の発明は、請求項８記載の
不揮発性半導体記憶装置の製造方法であって、前記第１
及び第２のドレイン形成条件はそれぞれの少なくとも一
部に共通するソース部分共通形成条件を有する。
【００３９】また、請求項１０の発明は、請求項８ある
いは請求項９記載の不揮発性半導体記憶装置の製造方法
であって、前記第１及び第２のソース形成条件はそれぞ
れの少なくとも一部に共通するソース部分共通形成条件
を有する。
【００４０】また、請求項１１の発明は、請求項７記載
の不揮発性半導体記憶装置の製造方法であって、前記第
１のメモリセルトランジスタは新ＮＯＲ型メモリセルト
ランジスタを含み、前記第２のメモリセルトランジスタ
はＤＩＮＯＲ型メモリセルトランジスタを含み、前記第
１及び第２のドレイン形成条件は互いに異なる条件を含
む。
【００４１】また、請求項１２の発明は、請求項１１記
載の不揮発性半導体記憶装置の製造方法であって、前記
第１及び第２のドレイン形成条件はそれぞれの少なくと
も一部に共通する部分共通形成条件を有する。
【００４２】さらに、請求項１３の発明は、請求項１１
あるいは請求項１２記載の不揮発性半導体記憶装置の製
造方法であって、前記第１及び第２のソース形成条件は
互いに同一条件を含む。
【００４３】
【発明の実施の形態】＜実施の形態１＞図１はこの発明
の実施の形態１であるフラッシュメモリの構成を示す説
明図である。同図に示すように、１単位の半導体チップ
１にＮＯＲ型フラッシュメモリ形成領域２とＤＩＮＯＲ
型フラッシュメモリ形成領域３とが作り込まれている。
ＮＯＲ型フラッシュメモリ形成領域２にはＮＯＲ型メモ
リセルトランジスタが形成され、ＤＩＮＯＲ型フラッシ
ュメモリ形成領域３にはＤＩＮＯＲ型のメモリセルトラ
ンジスタが形成される。
【００４４】そして、ＮＯＲ型フラッシュメモリ形成領
域２及びＤＩＮＯＲ型フラッシュメモリ形成領域３の周
辺領域に周辺回路形成領域７が作り込まれている。周辺
回路形成領域７には周辺回路用のトランジスタ等が形成
され、ＮＯＲ型フラッシュメモリ形成領域２及びＤＩＮ
ＯＲ型フラッシュメモリ形成領域３双方に電気的に接続
されることにより共有可能である。
【００４５】なお、ＮＯＲ型フラッシュメモリ形成領域
２、ＤＩＮＯＲ型フラッシュメモリ形成領域３及び周辺
回路形成領域７それぞれに作り込まれる（メモリセル）
トランジスタ等の素子は、ゲートアレイのように規則性
をもって複数個配置されている。
【００４６】図２〜図１９は実施の形態１のフラッシュ
メモリのＮＯＲ型及びＤＩＮＯＲ型のメモリトランジス
タ形成方法を示す図であり、図２〜図１２及び図１４〜
図１９は断面図、図１３は平面図である。なお、図２，
図４，図６,図８はワード線ＷＬ形成方向を切断面とし
た断面図であり、図１４，図１６はワードＷＬ，ＷＬ間
形成方向を切断面とした断面図であり、図３，図５，図
７，図９〜図１２，図１５，図１７〜図１９はビット線
ＢＬ形成方向を切断面とした断面図である。以下、これ
らの図を参照して、実施の形態１の製造工程を説明す
る。
【００４７】図２及び図３に示すように、半導体基板１
１の上層部に選択的に素子分離膜１２を形成し、所定の
導電型のアイランド（ウェル領域；図示せず）をイオン
注入等によって形成した後、トンネル酸化膜１３を成膜
し、フローティングゲート材となるアモルファスＳｉ層
１４を成膜する。そして、メモリセル形成領域Ａ１の素
子分離膜１２上にビット線ＢＬ形成方向に沿って開口部
２９を有するレジスト１５を形成し、レジスト１５をマ
スクとしてアモルファスＳｉ層１４及びトンネル酸化膜
１３を選択的に除去する。
【００４８】次に、図４及び図５に示すように、全面に
ゲート間酸化膜１６を形成後、メモリセル形成領域Ａ１
のみを覆うレジスト１７を形成後、レジスト１７をマス
クとして周辺トランジスタ形成領域Ａ２に形成されたト
ンネル酸化膜１３、アモルファスＳｉ層１４及びゲート
間酸化膜１６を除去する。その後、周辺トランジスタ形
成領域Ａ２にはメモリセルの周辺回路のトランジスタ用
のゲート酸化膜１９（図４，図５では図示せず、図６以
降で図示する）を形成する。
【００４９】そして、図６及び図７に示すように、全面
にアモルファスＳｉ層１８を形成し、メモリセル形成領
域Ａ１のコントロールゲート形成領域上と周辺トランジ
スタ形成領域Ａ２のゲート形成領域上とを覆ったレジス
ト２０を形成する。図６に示すように、ワード線ＷＬ形
成領域上のアモルファスＳｉ層１８はコントロールゲー
ト及びワード線ＷＬとして利用されるためレジスト２０
は形成されない。
【００５０】このレジスト２０をマスクとしてアモルフ
ァスＳｉ層１８及びゲート間酸化膜１６，１９に対する
エッチングを行うことにより、図９に示すように、メモ
リセル形成領域Ａ１のコントロールゲート電極２３、周
辺トランジスタ形成領域Ａ２いゲート電極２１を得る。
【００５１】続いて、図８及び図９に示すように、ワー
ド線形成領域上におけるメモリセル形成領域Ａ１及び周
辺トランジスタ形成領域Ａ２を覆ったレジスト２２を形
成し、このレジスト２２とコントロールゲート電極２３
とをマスクとしてアモルファスＳｉ層１４及びトンネル
酸化膜１３に対するエッチングを行うことにより、図１
０に示すように、フローティングゲートとコントロール
ゲートとのビット線ＢＬ方向の形成幅が同じフローティ
ングゲート電極２４を得ることができる。
【００５２】そして、図１１に示すように、メモリセル
形成領域Ａ１のＮＯＲ型フラッシュメモリ形成領域２に
おいて、コントロールゲート電極２３の一部及びソース
形成領域上を覆ったレジスト２５及びコントロールゲー
ト電極２３をマスクとして、第１のドレイン形成条件に
従いヒ素（Ａｓ）を導入し拡散することによりドレイン
領域３１を得る。
【００５３】一方、図１２に示すように、メモリセル形
成領域Ａ１のＤＩＮＯＲ型フラッシュメモリ形成領域３
において、コントロールゲート電極２３の一部及びソー
ス形成領域上を覆ったレジスト３０及びコントロールゲ
ート電極２３をマスクとして、第２のドレイン形成条件
の第１部分条件に従いヒ素を導入し拡散することにより
ドレイン主要領域３２を得、さらに第２のドレイン形成
条件の第２部分条件に従いリン（Ｐ）を導入し拡散する
ことによりドレイン主要領域３２の周辺領域にドレイン
拡散領域３３を得る。
【００５４】なお、ＮＯＲ型及びＤＩＮＯＲ型それぞれ
のヒ素の導入条件である第１のドレイン形成条件と第２
のドレイン形成条件の第１部分条件とをドレイン形成用
部分共通形成条件として同条件に設定することにより、
同一のレジストを用いてドレイン領域３１及びドレイン
主要領域３２を同時に形成し、製造工程の簡略化に伴う
製造コストの低減化を図ることができる。
【００５５】図１３は図１１で示す工程終了後のＮＯＲ
型フラッシュメモリ形成領域２のレイアウト構造を示す
平面図である。同図に示すＡ−Ａ断面がワード線ＷＬ
（コントロールゲート電極２３）の形成面の断面図とな
り、Ｂ−Ｂ断面が素子分離膜１２の形成方向に平行ビッ
ト線ＢＬの形成面の断面図となり、Ｃ−Ｃ断面がワード
線ＷＬ，ＷＬ間の断面図となる。そして、図１３のハッ
チング領域がソース及びソース接続領域となる。
【００５６】図１３のＣ−Ｃ断面である図１４とＢ−Ｂ
断面である図１５とで示すように、ソース接続領域上に
のみ開口部３４を有するレジスト２７を形成し、レジス
ト２７及びコントロールゲート電極２３をマスクとして
素子分離膜１２に対するエッチング処理を行い、図１６
及び図１７に示すように、素子分離膜１２を選択的に除
去する。この際、図１７に示すように、開口部３４下の
半導体基板１１の表面が多少削れ、浅く凹部２８が形成
される。
【００５７】そして、図１８に示すように、メモリセル
形成領域Ａ１のＮＯＲ型フラッシュメモリ形成領域２に
おいて、コントロールゲート電極２３の一部及びソース
形成領域上を覆ったレジスト３５及びコントロールゲー
ト電極２３をマスクとして、第１のソース形成条件の第
１の部分条件に従いヒ素を導入し拡散することによりソ
ース主要領域４１を得る。さらに、第１のソース形成条
件の第２の部分条件に従いリンを導入し拡散することに
よりソース主要領域４１の周辺にソース拡散領域４２を
形成する。その結果、ＮＯＲ型メモリセル用ＭＯＳトラ
ンジスタＱ１が完成する。なお、ソース拡散領域４２は
電界緩和領域として機能する。
【００５８】一方、図１９に示すように、メモリセル形
成領域Ａ１のＤＩＮＯＲ型フラッシュメモリ形成領域３
において、コントロールゲート電極２３の一部及びソー
ス形成領域上を覆ったレジスト３６及びコントロールゲ
ート電極２３をマスクとして、第２のソース形成条件に
従いヒ素を導入し拡散することによりソース領域４３得
る。その結果、ＤＩＮＯＲ型メモリセル用ＭＯＳトラン
ジスタＱ２が完成する。
【００５９】この際、ＤＩＮＯＲ型フラッシュメモリ形
成領域３にボロンをヒ素より深く導入し拡散することに
よりＰ型拡散領域４４を形成する工程を第２のソース形
成条件として追加してもよい。なお、Ｐ型拡散領域４４
はパンチスルーに対するストッパーとして機能する。
【００６０】その後、既存の配線工程を経て、メモリセ
ル形成領域Ａ１のＮＯＲ型フラッシュメモリ形成領域２
にはＮＯＲ型メモリセル用ＭＯＳトランジスタＱ１によ
るメモリセルアレイが、メモリセル形成領域Ａ１のＤＩ
ＮＯＲ型フラッシュメモリ形成領域３にはＤＩＮＯＲ型
メモリセル用ＭＯＳトランジスタＱ２によるメモリセル
アレイが形成され、メモリセル形成領域Ａ１の周辺回路
形成領域はＮＯＲ型フラッシュメモリ形成領域２，ＤＩ
ＮＯＲ型フラッシュメモリ形成領域３で共有される周辺
回路用のトランジスタのソース，ドレイン領域等が形成
され、実施の形態１のフラッシュメモリが完成する。
【００６１】実施の形態１のフラッシュメモリは１チッ
プ上に特性の異なる２種類のフラッシュメモリ形成領域
（ＮＯＲ型フラッシュメモリ形成領域２，ＤＩＮＯＲ型
フラッシュメモリ形成領域３）を設けることにより、低
電圧ランダムアクセスの用途にはＤＩＮＯＲ型フラッシ
ュメモリ形成領域３に形成されたＤＩＮＯＲ型メモリセ
ルトランジスタを用い、高速動作が要求される用途には
ＮＯＲ型フラッシュメモリ形成領域２に形成されたＮＯ
Ｒ型メモリトランジスタを用いることにより、広い用途
で利用可能な不揮発性半導体記憶装置を得ることができ
る。
【００６２】さらに、１単位の半導体チップ１上にＮＯ
Ｒ型フラッシュメモリ形成領域２及びＤＩＮＯＲ型フラ
ッシュメモリ形成領域３が形成されているため、ＮＯＲ
型及びＤＩＮＯＲ型それぞれのメモリセルアレイを個別
に２チップで形成する場合に比べ、高い集積度を保つこ
とができる。
【００６３】加えて、周辺回路形成領域７をＮＯＲ型フ
ラッシュメモリ形成領域２，ＤＩＮＯＲ型フラッシュメ
モリ形成領域３間で共有することにより、回路形成面積
の縮小化が図れる等の理由で、チップサイズの縮小が図
れるという効果を奏する。この効果は、ＮＯＲ型及びＤ
ＩＮＯＲ型それぞれのメモリセルアレイを個別に２チッ
プで形成する場合には到底得ることができず、携帯電話
等の微細化が強く要求される分野においては極めて重要
である。
【００６４】また、ＮＯＲ型，ＤＩＮＯＲ型のメモリト
ランジスタの製造工程のソース，ドレイン領域形成工程
以外の工程を共有化して製造しているため、２種類のメ
モリトランジスタを形成する場合における製造工程数増
加を必要最小限に抑えることにより、製造コストの増大
を効果的に抑制することができる。
【００６５】＜実施の形態２＞図２０はこの発明の実施
の形態２であるフラッシュメモリの構成を示す説明図で
ある。同図に示すように、半導体チップ１にＤＩＮＯＲ
型フラッシュメモリ形成領域３と新ＮＯＲ型フラッシュ
メモリ形成領域４とが作り込まれている。新ＮＯＲ型フ
ラッシュメモリ形成領域４には新ＮＯＲ型メモリセルト
ランジスタが形成され、ＤＩＮＯＲ型フラッシュメモリ
形成領域３にはＤＩＮＯＲ型のメモリセルトランジスタ
が形成される。
【００６６】そして、新ＮＯＲ型フラッシュメモリ形成
領域４及びＤＩＮＯＲ型フラッシュメモリ形成領域３の
周辺領域に周辺回路形成領域８が作り込まれている。周
辺回路形成領域８には周辺回路用のトランジスタ等が形
成され、新ＮＯＲ型フラッシュメモリ形成領域４及びＤ
ＩＮＯＲ型フラッシュメモリ形成領域３双方に電気的に
接続されることにより共有可能である。
【００６７】なお、新ＮＯＲ型フラッシュメモリ形成領
域４、ＤＩＮＯＲ型フラッシュメモリ形成領域３及び周
辺回路形成領域８それぞれに作り込まれる（メモリセ
ル）トランジスタ等の素子は、ゲートアレイのように規
則性をもって複数個配置されている。
【００６８】図２１及び図２２は実施の形態１のフラッ
シュメモリの新ＮＯＲ型及びＤＩＮＯＲ型のメモリトラ
ンジスタ形成方法におけるソース領域形成工程を示す断
面図である。図２１及び図２２はビット線ＢＬ形成方向
を切断面とした断面図である。
【００６９】なお、実施の形態２のメモリトランジスタ
形成方法におけるソース領域形成工程前の製造方法は図
２〜図１７で示した実施の形態１と同様に行われる。し
たがって、図２１及び図２２で示すソース領域形成工程
のみ説明する。
【００７０】図２１に示すように、メモリセル形成領域
Ａ１の新ＮＯＲ型フラッシュメモリ形成領域４におい
て、コントロールゲート電極２３の一部及びソース形成
領域上を覆ったレジスト３７及びコントロールゲート電
極２３をマスクとして、第１のソース形成条件に従いヒ
素を導入し拡散することによりソース領域４５を得る。
その結果、ＮＯＲ型メモリセル用ＭＯＳトランジスタＱ
１が完成する。
【００７１】一方、図２２に示すように、メモリセル形
成領域Ａ１のＤＩＮＯＲ型フラッシュメモリ形成領域３
において、コントロールゲート電極２３の一部及びソー
ス形成領域上を覆ったレジスト３８及びコントロールゲ
ート電極２３をマスクとして、第２のソース形成条件に
従いヒ素を導入し拡散することによりソース領域４３得
る。その結果、ＤＩＮＯＲ型メモリセル用ＭＯＳトラン
ジスタＱ２が完成する。
【００７２】新ＮＯＲ型メモリトランジスタとＤＩＮＯ
Ｒ型メモリトランジスタとはソースプロファイルが全く
同一にすることができるため、第１及び第２のソース形
成条件を同一にすれば同一のレジストを用いてソース領
域４３及びソース領域４５を同時に形成することができ
る。その結果、ソース形成工程を全てを共通にすること
により、製造工程の簡略化に伴う製造コストの大幅な低
減化を図ることができる。
【００７３】この際、図２１及び図２２に示すように、
新ＮＯＲ型フラッシュメモリ形成領域４及びＤＩＮＯＲ
型フラッシュメモリ形成領域３にボロンをヒ素より深く
導入し拡散することによりＰ型拡散領域４６及び４４を
同時に形成する工程を第１及び第２のソース形成条件と
して追加してもよい。これらＰ型拡散領域４６及び４４
はパンチスルーに対するストッパーとして機能する。
【００７４】その後、既存の配線工程を経て、実施の形
態１と同様に、実施の形態２のフラッシュメモリが完成
する。
【００７５】実施の形態２のフラッシュメモリは１チッ
プ上に特性の異なる２種類のフラッシュメモリ形成領域
（新ＮＯＲ型フラッシュメモリ形成領域４，ＤＩＮＯＲ
型フラッシュメモリ形成領域３）を設けることにより、
実施の形態１同様、広い用途で利用可能な不揮発性半導
体記憶装置を得ることができる。
【００７６】さらに、実施の形態２のフラッシュメモリ
は、実施の形態１と同様に、１単位の半導体チップ１上
に新ＮＯＲ型フラッシュメモリ形成領域４及びＤＩＮＯ
Ｒ型フラッシュメモリ形成領域３が形成されているた
め、チップサイズの縮小が図れるという効果を奏する。
【００７７】また、ＮＯＲ型，ＤＩＮＯＲ型のメモリト
ランジスタの製造工程のソース，ドレイン領域形成工程
以外の工程を共有化して製造しているため、実施の形態
１と同様、製造コストの増大を効果的に抑制することが
できる。
【００７８】さらに、ソース領域形成工程の共有が図れ
る分、実施の形態１より製造コストの増大を効果的に抑
制することができる。
【００７９】＜実施の形態３＞図２３はこの発明の実施
の形態３であるフラッシュメモリの構成を示す説明図で
ある。同図に示すように、半導体チップ１にＮＯＲ型フ
ラッシュメモリ形成領域５とＤＩＮＯＲ型フラッシュメ
モリ形成領域６とが作り込まれている。ＮＯＲ型フラッ
シュメモリ形成領域５には第１のトランジスタサイズ
（セルサイズ）のＮＯＲ型メモリセルトランジスタが形
成され、ＤＩＮＯＲ型フラッシュメモリ形成領域６には
第２のトランジスタサイズのＤＩＮＯＲ型のメモリセル
トランジスタが形成される。
【００８０】そして、ＮＯＲ型フラッシュメモリ形成領
域５及びＤＩＮＯＲ型フラッシュメモリ形成領域６の周
辺領域に周辺回路形成領域９が作り込まれている。周辺
回路形成領域９には周辺回路用のトランジスタ等が形成
され、ＮＯＲ型フラッシュメモリ形成領域５及びＤＩＮ
ＯＲ型フラッシュメモリ形成領域６双方に電気的に接続
されることにより共有可能である。
【００８１】なお、ＮＯＲ型フラッシュメモリ形成領域
５、ＤＩＮＯＲ型フラッシュメモリ形成領域６及び周辺
回路形成領域９それぞれに作り込まれる（メモリセル）
トランジスタ等の素子は、ゲートアレイのように規則性
をもって複数個配置される。
【００８２】そして、実施の形態３のフラッシュメモリ
は、ＮＯＲ型フラッシュメモリ形成領域５に形成される
ＮＯＲ型メモリセルトランジスタの第１のトランジスタ
サイズの方がＤＩＮＯＲ型フラッシュメモリ形成領域６
に形成されるＤＩＮＯＲ型メモリセルトランジスタの第
２のトランジスタサイズより大きく設定される。
【００８３】このように、実施の形態３のフラッシュメ
モリは１チップ上に特性の異なる２種類のフラッシュメ
モリ形成領域（ＤＩＮＯＲ型フラッシュメモリ形成領域
６，ＮＯＲ型フラッシュメモリ形成領域５）を設けるこ
とにより、実施の形態１同様、広い用途で利用可能な不
揮発性半導体記憶装置を得ることができる。
【００８４】加えて、ＮＯＲ型メモリセルトランジスタ
のトランジスタサイズＤＩＮＯＲ型フラッシュメモリ形
成領域６に形成されるＤＩＮＯＲ型メモリセルトランジ
スタよりトランジスタサイズを大きく設定することによ
り、駆動能力等を変更してより広い用途に適したフラッ
シュメモリを得ることができる。
【００８５】さらに、実施の形態３のフラッシュメモリ
は、実施の形態１及び実施の形態２と同様に、１単位の
半導体チップ１上にＤＩＮＯＲ型フラッシュメモリ形成
領域６及びＮＯＲ型フラッシュメモリ形成領域５が形成
されているため、チップサイズの縮小が図れるという効
果を奏する。
【００８６】また、ＮＯＲ型，ＤＩＮＯＲ型のメモリト
ランジスタの製造工程のソース，ドレイン領域形成工程
以外の工程を共有化して製造しているため、実施の形態
１と同様、製造コストの増大を効果的に抑制することが
できる。
【００８７】なお、実施の形態３ではＮＯＲ型メモリセ
ルトランジスタのトランジスタサイズをＤＩＮＯＲ型メ
モリセルトランジスタより大きく設定したが、逆にＤＩ
ＮＯＲ型メモリセルトランジスタのトランジスタサイズ
をＮＯＲ型メモリセルトランジスタより大きく設定して
も良い。また、ＮＯＲ型フラッシュメモリ形成領域５に
代えて新ＮＯＲ型メモリセルトランジスタを有する新Ｎ
ＯＲ型フラッシュメモリ形成領域を形成してもよい。
【００８８】
【発明の効果】以上説明したように、この発明における
請求項１記載不揮発性半導体記憶装置は１単位の半導体
基板上に、異なる動作特性を有する第１及び第２のメモ
リセルトランジスタの形成領域を設けることにより、高
い集積度を保ちながら第１及び第２の動作特性用途の双
方に対応するという広い用途での利用が可能となる効果
を奏する。
【００８９】請求項２記載の不揮発性半導体記憶装置は
周辺回路を第１及び第２の不揮発性メモリセル形成領域
で共有できる分集積度の向上を図ることができる。
【００９０】請求項３記載の不揮発性半導体記憶装置は
第１及び第２のメモリセルトランジスタのトランジスタ
サイズを変えることにより、より広い用途での利用が可
能となる。
【００９１】請求項４記載の不揮発性半導体記憶装置
は、高速書き込みが可能なＮＯＲ型のメモリセルトラン
ジスタと低電圧ランダムアクセスが可能なＤＩＮＯＲ型
のメモリトランジスタとを共に利用することができる。
【００９２】請求項５記載の不揮発性半導体記憶装置
は、高速書き込みが可能な新ＮＯＲ型のメモリセルトラ
ンジスタと低電圧ランダムアクセスが可能なＤＩＮＯＲ
型のメモリトランジスタとを共に利用することができ
る。
【００９３】請求項６記載の不揮発性半導体記憶装置
は、新ＮＯＲ型メモリセルトランジスタ及びＤＩＮＯＲ
型メモリセルトランジスタのソース領域は同一不純物プ
ロファイルで形成されているため、両者のソース領域を
同時に形成することにより製造工程の簡略化を図ること
ができる。
【００９４】請求項７記載の不揮発性半導体記憶装置の
製造方法は、第１及び第２のドレイン形成条件で第１及
び第２のメモリセルトランジスタの第１及び第２のドレ
イン領域を製造し、第１及び第２のソース形成条件で第
１及び第２のメモリセルトランジスタの第１及び第２の
ソース領域とをそれぞれ形成する。
【００９５】したがって、請求項７記載の製造方法で製
造される不揮発性半導体記憶装置は、１単位の半導体基
板上に異なる動作特性を有する第１及び第２のメモリセ
ルトランジスタの形成領域を設けることができるため、
高い集積度を保ちながら第１及び第２の動作特性用途の
双方に対応するという広い用途での利用が可能となる効
果を奏する。
【００９６】請求項８記載の不揮発性半導体記憶装置の
製造方法は、高速書き込みが可能なＮＯＲ型のメモリセ
ルトランジスタと低電圧ランダムアクセスが可能なＤＩ
ＮＯＲ型のメモリトランジスタとを、ソース，ドレイン
領域工程以外のステップ(a)，(b)を共通にして製造コス
ト増加を最小限に抑えながら製造することができる。
【００９７】さらに、請求項９記載の不揮発性半導体記
憶装置の製造方法は、ドレイン形成工程であるステップ
(c)，(d)のソース部分共通形成条件に対応する処理を共
通に実行することにより、製造工程の簡略化に伴う製造
コストの低減化を図ることができる。
【００９８】加えて、請求項１０記載の不揮発性半導体
記憶装置の製造方法は、ソース形成工程であるステップ
(e)，(f)のソース部分共通形成条件に対応する処理を共
通に実行することにより、製造工程の簡略化に伴う製造
コストの低減化を図ることができる。
【００９９】請求項１１記載の不揮発性半導体記憶装置
の製造方法は、高速書き込みが可能な新ＮＯＲ型のメモ
リセルトランジスタと低電圧ランダムアクセスが可能な
ＤＩＮＯＲ型のメモリトランジスタとを、ソース，ドレ
イン領域工程以外のステップ(a)，(b)を共通にして製造
コスト増加を最小限に抑えながら製造することができ
る。
【０１００】さらに、請求項１２記載の不揮発性半導体
記憶装置の製造方法は、ドレイン形成工程であるステッ
プ(c)，(d)の部分共通形成条件に対応する処理を共通に
実行することにより、製造工程の簡略化に伴う製造コス
トの低減化を図ることができる。
【０１０１】加えて、請求項１３記載の不揮発性半導体
記憶装置の製造方法は、ソース形成工程であるステップ
(e)，(f)の全てを共通にして製造工程の簡略化に伴う大
幅な製造コストの低減化を図ることができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１のフラッシュメモリ
の構成を示す説明図である。
【図２】 実施の形態１のフラッシュメモリにおけるメ
モリトランジスタの製造方法を示す断面図である。
【図３】 実施の形態１の製造方法を示す断面図であ
る。
【図４】 実施の形態１の製造方法を示す断面図であ
る。
【図５】 実施の形態１の製造方法を示す断面図であ
る。
【図６】 実施の形態１の製造方法を示す断面図であ
る。
【図７】 実施の形態１の製造方法を示す断面図であ
る。
【図８】 実施の形態１の製造方法を示す断面図であ
る。
【図９】 実施の形態１の製造方法を示す断面図であ
る。
【図１０】 実施の形態１の製造方法を示す断面図であ
る。
【図１１】 実施の形態１の製造方法を示す断面図であ
る。
【図１２】 実施の形態１の製造方法を示す断面図であ
る。
【図１３】 実施の形態１の製造方法を示す平面図であ
る。
【図１４】 実施の形態１の製造方法を示す断面図であ
る。
【図１５】 実施の形態１の製造方法を示す断面図であ
る。
【図１６】 実施の形態１の製造方法を示す断面図であ
る。
【図１７】 実施の形態１の製造方法を示す断面図であ
る。
【図１８】 実施の形態１の製造方法を示す断面図であ
る。
【図１９】 実施の形態１の製造方法を示す断面図であ
る。
【図２０】 この発明の実施の形態２のフラッシュメモ
リの構成を示す説明図である。
【図２１】 実施の形態２のフラッシュメモリにおける
メモリトランジスタのソース領域形成工程を示す断面図
である。
【図２２】 実施の形態２の製造方法を示す断面図であ
る。
【図２３】 この発明の実施の形態３のフラッシュメモ
リの構成を示す説明図である。
【図２４】 ＮＯＲ型ＭＯＳトランジスタの書き込み方
法を示す説明図である。
【図２５】 ＮＯＲ型ＭＯＳトランジスタの消去方法を
示す説明図である。
【図２６】 ＮＯＲ型ＭＯＳトランジスタの読出し方法
を示す説明図である。
【図２７】 ＮＯＲ型のメモリトランジスタの閾値電圧
の分布を示すグラフである。
【図２８】 新ＮＯＲ型ＭＯＳトランジスタの書き込み
方法を示す説明図である。
【図２９】 新ＮＯＲ型ＭＯＳトランジスタの消去方法
を示す説明図である。
【図３０】 新ＮＯＲ型ＭＯＳトランジスタの読出し方
法を示す説明図である。
【図３１】 新ＮＯＲ型のメモリトランジスタの閾値電
圧の分布を示すグラフである。
【図３２】 ＤＩＮＯＲ型ＭＯＳトランジスタの書き込
み方法を示す説明図である。
【図３３】 ＤＩＮＯＲ型ＭＯＳトランジスタの消去方
法を示す説明図である。
【図３４】 ＤＩＮＯＲ型ＭＯＳトランジスタの読出し
方法を示す説明図である。
【図３５】 ＤＩＮＯＲ型のメモリトランジスタの閾値
電圧の分布を示すグラフである。
【図３６】 ＮＯＲ型のフラッシュメモリのメモリセル
アレイ配置構成を示す回路図である。
【図３７】 ＤＩＮＯＲ型のフラッシュメモリのメモリ
セルアレイ配置構成を示す回路図である。
【符号の説明】
１ 半導体チップ、２，５ ＮＯＲ型フラッシュメモリ
形成領域、３，６ ＤＩＮＯＲ型フラッシュメモリ形成
領域、４ 新ＮＯＲ型フラッシュメモリ形成領域、７〜
９ 周辺回路形成領域。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 清水 悟 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5B025 AA03 AB01 AC01 AE00 5F083 EP02 EP23 EP32 EP42 EP63 EP64 EP69 EP77 EP78 ER02 ER03 ER14 ER22 ER23 JA33 ZA14 5F101 BA01 BB05 BC02 BC11 BD02 BD33 BE02 BE05 BE07 BH04

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板と、 前記半導体基板に作り込まれ、不揮発な記憶が可能で、
    第１の動作特性を有する第１のメモリセルトランジスタ
    を含む第１の不揮発性メモリセル形成領域と、 前記半導体基板に作り込まれ、不揮発な記憶が可能で、
    前記第１の動作特性と異なる第２の動作特性を有する第
    ２のメモリセルトランジスタを含む第２の不揮発性メモ
    リセル形成領域と、を備えた不揮発性半導体記憶装置。
  2. 【請求項２】 請求項１記載の不揮発性半導体記憶装置
    であって、 前記半導体基板に作り込まれ、前記第１及び第２の不揮
    発性メモリセル形成領域と電気的に接続される周辺回路
    を含む周辺回路形成領域をさらに備える、不揮発性半導
    体記憶装置。
  3. 【請求項３】 請求項１あるいは請求項２記載の不揮発
    性半導体記憶装置であって、 前記第１及び第２のメモリセルトランジスタのトランジ
    スタサイズは、互いに異なることを特徴とする、不揮発
    性半導体記憶装置。
  4. 【請求項４】 請求項１ないし請求項３のうち、いずれ
    か１項に記載の不揮発性半導体記憶装置であって、 前記第１のメモリセルトランジスタはＮＯＲ型メモリセ
    ルトランジスタを含み、 前記第２のメモリセルトランジスタはＤＩＮＯＲ型メモ
    リセルトランジスタを含む、不揮発性半導体記憶装置。
  5. 【請求項５】 請求項１ないし請求項３のうち、いずれ
    か１項に記載の不揮発性半導体記憶装置であって、 前記第１のメモリセルトランジスタは新ＮＯＲ型メモリ
    セルトランジスタを含み、 前記第２のメモリセルトランジスタはＤＩＮＯＲ型メモ
    リセルトランジスタを含む、不揮発性半導体記憶装置。
  6. 【請求項６】 請求項５記載の不揮発性半導体記憶装置
    であって、 前記新ＮＯＲ型メモリセルトランジスタ及び前記ＤＩＮ
    ＯＲ型メモリセルトランジスタのソース領域は同一不純
    物プロファイルで形成される、不揮発性半導体記憶装
    置。
  7. 【請求項７】 (a) 半導体基板を準備するステップと、 (b) 前記半導体基板上に複数のゲート構造を形成するス
    テップとを備え、前記複数のゲート構造はそれぞれ第１
    の絶縁膜、フローティングゲート電極、第２の絶縁膜及
    びコントロールゲート電極の順で堆積された構造を含
    み、前記複数のゲート構造は第１及び第２の不揮発性メ
    モリセル形成領域にそれぞれ形成される第１及び第２の
    ゲート構造を含み、 (c) 前記第１の不揮発性メモリセル形成領域において、
    前記第１のゲート構造をマスクとして第１のドレイン形
    成条件で第１のドレイン領域を形成するステップと、 (d) 前記第２の不揮発性メモリセル形成領域において、
    前記第２のゲート構造をマスクとして第２のドレイン形
    成条件で第２のドレイン領域を形成するステップと、 (e) 前記第１の不揮発性メモリセル形成領域において、
    前記第１のゲート構造をマスクとして第１のソース形成
    条件で第１のソース領域を形成するステップとをさらに
    備え、前記第１のゲート構造、前記第１のドレイン領域
    及び前記第１のソース領域によって第１の動作特性を有
    する第１のメモリセルトランジスタが形成され、 (f) 前記第２の不揮発性メモリセル形成領域において、
    前記第２のゲート構造をマスクとして第２のソース形成
    条件で第２のソース領域を形成するステップをさらに備
    え、前記第２のゲート構造、前記第２のドレイン領域及
    び前記第２のソース領域によって第２の動作特性を有す
    る第２のメモリセルトランジスタが形成される、不揮発
    性半導体記憶装置の製造方法。
  8. 【請求項８】 請求項７記載の不揮発性半導体記憶装置
    の製造方法であって、 前記第１のメモリセルトランジスタはＮＯＲ型メモリセ
    ルトランジスタを含み、前記第２のメモリセルトランジ
    スタはＤＩＮＯＲ型メモリセルトランジスタを含み、 前記第１及び第２のドレイン形成条件は互いに異なる条
    件を含み、 前記第１及び第２のソース形成条件は互いに異なる条件
    を含む、不揮発性半導体記憶装置の製造方法。
  9. 【請求項９】 請求項８記載の不揮発性半導体記憶装置
    の製造方法であって、 前記第１及び第２のドレイン形成条件はそれぞれの少な
    くとも一部に共通するソース部分共通形成条件を有す
    る、不揮発性半導体記憶装置の製造方法。
  10. 【請求項１０】 請求項８あるいは請求項９記載の不揮
    発性半導体記憶装置の製造方法であって、 前記第１及び第２のソース形成条件はそれぞれの少なく
    とも一部に共通するソース部分共通形成条件を有する、
    不揮発性半導体記憶装置の製造方法。
  11. 【請求項１１】 請求項７記載の不揮発性半導体記憶装
    置の製造方法であって、 前記第１のメモリセルトランジスタは新ＮＯＲ型メモリ
    セルトランジスタを含み、前記第２のメモリセルトラン
    ジスタはＤＩＮＯＲ型メモリセルトランジスタを含み、 前記第１及び第２のドレイン形成条件は互いに異なる条
    件を含む、不揮発性半導体記憶装置の製造方法。
  12. 【請求項１２】 請求項１１記載の不揮発性半導体記憶
    装置の製造方法であって、 前記第１及び第２のドレイン形成条件はそれぞれの少な
    くとも一部に共通する部分共通形成条件を有する、不揮
    発性半導体記憶装置の製造方法。
  13. 【請求項１３】 請求項１１あるいは請求項１２記載の
    不揮発性半導体記憶装置の製造方法であって、 前記第１及び第２のソース形成条件は互いに同一条件を
    含む、不揮発性半導体記憶装置の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003203997A (ja) * 2002-01-07 2003-07-18 Mitsubishi Electric Corp 不揮発性半導体記憶装置及びその製造方法
US8035626B2 (en) * 2002-11-29 2011-10-11 Semiconductor Energy Laboratory Co., Ltd. Current driving circuit and display device using the current driving circuit
US20050226050A1 (en) * 2004-03-24 2005-10-13 Crosby Robert M Apparatus and method for programming flash memory units using customized parameters
ITMI20050608A1 (it) * 2005-04-11 2006-10-12 St Microelectronics Srl Dispositivo elettronico di memoria non volatile a struttura cnand integrato monoliticamente su semiconduttore
US7898859B2 (en) * 2009-06-15 2011-03-01 Micron Technology, Inc. Use of emerging non-volatile memory elements with flash memory
US8017488B2 (en) * 2009-09-18 2011-09-13 Eon Silicon Solutions Inc. Manufacturing method of a NOR flash memory with phosphorous and arsenic ion implantations
JP6263266B2 (ja) * 2014-07-25 2018-01-17 有限会社武蔵野レンズ研究所 有水晶体眼内レンズ
JP6917737B2 (ja) * 2017-03-13 2021-08-11 ユナイテッド・セミコンダクター・ジャパン株式会社 半導体装置の製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW231343B (ja) * 1992-03-17 1994-10-01 Hitachi Seisakusyo Kk
US5756385A (en) * 1994-03-30 1998-05-26 Sandisk Corporation Dense flash EEPROM cell array and peripheral supporting circuits formed in deposited field oxide with the use of spacers
US5491657A (en) * 1995-02-24 1996-02-13 Advanced Micro Devices, Inc. Method for bulk (or byte) charging and discharging an array of flash EEPROM memory cells
JP2977023B2 (ja) * 1996-09-30 1999-11-10 日本電気株式会社 不揮発性半導体記憶装置及びその製造方法
US5822242A (en) * 1997-03-05 1998-10-13 Macronix International Co, Ltd. Asymmetric virtual ground p-channel flash cell with latid n-type pocket and method of fabrication therefor
JP3378879B2 (ja) * 1997-12-10 2003-02-17 松下電器産業株式会社 不揮発性半導体記憶装置及びその駆動方法
US6492675B1 (en) * 1998-01-16 2002-12-10 Advanced Micro Devices, Inc. Flash memory array with dual function control lines and asymmetrical source and drain junctions
JP4819215B2 (ja) * 2000-07-24 2011-11-24 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置およびその製造方法
JP2003203997A (ja) * 2002-01-07 2003-07-18 Mitsubishi Electric Corp 不揮発性半導体記憶装置及びその製造方法

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