JP2954278B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、不揮発性記憶回路を有する半導体集積回路
装置に関する。特に、本発明は、プログラムの作成、初
期のトリミング、情報の記憶等を不揮発性記憶回路で行
うマイクロプロセッサを備えた半導体集積回路装置に適
用して有効な技術に関する。
装置に関する。特に、本発明は、プログラムの作成、初
期のトリミング、情報の記憶等を不揮発性記憶回路で行
うマイクロプロセッサを備えた半導体集積回路装置に適
用して有効な技術に関する。
エレクトロニクス、1988年８月号、第23頁（Electron
ics,October,1988,p23）に記載されるマイクロプロセッ
サを内蔵する半導体集積回路装置は不揮発性記憶回路を
搭載する。不揮発性記憶回路としてはEPROM（Ｅrasable
Ｐrogrammable Ｒead Ｏnly Ｍemory）及びEEPROM（Ｅ
lectrically Ｅrasable Ｐrogrammable Ｒead Ｏnly Ｍ
emory）の２種類を搭載する。
ics,October,1988,p23）に記載されるマイクロプロセッ
サを内蔵する半導体集積回路装置は不揮発性記憶回路を
搭載する。不揮発性記憶回路としてはEPROM（Ｅrasable
Ｐrogrammable Ｒead Ｏnly Ｍemory）及びEEPROM（Ｅ
lectrically Ｅrasable Ｐrogrammable Ｒead Ｏnly Ｍ
emory）の２種類を搭載する。
前記EPROMは、紫外線を使用しての情報の消去が行
え、100回程度の情報の書替えが可能である。また、EPR
OMは、１個のフローティングゲート電極を有する電界効
果型トランジスタで１個（１［bit］）のメモリセルを
構成できるので、マスクROMと同程度の高い集積度が得
られる。この特性に基き、EPROMは変更の回数としては
少ないが大容量を必要とするプログラムの作成或は機器
の初期トリミングに使用される。
え、100回程度の情報の書替えが可能である。また、EPR
OMは、１個のフローティングゲート電極を有する電界効
果型トランジスタで１個（１［bit］）のメモリセルを
構成できるので、マスクROMと同程度の高い集積度が得
られる。この特性に基き、EPROMは変更の回数としては
少ないが大容量を必要とするプログラムの作成或は機器
の初期トリミングに使用される。
一方、前記EEPROMは、電気的に情報の消去が行え、１
万〜10万回程度の高い回数の情報の書替えが可能であ
る。ところが、例えばFLOTOX（Floating gate Ｔunnel
Oxide）型EEPROMの場合、メモリセルが情報蓄積用の電
界効果型トランジスタとセル選択用電界効果型トランジ
スタの直列回路で１個のメモリセルが構成されるので、
集積度が低い。この特性に基き、EEPROMは情報の書替え
頻度が高く小容量で充分な例えば学習機能を行う情報の
記憶に使用される。
万〜10万回程度の高い回数の情報の書替えが可能であ
る。ところが、例えばFLOTOX（Floating gate Ｔunnel
Oxide）型EEPROMの場合、メモリセルが情報蓄積用の電
界効果型トランジスタとセル選択用電界効果型トランジ
スタの直列回路で１個のメモリセルが構成されるので、
集積度が低い。この特性に基き、EEPROMは情報の書替え
頻度が高く小容量で充分な例えば学習機能を行う情報の
記憶に使用される。
このように構成されるマイクロプロセッサを内蔵する
半導体集積回路装置は紫外線透過用の窓を持つセラミッ
クパッケージに封止される。
半導体集積回路装置は紫外線透過用の窓を持つセラミッ
クパッケージに封止される。
本発明者は、前述のマイクロプロセッサを内蔵する半
導体集積回路装置において、下記の問題点が生じること
を見出した。
導体集積回路装置において、下記の問題点が生じること
を見出した。
（１）前述のマイクロプロセッサを内蔵する半導体集積
回路装置は、紫外線透過用の窓を持つセラミックパッケ
ージに封止される。このため、EPROMの情報の消去時にE
EPROMにも紫外線が照射され、EEPROMに記憶される情報
が消去されるので、電気的信頼性が低下する。
回路装置は、紫外線透過用の窓を持つセラミックパッケ
ージに封止される。このため、EPROMの情報の消去時にE
EPROMにも紫外線が照射され、EEPROMに記憶される情報
が消去されるので、電気的信頼性が低下する。
（２）前記紫外線透過用の窓を持つセラミックパッケー
ジはプラスチックパッケージに比べてコストが高い。こ
のため、マイクロプロセッサを内蔵する半導体集積回路
装置の製品コストが増大する。
ジはプラスチックパッケージに比べてコストが高い。こ
のため、マイクロプロセッサを内蔵する半導体集積回路
装置の製品コストが増大する。
（３）前記問題点（１）及び（２）を解決するために、
紫外線透過用の窓を持つセラミックパッケージから紫外
線透過用の窓を持たないプラスチックパッケージに変更
した場合、EPROMに記憶された情報の書替えを行うこと
ができない。つまり、EPRMOには一度の情報の書込みし
か行えない。このため、マイクロプロセッサを内蔵する
半導体集積回路装置は、プラスチックパッケージで封止
した後、データリテンション等の信頼性試験ができない
ために選別が不充分となり、信頼性が低下する。
紫外線透過用の窓を持つセラミックパッケージから紫外
線透過用の窓を持たないプラスチックパッケージに変更
した場合、EPROMに記憶された情報の書替えを行うこと
ができない。つまり、EPRMOには一度の情報の書込みし
か行えない。このため、マイクロプロセッサを内蔵する
半導体集積回路装置は、プラスチックパッケージで封止
した後、データリテンション等の信頼性試験ができない
ために選別が不充分となり、信頼性が低下する。
（４）また、前述と同様に、EPROMには一度の情報の書
込みしか行えないので、ユーザ側でのプログラムの変更
やトリミングの変更を行うことができない。
込みしか行えないので、ユーザ側でのプログラムの変更
やトリミングの変更を行うことができない。
本発明の目的は、不揮発性記憶回路でマイクロプロセ
ッサ機能を構成する半導体集積回路装置において、電気
的信頼性を向上することが可能な技術を提供することに
ある。
ッサ機能を構成する半導体集積回路装置において、電気
的信頼性を向上することが可能な技術を提供することに
ある。
本発明の他の目的は、前記半導体集積回路装置におい
て、製造上の歩留りを向上することが可能な技術を提供
することにある。
て、製造上の歩留りを向上することが可能な技術を提供
することにある。
本発明の他の目的は、前記半導体集積回路装置におい
て、汎用性を高めることが可能な技術を提供することに
ある。
て、汎用性を高めることが可能な技術を提供することに
ある。
本発明の他の目的は、前記半導体集積回路装置におい
て、集積度を向上することが可能な技術を提供すること
にある。
て、集積度を向上することが可能な技術を提供すること
にある。
本発明の他の目的は、前記半導体集積回路装置におい
て、製造コストを低減することが可能な技術を提供する
ことにある。
て、製造コストを低減することが可能な技術を提供する
ことにある。
本発明の他の目的は、前述の複数の目的のうち、少な
くとも２以上の目的を同時に達成することが可能な技術
を提供することにある。
くとも２以上の目的を同時に達成することが可能な技術
を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述及び添付図面によって明らかになるので
あろう。
本明細書の記述及び添付図面によって明らかになるので
あろう。
本願において開示される発明のうち、代表的なものの
概要を簡単に説明すれば、下記のとおりである。
概要を簡単に説明すれば、下記のとおりである。
（１）プログラムの作成或は初期トリミング、書替え頻
度の高い情報の記憶の夫々を不揮発性記憶回路で行うマ
イクロプロセッサ機能を有する半導体集積回路装置にお
いて、同一半導体基板の主面の互いに異なる領域に、前
記プログラムの作成或は初期トリミングを行う一括消去
型EEPROM、前記書替え頻度の高い情報の記憶を行うFLOT
OX型EEPROMの夫々を設ける。
度の高い情報の記憶の夫々を不揮発性記憶回路で行うマ
イクロプロセッサ機能を有する半導体集積回路装置にお
いて、同一半導体基板の主面の互いに異なる領域に、前
記プログラムの作成或は初期トリミングを行う一括消去
型EEPROM、前記書替え頻度の高い情報の記憶を行うFLOT
OX型EEPROMの夫々を設ける。
（２）前記手段（１）の一括消去型EEPROMのメモリセル
は、ソース領域とドレイン領域との間のゲート長方向の
一部の領域にフローディングゲート電極を設けると共
に、ゲート長方向の他部の領域にセル選択ゲート電極を
設けた電界効果型トランジスタで構成される。
は、ソース領域とドレイン領域との間のゲート長方向の
一部の領域にフローディングゲート電極を設けると共
に、ゲート長方向の他部の領域にセル選択ゲート電極を
設けた電界効果型トランジスタで構成される。
（３）前記手段（１）又は（２）の半導体集積回路装置
はプラスチックパッケージに封止される。
はプラスチックパッケージに封止される。
上述した手段（１）によれば、前記一括消去型EEPRO
M、FLOTOX型EEPRMOの夫々は電気的消去型であり、夫々
独立に情報の消去が行えるので、情報の不慮の損失を防
止し、半導体集積回路装置の電気的信頼性を向上でき
る。また、前記一括消去型EEPROMは情報の書替えを自由
に行え、メーカ側において、製品の出荷前にデータリテ
ンション等の信頼性試験ができるので、半導体集積回路
装置の電気的信頼性を向上できる。あるいは、半導体集
積回路装置の製造上の歩留りを向上できる。また、前記
一括消去型EEPROMは情報の書替えが行え、ユーザ側での
プログラムの変更や再度のトリミングが自由に行えるの
で、半導体集積回路装置の汎用性を向上できる。また、
前記一括消去型EEPROMのメモリセルはFLOTOX型EEPROMの
メモリセルに比べて小さいので、半導体集積回路装置の
集積度を向上できる。
M、FLOTOX型EEPRMOの夫々は電気的消去型であり、夫々
独立に情報の消去が行えるので、情報の不慮の損失を防
止し、半導体集積回路装置の電気的信頼性を向上でき
る。また、前記一括消去型EEPROMは情報の書替えを自由
に行え、メーカ側において、製品の出荷前にデータリテ
ンション等の信頼性試験ができるので、半導体集積回路
装置の電気的信頼性を向上できる。あるいは、半導体集
積回路装置の製造上の歩留りを向上できる。また、前記
一括消去型EEPROMは情報の書替えが行え、ユーザ側での
プログラムの変更や再度のトリミングが自由に行えるの
で、半導体集積回路装置の汎用性を向上できる。また、
前記一括消去型EEPROMのメモリセルはFLOTOX型EEPROMの
メモリセルに比べて小さいので、半導体集積回路装置の
集積度を向上できる。
上述した手段（２）によれば、前記一括消去型EEPROM
のメモリセルは、セル選択ゲート電極で情報消去後のい
きい値電圧を律則できるので、しきい値電圧の制御性を
高め、半導体集積回路装置の電気的信頼性を向上でき
る。
のメモリセルは、セル選択ゲート電極で情報消去後のい
きい値電圧を律則できるので、しきい値電圧の制御性を
高め、半導体集積回路装置の電気的信頼性を向上でき
る。
上述した手段（３）によれば、前記手段（１）又は
（２）の効果に他に、前記セラミックパッケージをプラ
スチックパッケージに変更できるので、半導体集積回路
装置の製品コストを低減できる。
（２）の効果に他に、前記セラミックパッケージをプラ
スチックパッケージに変更できるので、半導体集積回路
装置の製品コストを低減できる。
以下、本発明の構造について、マイクロプロセッサ機
能を内蔵する半導体集積回路装置に本発明を適用した一
実施例とともに説明する。
能を内蔵する半導体集積回路装置に本発明を適用した一
実施例とともに説明する。
なお、実施例を説明するための全図において、同一機
能を有するものは同一符号を付け、その操り返しの説明
は省略する。
能を有するものは同一符号を付け、その操り返しの説明
は省略する。
（実施例 Ｉ） 本発明の実施例Ｉであるマイクロプロセッサ機能を有
する半導体集積回路装置の概略構成を第１図（ブロック
構成図）で示す。
する半導体集積回路装置の概略構成を第１図（ブロック
構成図）で示す。
第１図に示すように、マイクロプロセッサ機能を有す
る半導体集積回路装置は、CUP1、割込みコントローラ
２、データトランスファコントローラ３、８ビットタイ
マ４、16ビットフリーランニングタイマ５、ウォッチド
ッグタイマ６、シリアルコミュニケーションインタフェ
ース７、PWMタイマ８、10ビットA/D変換器９、ウェイト
ステートコントローラ10、RAM11、クロック発振器12、E
EPROM13、14、入出力ポート15A〜15Iの夫々を搭載す
る。
る半導体集積回路装置は、CUP1、割込みコントローラ
２、データトランスファコントローラ３、８ビットタイ
マ４、16ビットフリーランニングタイマ５、ウォッチド
ッグタイマ６、シリアルコミュニケーションインタフェ
ース７、PWMタイマ８、10ビットA/D変換器９、ウェイト
ステートコントローラ10、RAM11、クロック発振器12、E
EPROM13、14、入出力ポート15A〜15Iの夫々を搭載す
る。
前記RAM11はDRAM（Ｄynamic Ｒandom Ａccess Ｍemor
y）又はSRAM（Ｓtatic Ｒandom Ａccess Ｍemory）で構
成され、例えば１［Kbyte］の容量で構成される。
y）又はSRAM（Ｓtatic Ｒandom Ａccess Ｍemory）で構
成され、例えば１［Kbyte］の容量で構成される。
前記EEPROM13はFLOTOX型EEPROMで構成される。このEE
PROM13は、約10万〜100万回程度の高い情報の書替えが
可能であるが、容量が例えば512［byte］と小さいの
で、学習機能を構成する情報の記憶に使用される。
PROM13は、約10万〜100万回程度の高い情報の書替えが
可能であるが、容量が例えば512［byte］と小さいの
で、学習機能を構成する情報の記憶に使用される。
前記EEPROM14は一括消去型EEPROMで構成される。この
EEPROM14は、約100〜1000回程度と情報の書替えに限度
はあるが、例えば32［Kbyte］の大容量化ができるの
で、プログラムの作成或は初期トリミングに使用され
る。
EEPROM14は、約100〜1000回程度と情報の書替えに限度
はあるが、例えば32［Kbyte］の大容量化ができるの
で、プログラムの作成或は初期トリミングに使用され
る。
前記入出力ポート15A〜15Iの夫々は、詳細な信号名の
説明を省略するが、制御系信号、アドレス系信号、デー
タ系信号等の信号の入出力が行われる。この入出力ポー
ト15A〜15Iの夫々の間や、入出力ポート15A〜15Iの夫々
と各回路ブロック１〜14の夫々との間は、データバス配
線16で相互に接続される。
説明を省略するが、制御系信号、アドレス系信号、デー
タ系信号等の信号の入出力が行われる。この入出力ポー
ト15A〜15Iの夫々の間や、入出力ポート15A〜15Iの夫々
と各回路ブロック１〜14の夫々との間は、データバス配
線16で相互に接続される。
次に、前述のマイクロプロセッサ機能を有する半導体
集積回路装置に搭載された不揮発性記憶回路、つまりEE
PROM13、14の夫々の具体的な構成について、第２図（要
部の断面図）及び第３図（要部の平面図）を用いて簡単
に説明する。
集積回路装置に搭載された不揮発性記憶回路、つまりEE
PROM13、14の夫々の具体的な構成について、第２図（要
部の断面図）及び第３図（要部の平面図）を用いて簡単
に説明する。
第２図及び第３図に示すように、前記FLOTOX型EEPROM
13、一括消去型EEPROM14の夫々は同一のｐ型半導体基板
（又はウエル領域）20の主面の互いに異なる領域に構成
される。
13、一括消去型EEPROM14の夫々は同一のｐ型半導体基板
（又はウエル領域）20の主面の互いに異なる領域に構成
される。
FLOTOX型EEPROM13のメモリセルMFは情報蓄積用の電界
効果型トランジスタQfmとセル選択（セレクト）用の電
界効果型トランジスタQfsとの直列回路で構成される。
つまり、メモリセルMFは所謂２トランジスタ製造で構成
される。
効果型トランジスタQfmとセル選択（セレクト）用の電
界効果型トランジスタQfsとの直列回路で構成される。
つまり、メモリセルMFは所謂２トランジスタ製造で構成
される。
電界効果型トランジスタQfmは、フィールド絶縁膜30
で周囲を規定された領域内において、ｐ型半導体基板20
の主面に構成される。つまり、電界効果型トランジスタ
Qfmは、ｐ型半導体基板20、ゲート絶縁膜22、トンネル
絶縁膜23、フローティングゲート電極24、ゲート絶縁膜
25、コントロールゲート電極26、ソース領域21及びドレ
イン領域21で構成される。ドレイン領域21のチャネル形
成領域側に引き伸された領域は、このドレイン領域21と
トンネル絶縁膜23との重なりを充分に持たせ、トンネル
用半導体領域として使用される。電界効果型トランジス
タQfsは、フィールド絶縁膜30で周囲を規定された領域
内において、ｐ型半導体基板20の主面に構成される。つ
まり、電界効果型トランジスタQfsは、ｐ型半導体基板2
0、ゲート絶縁膜22、ゲート電極24、ソース領域21及び
ドレイン領域21で構成される。
で周囲を規定された領域内において、ｐ型半導体基板20
の主面に構成される。つまり、電界効果型トランジスタ
Qfmは、ｐ型半導体基板20、ゲート絶縁膜22、トンネル
絶縁膜23、フローティングゲート電極24、ゲート絶縁膜
25、コントロールゲート電極26、ソース領域21及びドレ
イン領域21で構成される。ドレイン領域21のチャネル形
成領域側に引き伸された領域は、このドレイン領域21と
トンネル絶縁膜23との重なりを充分に持たせ、トンネル
用半導体領域として使用される。電界効果型トランジス
タQfsは、フィールド絶縁膜30で周囲を規定された領域
内において、ｐ型半導体基板20の主面に構成される。つ
まり、電界効果型トランジスタQfsは、ｐ型半導体基板2
0、ゲート絶縁膜22、ゲート電極24、ソース領域21及び
ドレイン領域21で構成される。
一括消去型EEPROM14のメモリセルＭは電界効果型トラ
ンジスタQmつまり所謂１トランジスタ構造で構成され
る。電界効果型トランジスタQmは、フィールド絶縁膜30
で周囲を規定された領域内において、ｐ型半導体基板20
の主面に構成される。つまり、電界効果型トランジスタ
Qmは、ｐ型半導体基板20、ゲート絶縁膜22、フローティ
ングゲート電極24、トンネル絶縁膜23、ゲート絶縁膜2
5、28、コントロールゲート電極（セル選択ゲート電
極）26、ソース領域21及びドレイン領域27で構成され
る。
ンジスタQmつまり所謂１トランジスタ構造で構成され
る。電界効果型トランジスタQmは、フィールド絶縁膜30
で周囲を規定された領域内において、ｐ型半導体基板20
の主面に構成される。つまり、電界効果型トランジスタ
Qmは、ｐ型半導体基板20、ゲート絶縁膜22、フローティ
ングゲート電極24、トンネル絶縁膜23、ゲート絶縁膜2
5、28、コントロールゲート電極（セル選択ゲート電
極）26、ソース領域21及びドレイン領域27で構成され
る。
この電界効果型トランジスタQmは、ソース領域21とド
レイン領域27との間のゲート長方向において、ソース領
域21側、ドレイン領域27側の夫々に電気的に接続された
フローティングゲート電極24を配置し、このフローティ
ングゲート電極24間の中央部分にコントロールゲート電
極26を配置した構造で構成される。つまり、電界効果型
トランジスタQmは、情報消去後のしきい値電圧をコント
ロールゲート電極26で律則でき、しきい値電圧の制御性
を向上できる構造で構成される。
レイン領域27との間のゲート長方向において、ソース領
域21側、ドレイン領域27側の夫々に電気的に接続された
フローティングゲート電極24を配置し、このフローティ
ングゲート電極24間の中央部分にコントロールゲート電
極26を配置した構造で構成される。つまり、電界効果型
トランジスタQmは、情報消去後のしきい値電圧をコント
ロールゲート電極26で律則でき、しきい値電圧の制御性
を向上できる構造で構成される。
また、電界効果型トランジスタQmは、ソース領域21を
チャネル形成領域側に引き伸し、ソース領域21とトンネ
ル絶縁膜23との重なりを充分にもたせる（トンネル絶縁
膜23下にソース領域21とｐ型半導体基板20とのpn接合を
存在させない）。つまり、電界効果型トランジスタQmは
バンド間トンネリング現象を防止できる。
チャネル形成領域側に引き伸し、ソース領域21とトンネ
ル絶縁膜23との重なりを充分にもたせる（トンネル絶縁
膜23下にソース領域21とｐ型半導体基板20とのpn接合を
存在させない）。つまり、電界効果型トランジスタQmは
バンド間トンネリング現象を防止できる。
次に、前記一括消去型EEPROM14のメモリセルＭの情報
書込み動作、情報読出し動作、情報消去動作の夫々につ
いて、第4A図乃至第4C図（動作説明をするための概略断
面図）の夫々を用いて簡単に説明する。
書込み動作、情報読出し動作、情報消去動作の夫々につ
いて、第4A図乃至第4C図（動作説明をするための概略断
面図）の夫々を用いて簡単に説明する。
まず、情報書込み動作は、第4A図に示すように、メモ
リセルＭである電界効果型トランジスタQmのドレイン領
域27の近傍で発生させたホットエレクトロンのフローテ
ィングゲート電極24に注入する。この情報書込み動作に
際してはソース領域21に基準電圧Vssが印加される。ド
レイン領域27には書込み電圧Vpp1が印加される。コント
ロールゲート電極26には、昇圧回路で発生させた高電圧
の書込み電圧Vpp2が印加される。情報書込み動作時、チ
ャネル電流が流れ、昇圧回路での電流供給能力が不充分
になり易いので、電源電圧Vccでも情報の書込みが行え
るように、ドレイン領域27とｐ型半導体基板20とのpn接
合部の不純物濃度のプロファイルは急峻に設定される。
リセルＭである電界効果型トランジスタQmのドレイン領
域27の近傍で発生させたホットエレクトロンのフローテ
ィングゲート電極24に注入する。この情報書込み動作に
際してはソース領域21に基準電圧Vssが印加される。ド
レイン領域27には書込み電圧Vpp1が印加される。コント
ロールゲート電極26には、昇圧回路で発生させた高電圧
の書込み電圧Vpp2が印加される。情報書込み動作時、チ
ャネル電流が流れ、昇圧回路での電流供給能力が不充分
になり易いので、電源電圧Vccでも情報の書込みが行え
るように、ドレイン領域27とｐ型半導体基板20とのpn接
合部の不純物濃度のプロファイルは急峻に設定される。
情報読出し動作は、第4B図に示すように、選択された
メモリセルＭである電界効果形トランジスタＭのコント
ロールゲート電極26に電源電圧Vccを印加する。この情
報読出し動作に際してはソース領域21に基準電圧Vss例
えば０［Ｖ］、ドレイン領域27に読出し電圧Vrの夫々が
印加される。メモリセルＭに情報が書込まれている場
合、フローティングゲート電極24に注入されたホットエ
レクトロンでしきい値電圧が高くなるので導通しない
（OFFする）。メモリセルＭに情報が書込まれていない
場合、しきい値電圧は初期状態のままなので導通する
（ONする）。前記ドレイン領域27に印加される読出し電
圧Vrは、ソフトライト現象を低減するために、電源電圧
Vccよりも低い電圧に設定される。
メモリセルＭである電界効果形トランジスタＭのコント
ロールゲート電極26に電源電圧Vccを印加する。この情
報読出し動作に際してはソース領域21に基準電圧Vss例
えば０［Ｖ］、ドレイン領域27に読出し電圧Vrの夫々が
印加される。メモリセルＭに情報が書込まれている場
合、フローティングゲート電極24に注入されたホットエ
レクトロンでしきい値電圧が高くなるので導通しない
（OFFする）。メモリセルＭに情報が書込まれていない
場合、しきい値電圧は初期状態のままなので導通する
（ONする）。前記ドレイン領域27に印加される読出し電
圧Vrは、ソフトライト現象を低減するために、電源電圧
Vccよりも低い電圧に設定される。
情報消去動作は、第4C図に示すように、メモリセルＭ
である電界効果型トランジスタQmのフローティングゲー
ト電極24からトンネル絶縁膜23を通してソース領域21に
流れるＦ−Ｎトンネル電流で行う。この情報消去動作に
際してはソース領域21に昇圧回路で発生させた高い電圧
の書込み電圧Vpp3が印加される。ドレイン領域27、コン
トロールゲート電極26の夫々には基準電圧Vssが印加さ
れる。つまり、電界効果型トランジスタQmはチャネルを
カットオフ状態にする。このカットオフ状態が不充分な
場合にはドレイン領域27をフローティング状態にしても
よい。
である電界効果型トランジスタQmのフローティングゲー
ト電極24からトンネル絶縁膜23を通してソース領域21に
流れるＦ−Ｎトンネル電流で行う。この情報消去動作に
際してはソース領域21に昇圧回路で発生させた高い電圧
の書込み電圧Vpp3が印加される。ドレイン領域27、コン
トロールゲート電極26の夫々には基準電圧Vssが印加さ
れる。つまり、電界効果型トランジスタQmはチャネルを
カットオフ状態にする。このカットオフ状態が不充分な
場合にはドレイン領域27をフローティング状態にしても
よい。
次に、前述のFLOTOX型EEPROM13、一括消去型EEPROM14
の夫々の製造方法について、第５図乃至第10図（各製造
工程毎に示す要部の断面図）を用いて簡単に説明する。
の夫々の製造方法について、第５図乃至第10図（各製造
工程毎に示す要部の断面図）を用いて簡単に説明する。
まず、ｐ型半導体基板20の非活性領域の主面上にフィ
ールド絶縁膜30を形成する。このフィールド絶縁膜30は
周知の選択酸化法で形成する。
ールド絶縁膜30を形成する。このフィールド絶縁膜30は
周知の選択酸化法で形成する。
次に、ｐ型半導体基板20の活性領域の主面上に絶縁膜
40を形成する。絶縁膜40は例えば熱酸化法で形成した酸
化珪素膜で形成する。
40を形成する。絶縁膜40は例えば熱酸化法で形成した酸
化珪素膜で形成する。
次に、第５図に示すように、ｐ型半導体基板20の活性
領域の主面部に、FLOTOX型EEPROM13のメモリセルMFの電
界効果型トランジスタQfmのソース領域21、ドレイン領
域21、電界効果型トランジスタQfsのソース領域21、ド
レイン領域21、一括消去型EEPROM14のメモリセルの電界
効果型トランジスタQmのソース領域21の夫々を形成す
る。このソース領域21、ドレイン領域21の夫々は、フォ
トレジストマスク41を使用し、ｎ型不純物21nをイオン
打込み法で導入することにより形成される。ｎ型不純物
21nとしてはAs又はＰが使用される。ソース領域21、ド
レイン領域21の夫々は、その主面上にトンネル絶縁膜
（23）を形成しかつ高耐圧構造に形成するために、フロ
ーティングゲート電極24及びゲート電極24を形成する前
に形成される。
領域の主面部に、FLOTOX型EEPROM13のメモリセルMFの電
界効果型トランジスタQfmのソース領域21、ドレイン領
域21、電界効果型トランジスタQfsのソース領域21、ド
レイン領域21、一括消去型EEPROM14のメモリセルの電界
効果型トランジスタQmのソース領域21の夫々を形成す
る。このソース領域21、ドレイン領域21の夫々は、フォ
トレジストマスク41を使用し、ｎ型不純物21nをイオン
打込み法で導入することにより形成される。ｎ型不純物
21nとしてはAs又はＰが使用される。ソース領域21、ド
レイン領域21の夫々は、その主面上にトンネル絶縁膜
（23）を形成しかつ高耐圧構造に形成するために、フロ
ーティングゲート電極24及びゲート電極24を形成する前
に形成される。
次に、前記フォトレジストマスク41、絶縁膜40の夫々
を順次除去する。この後、前記絶縁膜40が除去された領
域、つまりｐ型半導体基板20の活性領域の主面上にゲー
ト絶縁膜22を形成する。ゲート絶縁膜22は熱酸化法で形
成した酸化珪素膜で形成する。
を順次除去する。この後、前記絶縁膜40が除去された領
域、つまりｐ型半導体基板20の活性領域の主面上にゲー
ト絶縁膜22を形成する。ゲート絶縁膜22は熱酸化法で形
成した酸化珪素膜で形成する。
次に、ゲート絶縁膜22上の全面にフォトレジストマス
ク42を形成し、第６図に示すように、トンネル絶縁膜
（23）の形成領域において、ゲート絶縁膜22を除去す
る。このゲート絶縁膜22の除去はドライエッチング又は
ウェットエッチングで行う。
ク42を形成し、第６図に示すように、トンネル絶縁膜
（23）の形成領域において、ゲート絶縁膜22を除去す
る。このゲート絶縁膜22の除去はドライエッチング又は
ウェットエッチングで行う。
次に、前記フォトレジストマスク42を除去し、第７図
に示すように、前記ゲート絶縁膜22が除去された領域に
おいて、メモリセルMFのドレイン領域21上、メモリセル
Ｍのソース領域21上の夫々にトンネル絶縁膜23を形成す
る。トンネル絶縁膜23は、例えば熱酸化法で形成された
酸化珪素膜で形成し、約10［nm］の膜厚で形成する。
に示すように、前記ゲート絶縁膜22が除去された領域に
おいて、メモリセルMFのドレイン領域21上、メモリセル
Ｍのソース領域21上の夫々にトンネル絶縁膜23を形成す
る。トンネル絶縁膜23は、例えば熱酸化法で形成された
酸化珪素膜で形成し、約10［nm］の膜厚で形成する。
次に、第８図に示すように、メモリセルMFの電界効果
型トランジスタQfmのフローティングゲート電極24、電
界効果型トランジスタQfsのゲート電極24及びメモリセ
ルＭの電界効果型トランジスタQmのフローティングゲー
ロ電極24を形成する。フローティングゲート電極24及び
ゲート電極24は例えば多結晶珪素膜で形成される。
型トランジスタQfmのフローティングゲート電極24、電
界効果型トランジスタQfsのゲート電極24及びメモリセ
ルＭの電界効果型トランジスタQmのフローティングゲー
ロ電極24を形成する。フローティングゲート電極24及び
ゲート電極24は例えば多結晶珪素膜で形成される。
次に、メモリセルMFの電界効果型トランジスタQfmの
ゲート絶縁膜25、メモリセルＭである電界効果型トラン
ジスタQmのゲート絶縁膜25及び28を形成する。ゲート絶
縁膜25及び28は熱酸化法で形成した又はCVD法で堆積し
た酸化珪素膜で形成する。
ゲート絶縁膜25、メモリセルＭである電界効果型トラン
ジスタQmのゲート絶縁膜25及び28を形成する。ゲート絶
縁膜25及び28は熱酸化法で形成した又はCVD法で堆積し
た酸化珪素膜で形成する。
次に、第９図に示すように、メモリセルMFの電界効果
型トランジスタQmf、メモリセルＭの電界効果型トラン
ジスタQmの夫々のコントロールゲート電極26を形成す
る。コントロールゲート電極26は例えば多結晶珪素膜で
形成される。
型トランジスタQmf、メモリセルＭの電界効果型トラン
ジスタQmの夫々のコントロールゲート電極26を形成す
る。コントロールゲート電極26は例えば多結晶珪素膜で
形成される。
次に、第10図に示すように、メモリセルＭの電界効果
型トランジスタQmのドレイン領域27を形成する。このド
レイン領域27は、フォトレジストマスク43を使用し、ｎ
型不純物27nをイオン打込み法で導入することにより形
成する。ｎ型不純物27nは、ドレンイン領域27とｐ型半
導体基板20とのpn接合部での電界強度を高めるために、
Asを使用する。
型トランジスタQmのドレイン領域27を形成する。このド
レイン領域27は、フォトレジストマスク43を使用し、ｎ
型不純物27nをイオン打込み法で導入することにより形
成する。ｎ型不純物27nは、ドレンイン領域27とｐ型半
導体基板20とのpn接合部での電界強度を高めるために、
Asを使用する。
次に、前記フォトレジストマスク43を除去し、図示し
ない、層間絶縁膜、配線、最終保護膜の夫々を順次形成
することにより、本実施例のマイクロプロセッサ機能を
有する半導体集積回路装置は完成する。
ない、層間絶縁膜、配線、最終保護膜の夫々を順次形成
することにより、本実施例のマイクロプロセッサ機能を
有する半導体集積回路装置は完成する。
図示しないが、このマイクロプロセッサ機能を有する
半導体集積回路装置はプラスチックパッケージ（レジン
モールド型パッケージ）に封止される。
半導体集積回路装置はプラスチックパッケージ（レジン
モールド型パッケージ）に封止される。
このように、プログラムの作成或は初期トリミング、
書替え頻度の高い情報の記憶の夫々を不揮発性記憶回路
で行うマイクロプロセッサ機能を有する半導体集積回路
装置（１チップマイコン）において、同一のｐ型半導体
基板20の主面の互いに異なる領域に、前記プログラムの
作成或は初期トリミングを行う一括消去型EEPROM14、前
記書替え頻度の高い情報の記憶を行うFLOTOX型EEPROM13
の夫々を設ける。この構成により、前記一括消去型EEPR
OM14、FLOTOX型EEPROM13の夫々は電気的消去型であり、
夫々独立に情報の消去が行えるので、情報の不慮の損失
を防止し、半導体集積回路装置の電気的信頼性を向上で
きる。また、前記一括消去型EEPROM14は情報の書替えを
自由に行え、メーカ側において、データリテンション等
の信頼性試験ができるので、半導体集積回路装置の電気
的信頼性を向上できる。また、前記一括消去型EEPROM14
は情報の書替えが行え、ユーザ側でのプログラムの変更
や再度のトリミングが自由に行えるので、半導体集積回
路装置の汎用性を向上できる。また、前記一括消去型EE
PROM14のメモリセルＭはFLOTOX型EEPROM13のメモリセル
MFに比べて小さいので、半導体集積回路装置の集積度を
向上できる。
書替え頻度の高い情報の記憶の夫々を不揮発性記憶回路
で行うマイクロプロセッサ機能を有する半導体集積回路
装置（１チップマイコン）において、同一のｐ型半導体
基板20の主面の互いに異なる領域に、前記プログラムの
作成或は初期トリミングを行う一括消去型EEPROM14、前
記書替え頻度の高い情報の記憶を行うFLOTOX型EEPROM13
の夫々を設ける。この構成により、前記一括消去型EEPR
OM14、FLOTOX型EEPROM13の夫々は電気的消去型であり、
夫々独立に情報の消去が行えるので、情報の不慮の損失
を防止し、半導体集積回路装置の電気的信頼性を向上で
きる。また、前記一括消去型EEPROM14は情報の書替えを
自由に行え、メーカ側において、データリテンション等
の信頼性試験ができるので、半導体集積回路装置の電気
的信頼性を向上できる。また、前記一括消去型EEPROM14
は情報の書替えが行え、ユーザ側でのプログラムの変更
や再度のトリミングが自由に行えるので、半導体集積回
路装置の汎用性を向上できる。また、前記一括消去型EE
PROM14のメモリセルＭはFLOTOX型EEPROM13のメモリセル
MFに比べて小さいので、半導体集積回路装置の集積度を
向上できる。
また、前記一括消去型EEPROM14のメモリセルＭは、ソ
ース領域21とドレイン領域27との間のゲート長方向の一
部の領域にフローティングゲート電極24を設けると共
に、ゲート長方向の他部の領域にコントロールゲート電
極26を設けた電界効果型トランジスタQmで構成される。
この構成により、前記一括消去型EEPROM14のメモリセル
Ｍは、コントロールゲート電極26で情報消去後のしきい
値電圧を律則できるので、しきい値電圧の制御性を高
め、半導体集積回路装置の電気的信頼性を向上できる。
ース領域21とドレイン領域27との間のゲート長方向の一
部の領域にフローティングゲート電極24を設けると共
に、ゲート長方向の他部の領域にコントロールゲート電
極26を設けた電界効果型トランジスタQmで構成される。
この構成により、前記一括消去型EEPROM14のメモリセル
Ｍは、コントロールゲート電極26で情報消去後のしきい
値電圧を律則できるので、しきい値電圧の制御性を高
め、半導体集積回路装置の電気的信頼性を向上できる。
また、前記半導体集積回路装置はプラスチックパッケ
ージに封止される。この構成により、前記プラスチック
パッケージは紫外線透過用の窓を持つセラミックパッケ
ージに比べてコストが低いので、半導体集積回路装置の
製品コストを低減できる。
ージに封止される。この構成により、前記プラスチック
パッケージは紫外線透過用の窓を持つセラミックパッケ
ージに比べてコストが低いので、半導体集積回路装置の
製品コストを低減できる。
（実施例 II） 本実施例IIは、前記実施例Ｉの半導体集積回路装置に
おいて、一括消去型EEPROMのメモリセルの構造を変え
た、本発明の第２実施例である。
おいて、一括消去型EEPROMのメモリセルの構造を変え
た、本発明の第２実施例である。
本発明の実施例IIであるマイクロプロセッサ機能を有
する半導体集積回路装置に搭載された一括消去型EEPROM
のメモリセルの構成を第11図、第12図（要部断面図）の
夫々で示す。
する半導体集積回路装置に搭載された一括消去型EEPROM
のメモリセルの構成を第11図、第12図（要部断面図）の
夫々で示す。
第11図に示す一括消去型EEPROMのメモリセルＭである
電界効果型トランジスタQmは、フローティングゲート電
極24のソース領域12側の端部にトンネル領域を構成す
る。この構造の電界効果型トランジスタQmは、フロティ
ングゲート電極24を形成した後に、トンネル領域となる
ソース領域21を形成できる。
電界効果型トランジスタQmは、フローティングゲート電
極24のソース領域12側の端部にトンネル領域を構成す
る。この構造の電界効果型トランジスタQmは、フロティ
ングゲート電極24を形成した後に、トンネル領域となる
ソース領域21を形成できる。
第12図に示す一括消去型EEPROMのメモリセルＭは、情
報蓄積用の電界効果形トランジスタQmのゲート絶縁膜を
トンネル絶縁膜23で形成したものである。
報蓄積用の電界効果形トランジスタQmのゲート絶縁膜を
トンネル絶縁膜23で形成したものである。
（実施例 III） 本実施例IIIは、前記実施例Ｉの半導体集積回路装置
において、FLOTOX型EEPROMのメモリセルの構造を変え
た、本発明の第３実施例である。
において、FLOTOX型EEPROMのメモリセルの構造を変え
た、本発明の第３実施例である。
本発明の実施例IIIであるマイクロプロセッサ機能を
有する半導体集積回路装置に搭載されたFLOTOX型EEPROM
のメモリセルの構成を第13図、第14図（要部断面図）の
夫々で示す。
有する半導体集積回路装置に搭載されたFLOTOX型EEPROM
のメモリセルの構成を第13図、第14図（要部断面図）の
夫々で示す。
第13図に示すFLOTOX型EEPROMのメモリセルMFである電
界効果型トランジスタQfmは、フローティングゲート電
極24、コントロールゲート電極26の夫々のゲート長方向
の寸法を実質的に同一寸法で構成する（重ね切りで形成
する）。
界効果型トランジスタQfmは、フローティングゲート電
極24、コントロールゲート電極26の夫々のゲート長方向
の寸法を実質的に同一寸法で構成する（重ね切りで形成
する）。
第14図に示すFLOTOX型EEPROMのメモリセルMFである電
界効果型トランジスタQfmは、ゲート長方向においてフ
ローティングゲート電極24をコントロールゲート電極26
で覆う構造で構成される。
界効果型トランジスタQfmは、ゲート長方向においてフ
ローティングゲート電極24をコントロールゲート電極26
で覆う構造で構成される。
以上、本発明者によってなされた発明を、前記実施例
に基づき具体的に説明したが、本発明は、前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて種々変更可能であることは勿論である。
に基づき具体的に説明したが、本発明は、前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて種々変更可能であることは勿論である。
本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。
って得られる効果を簡単に説明すれば、下記のとおりで
ある。
不揮発性記憶回路でマイクロプロセッサ機能を構成す
る半導体集積回路装置において、電気的信頼性を向上す
ることができる。
る半導体集積回路装置において、電気的信頼性を向上す
ることができる。
前記半導体集積回路装置において、製造上の歩留りを
向上することができる。
向上することができる。
前記半導体集積回路装置において、汎用性を高めるこ
とができる。
とができる。
前記半導体集積回路装置において、集積度を向上する
ことができる。
ことができる。
前記半導体集積回路装置において、製造コストを低減
することができる。
することができる。
前述の複数の効果のうち、少なくとも２以上の効果を
同時に奏することができる。
同時に奏することができる。
第１図は、本発明の実施例Ｉであるマイクロプロセッサ
機能を有する半導体集積回路装置の概略構成を示すブロ
ック構成図、 第２図は、前記半導体集積回路装置に搭載された不揮発
性記憶回路の具体的な構成を示す要部の断面図、 第３図は、前記不揮発性記憶回路の具体的な構成を示す
要部の断面図、 第4A図乃至乃第4C図は、前記不揮発性記憶回路のメモリ
セルの動作を説明するための概略断面図、 第５図乃至第10図は、前記不揮発性記憶回路の製造方法
を説明するための各製造工程毎に示す要部の断面図、 第11図及び第12図は、本発明の実施例IIであるマイクロ
プロセッサ機能を有する半導体集積回路装置に搭載され
た一括消去型EEPROMのメモリセルの構成を示す要部断面
図、 第13図及び第14図は、本発明の実施例IIIであるマイク
ロプロセッサ機能を有する半導体集積回路装置に搭載さ
れたFLOTOX型EEPROMのメモリセルの構成を示す要部断面
図である。 図中、13……FLOTOX型EEPROM、14……一括消去型EEPRO
M、M,MF……メモリセル、Qfm,Qm,Qfs,Qs……電界効果型
トランジスタ、20……半導体基板、21……ソース領域又
はドレイン領域、27……ドレイン領域、24……フローテ
ィングゲート電極,26……コントロールゲート電極であ
る。
機能を有する半導体集積回路装置の概略構成を示すブロ
ック構成図、 第２図は、前記半導体集積回路装置に搭載された不揮発
性記憶回路の具体的な構成を示す要部の断面図、 第３図は、前記不揮発性記憶回路の具体的な構成を示す
要部の断面図、 第4A図乃至乃第4C図は、前記不揮発性記憶回路のメモリ
セルの動作を説明するための概略断面図、 第５図乃至第10図は、前記不揮発性記憶回路の製造方法
を説明するための各製造工程毎に示す要部の断面図、 第11図及び第12図は、本発明の実施例IIであるマイクロ
プロセッサ機能を有する半導体集積回路装置に搭載され
た一括消去型EEPROMのメモリセルの構成を示す要部断面
図、 第13図及び第14図は、本発明の実施例IIIであるマイク
ロプロセッサ機能を有する半導体集積回路装置に搭載さ
れたFLOTOX型EEPROMのメモリセルの構成を示す要部断面
図である。 図中、13……FLOTOX型EEPROM、14……一括消去型EEPRO
M、M,MF……メモリセル、Qfm,Qm,Qfs,Qs……電界効果型
トランジスタ、20……半導体基板、21……ソース領域又
はドレイン領域、27……ドレイン領域、24……フローテ
ィングゲート電極,26……コントロールゲート電極であ
る。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/115 H01L 21/8247 H01L 29/788 H01L 29/792
Claims (4)
- 【請求項１】不揮発性記憶回路を搭載し、マイクロプロ
セッサ機能を有する半導体集積回路において、半導体基
板の主面の第１の領域にプログラム格納用の一括消去型
EEPROMを設け，半導体基板の主面の第２の領域にデータ
格納用のEEPROMを設け、上記プログラム格納用の一括消
去型EEPROMは、そのメモリセルが１つの電界効果型トラ
ンジスタで構成され、上記データ格納用のEEPROMは、そ
のメモリセルが情報蓄積用電界効果型トランジスタとセ
ル選択用電界効果型トランジスタの直列回路で構成され
ていることを特徴とする半導体集積回路装置。 - 【請求項２】前記プログラム格納用の一括消去型EEPROM
の記憶容量が、前記データ格納用のEEPROMの記憶容量の
少なくとも10倍以上であること特徴とする請求項１に記
載の半導体集積回路装置。 - 【請求項３】前記データ格納用のEEPROMが、FLOTOX型EE
PROMであることを特徴とする請求項1,2に記載の半導体
集積回路装置。 - 【請求項４】前記一括消去型EEPROMのメモリセルは、ソ
ース領域とドレイン領域との間のゲート長方向の一部の
領域にフローティングゲート電極を設けると共に、ゲー
ト長方向の他部の領域にセル選択ゲート電極を設けた電
界効果トランジスタで構成されていることを特徴とする
請求項１〜３に記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12132790A JP2954278B2 (ja) | 1990-05-14 | 1990-05-14 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12132790A JP2954278B2 (ja) | 1990-05-14 | 1990-05-14 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0423354A JPH0423354A (ja) | 1992-01-27 |
| JP2954278B2 true JP2954278B2 (ja) | 1999-09-27 |
Family
ID=14808510
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12132790A Expired - Lifetime JP2954278B2 (ja) | 1990-05-14 | 1990-05-14 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2954278B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2977023B2 (ja) * | 1996-09-30 | 1999-11-10 | 日本電気株式会社 | 不揮発性半導体記憶装置及びその製造方法 |
| US20070247918A1 (en) * | 2004-08-30 | 2007-10-25 | Renesas Technology Corp. | Semiconductor Integrated Circuit |
-
1990
- 1990-05-14 JP JP12132790A patent/JP2954278B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0423354A (ja) | 1992-01-27 |
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