JPH0837244A

JPH0837244A - 半導体記憶装置

Info

Publication number: JPH0837244A
Application number: JP6173845A
Authority: JP
Inventors: Kazuyoshi Shiba; 和佳志波
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1994-07-26
Filing date: 1994-07-26
Publication date: 1996-02-06

Abstract

(57)【要約】【目的】演算データ等及びプログラム等の格納に供さ
れる２種のメモリを搭載するシングルチップマイクロコ
ンピュータ等のチップ面積を縮小し、その高集積化及び
低コスト化を推進する。【構成】演算データ等及びプログラム等の格納に供さ
れる２種のメモリを搭載するシングルチップマイクロコ
ンピュータ等において、前者のメモリを、ソース領域Ｓ
に延長されたゲート突起の先端下部にトンネル領域ＴＮ
Ｚを有しかつ消去時におけるリーク電流が比較的小さな
いわゆる単一電源型メモリセルが格子状に配置されてな
る第１のメモリアレイを基本に構成し、後者のメモリ
を、通常の浮遊ゲート型セルからなり情報の書き換えに
際して消去電圧の外部供給を必要とするいわゆる二電源
型メモリセルが格子状に配置されてなる第２のメモリア
レイを基本に構成するとともに、第１及び第２のメモリ
アレイによって共通のメモリモジュールを構成し、直接
周辺回路を共有する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体記憶装置に関
し、例えば、シングルチップマイクロコンピュータ等に
搭載されるメモリモジュールに利用して特に有効な技術
に関する。

【０００２】

【従来の技術】ＦＡＭＯＳ（Ｆｌｏａｔｉｎｇｇａｔ
ｅＡｖａｌａｎｃｈｅｉｎｊｅｃｔｉｎＭｅｔａ
ｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）が格子
状に配置されてなるメモリアレイをその基本構成要素と
し、情報を紫外線により消去し電気的に書き込み可能な
ＥＰＲＯＭ（ＵＶＥｒａｓａｂｌｅａｎｄＰｒｏ
ｇｒａｍｍａｂｌｅＲｅａｄＯｎｌｙＭｅｍｏｒ
ｙ）がある。また、ＭＮＯＳ（ＭｅｔａｌＮｉｔｒｉ
ｄｅＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）が格
子状に配置されてなるメモリアレイをその基本構成要素
とし、情報を電気的に消去・書き込み可能なＥＥＰＲＯ
Ｍ（ＥｌｅｃｔｒｉｃａｌｌｙＥｒａｓａｂｌｅａ
ｎｄＰｒｏｇｒａｍｍａｂｌｅＲｅａｄＯｎｌｙ
Ｍｅｍｏｒｙ）がある。さらに、ＥＰＲＯＭと同様に
ＦＡＭＯＳが格子状に配置されてなるメモリアレイをそ
の基本構成要素とし、情報を所定のブロック単位で一括
消去可能なフラッシュメモリ（フラッシュメモリＥＰＲ
ＯＭ）がある。

【０００３】一方、同一チップ（半導体基板）上にＥＥ
ＰＲＯＭ及びフラッシュメモリからなる２種のメモリモ
ジュールを搭載したシングルチップマイクロコンピュー
タがある。このようなシングルチップマイクロコンピュ
ータにおいて、ＥＥＰＲＯＭからなるメモリモジュール
は、例えば比較的書き換え頻度の多い演算データ等の格
納に供され、フラッシュメモリからなるメモリモジュー
ルは、比較的書き換え頻度の少ないプログラム等の格納
に供される。

【０００４】同一チップ上にＥＥＰＲＯＭ及びフラッシ
ュメモリからなる２種のメモリモジュールを搭載したシ
ングルチップマイクロコンピュータについて、例えば、
１９９０年９月１８日付、米国特許第４，９５７，８７
７号に記載されている。

【０００５】

【発明が解決しようとする課題】上記に記載されるシン
グルチップマイクロコンピュータにおいて、ＥＥＰＲＯ
Ｍからなるメモリモジュールは、いわゆる１セル・２ト
ランジスタ型のメモリアレイを基本に構成され、情報の
書き込み及び消去は、ともにＦＮ（ＦｏｗｌｅｒＮｏｒ
ｄｈｅｉｍ：ファウラー・ノルトハイム）トンネル現象
による電子の注入又は引き抜きによって行われる。この
ため、セルサイズが大きくなり、メモリモジュールの大
容量化には適さないものの、情報の書き換えを電源電圧
ＶＣＣのみの単一電源でしかもバイト単位で行うことが
でき、オンボード書き換えに適する。一方、フラッシュ
メモリからなるメモリモジュールは、いわゆる１セル・
１トランジスタ型のメモリアレイを基本に構成され、情
報の書き込みは、ＥＰＲＯＭと同様にチャンネルからの
ホットエレクトロン注入によって行われ、その消去は、
ＥＥＰＲＯＭと同様にＦＮトンネル現象による電子の引
き抜きによって行われる。このため、情報の書き換え時
には、＋５Ｖの電源電圧ＶＣＣの他に例えば＋１２Ｖの
高電圧ＶＰＰを外部供給することが必要となり、書き換
えがチップ又はブロック単位で行われることもあいまっ
てオンボード書き換えに向かないが、セルサイズが小さ
く、メモリモジュールの大容量化には適する。

【０００６】しかし、そのさらなる高集積化・低コスト
化を図ろうとするとき、上記シングルチップマイクロコ
ンピュータには次のような問題点が生じることが本願発
明者等によって明らかとなった。すなわち、上記シング
ルチップマイクロコンピュータでは、前述のように、Ｅ
ＥＰＲＯＭからなるメモリモジュールが１セル・２トラ
ンジスタ型とされ、セルサイズが大きくなって、メモリ
モジュールとしての所要レイアウト面積が増大する。ま
た、そのセルピッチがワード線及びビット線の両方向に
おいてフラッシュメモリからなるメモリモジュールのセ
ルピッチとは異なるため、２種のメモリモジュールを一
体化することは困難である。これらの結果、相応してシ
ングルチップマイクロコンピュータのチップ面積が大き
くなり、その高集積化及び低コスト化が制限されるもの
である。

【０００７】この発明の目的は、それぞれ演算データ等
及びプログラム等の格納に供される２種のメモリを搭載
するシングルチップマイクロコンピュータ等のチップ面
積を縮小し、その高集積化及び低コスト化を推進するこ
とにある。

【０００８】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば次の
通りである。すなわち、演算データ等及びプログラム等
の格納に供される２種のメモリを搭載するシングルチッ
プマイクロコンピュータ等において、前者のメモリを、
ソース領域に延長されたゲート突起の先端下部にソース
及びゲート間のトンネル領域を有しかつ消去時における
リーク電流が比較的少ない単一電源型メモリセルが格子
状に配置されてなる第１のメモリアレイを基本に構成
し、後者のメモリを、通常の浮遊ゲート型セルからなり
情報の書き換えに際して消去電圧の外部供給を必要とす
る二電源型メモリセルが格子状に配置されてなる第２の
メモリアレイを基本に構成するとともに、第１及び第２
のメモリアレイによって共通のメモリモジュールを構成
し、直接周辺回路を共有する。

【００１０】

【作用】上記した手段によれば、第１のメモリアレイの
書き換えに必要な消去電圧を内蔵する昇圧回路によって
形成し、演算データ等を単一電源によりオンボード書き
換えできるとともに、メモリモジュールとしての所要レ
イアウト面積を大幅に削減することができる。この結
果、シングルチップマイクロコンピュータ等のチップ面
積を縮小し、その高集積化及び低コスト化を推進するこ
とができる。

【００１１】

【実施例】図１には、この発明が適用されたメモリモジ
ュールを含むシングルチップマイクロコンピュータの一
実施例の基板配置図が示されている。同図をもとに、ま
ずこの実施例のメモリモジュールが搭載されるシングル
チップマイクロコンピュータの構成及び基板配置の概要
について説明する。なお、基板配置に関する以下の説明
では、図１の位置関係をもって半導体基板面上での上下
左右を表す。

【００１２】図１において、この実施例のシングルチッ
プマイクロコンピュータは、Ｐ型単結晶シリコンを基体
とする１個の半導体基板ＰＳＵＢ上に形成され、この半
導体基板ＰＳＵＢの右上部に配置されたストアドプログ
ラム方式の中央処理ユニットＣＰＵをその基本構成要素
とする。中央処理ユニットＣＰＵには、図示されない内
部バスを介して、この発明が適用されたメモリモジュー
ルＭＥＭと、割り込みコントローラＩＮＴＣ，タイマー
回路ＴＩＭ，アナログ／ディジタル変換回路Ａ／Ｃ及び
入出力コントローラＩＯＣとが結合される。このうち、
メモリモジュールＭＥＭ及び割り込みコントローラＩＮ
ＴＣは、中央処理ユニットＣＰＵの左側に配置され、タ
イマー回路ＴＩＭ，アナログ／ディジタル変換回路Ａ／
Ｃ及び入出力コントローラＩＯＣは、中央処理ユニット
ＣＰＵ及び割り込みコントローラＩＮＴＣの下部に配置
される。以上の回路の外側には、半導体基板ＰＳＵＢの
四辺に沿って４個の入出力ポートＰ１〜Ｐ４が配置され
る。

【００１３】この実施例において、メモリモジュールＭ
ＥＭは、いわゆる単一電源型メモリセル（第１のメモリ
セル）Ｍ１からなるメモリアレイＡＲＹ１（第１のメモ
リアレイ）と、いわゆる二電源型メモリセル（第２のメ
モリセル）Ｍ２からなるメモリアレイＡＲＹ２（第２の
メモリアレイ）とを含む。このうち、メモリアレイＡＲ
Ｙ１は、比較的書き換え頻度の多い演算データ等の格納
に供され、メモリアレイＡＲＹ２は、比較的書き換え頻
度の少ないプログラム等の格納に供される。なお、単一
電源型メモリセルＭ１及び二電源型メモリセルＭ２なら
びにメモリモジュールＭＥＭの具体的構成等について
は、後で詳細に説明する。

【００１４】ここで、中央処理装置ＣＰＵは、メモリモ
ジュールＭＥＭのメモリアレイＡＲＹ２に格納されるユ
ーザプログラムに従ってステップ制御され、所定の演算
処理を実行するとともに、マイクロコンピュータの各部
を統括・制御する。また、割り込みコントローラＩＮＴ
Ｃは、各部の割り込み要求を所定の優先順位をもって受
理し、中央処理ユニットＣＰＵに伝達する。さらに、タ
イマー回路ＴＩＭは、図示されないクロック発生回路か
ら供給されるクロック信号に従って時間計時を行い、中
央処理ユニットＣＰＵの時間管理に供する。一方、アナ
ログ／ディジタル変換回路Ａ／Ｃは、外部の各種センサ
等から入力されるアナログ入力信号を所定ビットのディ
ジタル信号に変換し、入出力コントローラＩＯＣは、外
部に結合される各種入出力装置に対するデータ授受を統
括・制御する。

【００１５】図２には、図１のシングルチップマイクロ
コンピュータに搭載されるメモリモジュールＭＥＭの第
１の実施例のブロック図が示されている。また、図３に
は、図２のメモリモジュールＭＥＭに含まれるメモリア
レイＭＡＲＹの一実施例の回路図が示されている。これ
らの図をもとに、この発明が適用されたメモリモジュー
ルＭＥＭの構成及び動作の概要について説明する。

【００１６】図２において、この実施例のメモリモジュ
ールＭＥＭは、所要レイアウト面積の大半を占めて配置
されるメモリアレイＭＡＲＹをその基本構成要素とし、
メモリアレイＭＡＲＹは、２個のメモリアレイつまり単
一電源型メモリアレイＡＲＹ１及び二電源型メモリアレ
イＡＲＹ２と、これらのメモリアレイの間に配置される
スイッチ回路ＳＷとを含む。このうち、メモリアレイＡ
ＲＹ１は、図３に示されるように、図の水平方向に配置
されるｐ＋１本のワード線Ｗ１０〜Ｗ１ｐと、垂直方向
に配置されるｒ＋１本のビット線Ｂ１０〜Ｂ１ｒならび
にこれらのワード線及びビット線の交点に格子状に配置
される（ｐ＋１）×（ｒ＋１）個の単一電源型メモリセ
ルＭ１とを含む。また、メモリアレイＡＲＹ２は、水平
方向に配置されるｑ＋１本のワード線Ｗ２０〜Ｗ２ｑ
と、垂直方向に配置されるｒ＋１本のビット線Ｂ２０〜
Ｂ２ｒならびにこれらのワード線及びビット線の交点に
格子状に配置される（ｑ＋１）×（ｒ＋１）個の二電源
型メモリセルＭ２とを含む。さらに、スイッチ回路ＳＷ
は、メモリアレイＡＲＹ１を構成するビット線Ｂ１０〜
Ｂ１ｒとメモリアレイＡＲＹ２を構成するビット線Ｂ１
０〜Ｂ１ｒとの間にそれぞれ設けられるｒ＋１個のＮチ
ャンネルＭＯＳＦＥＴ（金属酸化物半導体型電界効果ト
ランジスタ。この明細書では、ＭＯＳＦＥＴをして絶縁
ゲート型電界効果トランジスタの総称とする）Ｎ０〜Ｎ
ｒを含む。

【００１７】この実施例において、単一電源型メモリセ
ルＭ１は、後述するように、通常のフラッシュメモリを
構成する浮遊ゲート型メモリセルを基本とするが、その
トンネル領域は、コントロールゲート及び浮遊ゲートが
ソース領域まで延長されてなるゲート突起の先端下部に
設けられる。したがって、そのセルサイズは、通常のＦ
ＡＭＯＳよりは大きいものの、ＥＥＰＲＯＭに用いられ
る１セル・２トランジスタ型のメモリセルよりは小さ
く、高集積化に適する。また、情報消去時におけるリー
ク電流が比較的小さく、ソースに印加すべき消去電圧の
電流供給能力が比較的小さくて済むため、消去電圧に
は、メモリモジュールＭＥＭに内蔵される昇圧回路ＶＢ
により電源電圧ＶＣＣ（第１の電源電圧）をもとに形成
される昇圧電圧ＶＣＢが用いられる。この結果、演算デ
ータ等の格納に供されるメモリアレイＡＲＹ１のオンボ
ード書き換えを実現しつつ、その高集積化を図ることが
できるものとなる。なお、電源電圧ＶＣＣは、＋５Ｖの
ような正電位とされ、昇圧電圧ＶＣＢは、＋１２Ｖのよ
うな比較的絶対値の大きな正電位とされる。

【００１８】一方、メモリアレイＡＲＹ２を構成する二
電源型メモリセルＭ２は、通常のフラッシュメモリを構
成する浮遊ゲート型メモリセルからなり、その情報消去
時におけるリーク電流が比較的大きいために、ソースに
印加すべき消去電圧は比較的大きな電流供給能力を持つ
ことが必要となる。したがって、メモリアレイＡＲＹ２
の消去動作には、外部端子ＶＰＰを介して入力される高
電圧ＶＰＰが消去電圧として用いられ、電源電圧ＶＣＣ
を含む二電源が必要となる。このため、オンボード書き
換えには適さないが、セルサイズが小さく、メモリアレ
イＡＲＹ１に比較してさらなるメモリアレイＡＲＹ２の
高集積化を図ることができる。

【００１９】なお、単一電源型メモリセルＭ１は、後述
するように、ワード線方向において二電源型メモリセル
Ｍ２と同一のセルピッチとされ、メモリアレイＡＲＹ１
及びＡＲＹ２は、共通のメモリモジュールＭＥＭを構成
し、ＹスイッチＹＳやＸアドレスデコーダＸＤを含む直
接周辺回路を共有する。以上の結果、このメモリモジュ
ールＭＥＭでは、オンボード書き換えを実現しつつその
所要レイアウト面積を削減することができ、これによっ
てシングルチップマイクロコンピュータの高集積化及び
低コスト化を推進することができるものとなる。

【００２０】メモリアレイＡＲＹ１の同一の行に配置さ
れたｒ＋１個の単一電源型メモリセルＭ１のコントロー
ルゲートは、対応するワード線Ｗ１０〜Ｗ１ｐにそれぞ
れ共通結合され、同一の列に配置されたｐ＋１個の単一
電源型メモリセルＭ１のドレインは、対応するビット線
Ｂ１０〜Ｂ１ｒにそれぞれ共通結合される。また、メモ
リアレイＡＲＹ１の隣接する行に配置された２（ｒ＋
１）個の単一電源型メモリセルＭ１のソースは、対応す
るソース線Ｓ１０〜Ｓ１ｐ−１にそれぞれ共通結合され
る。同様に、メモリアレイＡＲＹ２の同一の行に配置さ
れたｒ＋１個の二電源型メモリセルＭ２のコントロール
ゲートは、対応するワード線Ｗ２０〜Ｗ２ｑにそれぞれ
共通結合され、同一の列に配置されたｑ＋１個の二電源
型メモリセルＭ２のドレインは、対応するビット線Ｂ２
０〜Ｂ２ｒにそれぞれ共通結合される。また、メモリア
レイＡＲＹ２の隣接する行に配置された２（ｒ＋１）個
の二電源型メモリセルＭ２のソースは、対応するソース
線Ｓ２０〜Ｓ２ｑ−１にそれぞれ共通結合される。さら
に、スイッチ回路ＳＷを構成するｒ＋１個のＭＯＳＦＥ
ＴＮ０〜Ｎｒのゲートは、スイッチ制御線ＳＣに共通結
合され、タイミング発生回路ＴＧから内部制御信号ＳＣ
が共通に供給される。

【００２１】メモリアレイＡＲＹ１を構成するワード線
Ｗ１０〜Ｗ１ｐは、その左方においてＸアドレスデコー
ダＸＤに結合され、ソース線Ｓ１０〜Ｓ１ｐ−１は、そ
の右方においてソーススイッチＳＳに結合される。同様
に、メモリアレイＡＲＹ２を構成するワード線Ｗ２０〜
Ｗ２ｑは、その左方において上記ＸアドレスデコーダＸ
Ｄに結合され、ソース線Ｓ２０〜Ｓ２ｑ−１は、その右
方において上記ソーススイッチＳＳに結合される。Ｘア
ドレスデコーダＸＤ及びソーススイッチＳＳには、Ｘア
ドレスバッファＸＢからｉ＋１ビットの内部アドレス信
号Ｘ０〜Ｘｉが供給され、昇圧回路ＶＢから所定の昇圧
電圧ＶＣＢが供給される。また、ＸアドレスバッファＸ
Ｂには、アドレス入力端子ＡＸ０〜ＡＸｉを介してＸア
ドレス信号ＡＸ０〜ＡＸｉが供給され、ソーススイッチ
ＳＳには、さらに外部端子ＶＰＰを介して所定の高電圧
ＶＰＰが供給される。なお、高電圧ＶＰＰは、昇圧電圧
ＶＣＢと同様、＋１２Ｖのような比較的絶対値の大きな
正電位とされる。

【００２２】ＸアドレスバッファＸＢは、アドレス入力
端子ＡＸ０〜ＡＸｉを介して供給されるＸアドレス信号
ＡＸ０〜ＡＸｉを取り込み、保持するとともに、これら
のＸアドレス信号をもとに内部アドレス信号Ｘ０〜Ｘｉ
を形成して、ＸアドレスデコーダＸＤ及びソーススイッ
チＳＳに供給する。

【００２３】一方、ＸアドレスデコーダＸＤは、Ｘアド
レスバッファＸＢから供給される内部アドレス信号Ｘ０
〜Ｘｉをデコードして、メモリアレイＡＲＹ１又はＡＲ
Ｙ２の対応するワード線Ｗ１０〜Ｗ１ｐならびにＷ２０
〜Ｗ２ｑを選択的に所定の選択又は非選択レベルとす
る。また、ソーススイッチＳＳは、Ｘアドレスバッファ
ＸＢから供給される内部アドレス信号Ｘ０〜Ｘｉをデコ
ードして、メモリアレイＡＲＹ１又はＡＲＹ２の対応す
るソース線Ｓ１０〜Ｓ１ｐ−１ならびにＳ２０〜Ｓ２ｑ
−１を選択的に所定の選択又は非選択レベルとする。

【００２４】この実施例において、メモリアレイＡＲＹ
１及びＡＲＹ２を構成するワード線Ｗ１０〜Ｗ１ｐなら
びにＷ２０〜Ｗ２ｑの書き込み時における選択レベル
は、ともに昇圧電圧ＶＣＢつまり＋１２Ｖのような電位
Ｖｇとされ、その書き込み時における非選択レベルは、
接地電位ＶＳＳつまり０Ｖとされる。また、メモリアレ
イＡＲＹ１を構成するソース線Ｓ１０〜Ｓ１ｐ−１の消
去時における選択レベルは、昇圧電圧ＶＣＢつまり＋１
２Ｖのような電位Ｖｓ１とされ、メモリアレイＡＲＹ２
を構成するソース線Ｓ２０〜Ｓ２ｑ−１の消去時におけ
る選択レベルは、高電圧ＶＰＰつまり＋１２Ｖのような
電位Ｖｓ２とされる。これらのワード線Ｗ１０〜Ｗ１ｐ
ならびにＷ２０〜Ｗ２ｑの消去時における非選択レベル
は、接地電位ＶＳＳとされる。なお、昇圧電圧ＶＣＢ
は、昇圧回路ＶＢにより電源電圧ＶＣＣを昇圧すること
によって形成され、その電流供給能力は比較的小さなも
のとされる。また、高電圧ＶＰＰは、外部端子ＶＰＰを
介して供給され、その電流供給能力は比較的大きなもの
とされる。消去時におけるソース線Ｓ１０〜Ｓ１ｐ−１
の選択レベルつまり電位Ｖｓ１とソース線Ｓ２０〜Ｓ２
ｑ−１の選択レベルつまり電位Ｖｓ２は、いわゆる消去
電圧となる。

【００２５】次に、メモリアレイＡＲＹ１を構成するビ
ット線Ｂ１０〜Ｂ１ｒは、その下方において、スイッチ
回路ＳＷの対応するＭＯＳＦＥＴＮ０〜Ｎｒを介してメ
モリアレイＡＲＹ２の対応するビット線Ｂ２０〜Ｂ２ｒ
に結合される。また、その上方において、ビット線Ｂ０
〜ＢｒとなってＹスイッチＹＳに結合され、さらにこの
ＹスイッチＹＳを介して８本ずつ選択的に共通データ線
ＣＤ０〜ＣＤ７に接続される。ＹスイッチＹＳには、Ｙ
アドレスデコーダＹＤから所定ビットのビット線選択信
号が供給される。また、ＹアドレスデコーダＹＤには、
ＹアドレスバッファＹＢからｊ＋１ビットの内部アドレ
ス信号Ｙ０〜Ｙｊが供給され、ＹアドレスバッファＹＢ
には、アドレス入力端子ＡＹ０〜ＡＹｊを介してＹアド
レス信号ＡＹ０〜ＡＹｊが供給される。スイッチ回路Ｓ
ＷのＭＯＳＦＥＴＮ０〜Ｎｒのゲートには、前述のよう
に、内部制御信号ＳＣが共通に供給される。

【００２６】ＹアドレスバッファＹＢは、アドレス入力
端子ＡＹ０〜ＡＹｊを介して供給されるＹアドレス信号
ＡＹ０〜ＡＹｊを取り込み、保持するとともに、これら
のＹアドレス信号をもとに内部アドレス信号Ｙ０〜Ｙｊ
を形成して、ＹアドレスデコーダＹＤに供給する。ま
た、ＹアドレスデコーダＹＤは、ＹアドレスバッファＹ
Ｂから供給される内部アドレス信号Ｙ０〜Ｙｊをデコー
ドして、対応するビット線選択信号を択一的にハイレベ
ルの選択状態とする。

【００２７】一方、ＹスイッチＹＳは、メモリアレイＡ
ＲＹ１及びＡＲＹ２のビット線Ｂ１０〜Ｂ１ｒならびに
Ｂ２０〜Ｂ２ｒつまりＢ０〜Ｂｒと共通データ線ＣＤ０
〜ＣＤ７との間に設けられるｒ＋１個のスイッチＭＯＳ
ＦＥＴを含む。これらのスイッチＭＯＳＦＥＴのゲート
は、順次８個ずつ共通結合され、ＹアドレスデコーダＹ
Ｄから対応するビット線選択信号が供給される。これに
より、ＹスイッチＹＳを構成するスイッチＭＯＳＦＥＴ
は、対応するビット線選択信号がハイレベルとされるこ
とで８個ずつ選択的にオン状態とされ、ビット線Ｂ０〜
Ｂｒの対応する８本と共通データ線ＣＤ０〜ＣＤ７を選
択的に接続状態とする。

【００２８】ところで、スイッチ回路ＳＷのＭＯＳＦＥ
ＴＮ０〜Ｎｒのゲートに供給される内部制御信号ＳＣ
は、メモリアレイＡＲＹ１及びＡＲＹ２に対する読み出
し動作が行われるとき、電源電圧ＶＣＣつまり＋５Ｖと
される。また、メモリアレイＡＲＹ２に対する書き換え
動作が行われるとき、高電圧ＶＰＰつまり＋１２Ｖとさ
れ、メモリアレイＡＲＹ１に対する書き換え動作が行わ
れるとき接地電位ＶＳＳつまり０Ｖとされる。したがっ
て、スイッチ回路ＳＷを構成するＭＯＳＦＥＴＮ０〜Ｎ
ｒは、メモリアレイＡＲＹ１に対する書き換え動作が行
われるとき選択的にオフ状態となり、これによってメモ
リアレイＡＲＹ１の書き換え動作にともなうメモリアレ
イＡＲＹ２の誤書き込みを防止することができる。

【００２９】共通データ線ＣＤ０〜ＣＤ７は、リードラ
イト回路ＲＷの対応する単位回路に結合される。リード
ライト回路ＲＷは、共通データ線ＣＤ０〜ＣＤ７に対応
して設けられる８個の単位回路を含み、これらの単位回
路のそれぞれは、ライトアンプ及びリードアンプを含
む。このうち、各ライトアンプの入力端子は、対応する
データ入出力端子Ｄ０〜Ｄ７に結合され、その出力端子
は、対応する共通データ線ＣＤ０〜ＣＤ７に結合され
る。また、各リードアンプの入力端子は、対応する共通
データ線ＣＤ０〜ＣＤ７に結合され、その出力端子は、
対応するデータ入出力端子Ｄ０〜Ｄ７に結合される。リ
ードライト回路ＲＷの各ライトアンプには、タイミング
発生回路ＴＧから内部制御信号ＷＣが共通に供給され
る。

【００３０】リードライト回路ＲＷの各ライトアンプ
は、内部制御信号ＷＣのハイレベルを受けて選択的に動
作状態とされ、対応するデータ入出力端子Ｄ０〜Ｄ７を
介して供給される書き込みデータをもとに所定の書き込
み信号を形成し、対応する共通データ線ＣＤ０〜ＣＤ７
を介してメモリアレイＡＲＹ１又はＡＲＹ２の選択され
た８個のメモリセルに書き込む。なお、ライトアンプか
ら出力される書き込み信号のレベルは、対応する書き込
みデータが論理“０”とされるとき選択的に電源電圧Ｖ
ＣＣつまり＋５Ｖのような電位Ｖｄとされ、対応する書
き込みデータが論理“１”とされるとき接地電位ＧＮＤ
つまり０Ｖとされる。

【００３１】一方、リードライト回路ＲＷの各リードア
ンプは、メモリアレイＡＲＹ１又はＡＲＹ２の選択され
た８個のメモリセルから対応する共通データ線ＣＤ０〜
ＣＤ７を介して電流信号として出力される読み出し信号
を電圧信号に変換した後、増幅し、対応するデータ入出
力端子Ｄ０〜Ｄ７を介して出力する。

【００３２】タイミング発生回路ＴＧは、マイクロコン
ピュータの図示されない前段回路から起動制御信号とし
て供給されるメモリイネーブル信号ＭＥＢ，ライトイネ
ーブル信号ＷＥＢ及び出力イネーブル信号ＯＥＢをもと
に各種の内部制御信号を選択的に形成し、メモリモジュ
ールＭＥＭの各部に供給する。

【００３３】図４には、図３のメモリアレイＡＲＹ１を
構成する単一電源型メモリセルＭ１の一実施例の平面図
が示されている。また、図５，図６及び図７には、図４
の単一電源型メモリセルＭ１の一実施例のＡ−Ａ’断面
構造図，Ｂ−Ｂ’断面構造図及びＣ−Ｃ’断面構造図が
それぞれ示され、図８及び図９には、その書き込み方法
及び消去方法を説明するための一実施例の接続図がそれ
ぞれ示されている。一方、図１１には、図３のメモリア
レイＡＲＹ２を構成する二電源型メモリセルＭ２の一実
施例の平面図が示されている。また、図１２及び図１３
には、図１１の二電源型メモリセルＭ２の一実施例のＤ
−Ｄ’断面構造図及びＥ−Ｅ’断面構造図がそれぞれ示
され、図１４及び図１５には、その書き込み方法及び消
去方法を説明するための一実施例の接続図がそれぞれ示
されている。これらの図により、メモリモジュールＭＥ
ＭのメモリアレイＡＲＹ１及びＡＲＹ２を構成する単一
電源型メモリセルＭ１及び二電源型メモリセルＭ２の具
体的なデバイス構造と書き込み及び消去動作ならびにそ
の特徴について説明する。

【００３４】図４において、メモリモジュールＭＥＭの
メモリアレイＡＲＹ１を構成する単一電源型メモリセル
Ｍ１は、通常のフラッシュメモリを構成する浮遊ゲート
型メモリセルを基本に形成され、図５〜図７から明らか
なように、Ｐ型の半導体基板ＰＳＵＢに形成されたＮ型
拡散層ＮＤつまりＮ型拡散層ＮＤ１及びＮＤ２をそのソ
ース領域Ｓ及びドレイン領域Ｄとする。このうち、Ｎ型
拡散層ＮＤ２とＰ型半導体基板ＰＳＵＢとの間には、高
濃度のＰ型半導体領域Ｐ⁺が形成され、いわゆるＰポケ
ット構造とされる。また、Ｎ型拡散層ＮＤ１及びＮＤ２
の間つまりチャンネル領域の上層には、ＳｉＯ₂つまり
酸化シリコンからなる厚さ３０ｎｍ（ナノメートル）程
度の比較的厚い絶縁膜ＩＳ２をはさんで、ＰｏｌｙＳｉ
つまりポリシリコンからなる浮遊ゲートＦＧが形成さ
れ、浮遊ゲートＦＧの上層には、さらに充分な厚みをも
つ絶縁膜ＩＳ１をはさんで、例えばワード線Ｗ１０とな
るコントロールゲートＣＧがポリシリコンによって形成
される。Ｎ型拡散層ＮＤ１及びＮＤ２の外側には、酸化
シリコンからなるフィールド絶縁膜ＦＩ１〜ＦＩ４が形
成される。各単一電源型メモリセルＭ１のドレイン領域
ＤとなるＮ型拡散層ＮＤ２は、対応するコンタクトＣＯ
ＮＴを介して、その上層にアルミニウム配線層によって
形成されるビット線Ｂ１０〜Ｂ１ｒに結合される。

【００３５】この実施例において、浮遊ゲートＦＧ及び
コントロールゲートＣＧは、比較的細い幅をもってソー
ス領域ＳとなるＮ型拡散層ＮＤ１上に延長され、いわゆ
るゲート突起を形成する。また、絶縁膜ＩＳ２は、ゲー
ト突起の先端下部において１０ｎｍ程度の薄いトンネル
酸化膜ＴＮＯとされ、ソース及び浮遊ゲート間のトンネ
ル領域ＴＮＺを形成する。周知のように、単一電源型メ
モリセルＭ１のソース領域ＳとなるＮ型拡散層ＮＤ１
は、浮遊ゲートＦＧ及びコントロールゲートＣＧをフォ
トマスクの一部として形成される。このため、ゲート突
起の先端下部におけるＮ型拡散層ＮＤ１は、図７に示さ
れるように、ゲート突起をはさんで分断され、Ｎ型拡散
層ＮＤ１Ｌ及びＮＤ１Ｒとなる。単一電源型メモリセル
Ｍ１の消去時、そのソース領域Ｓには＋１２Ｖの昇圧電
圧ＶＣＢが印加され、Ｎ型拡散層ＮＤ１ＬとＮＤ１Ｒの
間隔は狭いため、これらのＮ型拡散層ＮＤ１Ｌ及びＮＤ
ＩＲ間の空乏層はつながり、基板表面のＰＮ⁺接合部の
横方向電界が弱まってｂａｎｄ−ｔｏ−ｂａｎｄトンネ
リングによるリーク電流が小さくなり、これによって昇
圧電圧ＶＣＢに要求される電流供給能力が小さなものと
なる。なお、単一電源型メモリセルＭ１は、ワード線方
向において二電源型メモリセルＭ２と同一セルピッチと
されるため、メモリアレイＡＲＹ１及びＡＲＹ２は、Ｙ
スイッチＹＳ及びＹアドレスデコーダＹＤ等の列選択回
路を共有することができる。

【００３６】ところで、単一電源型メモリセルＭ１の書
き込み動作は、前述のように、そのコントロールゲート
ＣＧつまり例えばワード線Ｗ１０に昇圧電圧ＶＣＢのよ
うな電位Ｖｇを印加し、そのドレイン領域Ｄつまり例え
ばビット線Ｂ０に電源電圧ＶＣＣのような電位Ｖｄを印
加することによって行われる。このとき、単一電源型メ
モリセルＭ１のソース領域ＳとなるＮ型拡散層ＮＤ１と
ドレイン領域ＤとなるＮ型拡散層ＮＤ２との間には、図
８に示されるように、チャンネルＣＨが形成され、ソー
ス領域Ｓから流れ出した電子はドレイン近傍の高電界に
よって加速される。そして、その際、エネルギーを失う
ような衝突を経験しなかった幸運な電子が浮遊ゲートＦ
Ｇに注入され、いわゆるチャンネルホットエレクトロン
注入による書き込みが実現される。浮遊ゲートＦＧに対
するチャンネルホットエレクトロン注入が行われたと
き、単一電源型メモリセルＭ１は、そのしきい値電圧が
比較的大きな値となり、論理“０”の情報を保持するも
のとなる。

【００３７】一方、単一電源型メモリセルＭ１の消去動
作は、そのコントロールゲートＣＧつまり例えばワード
線Ｗ１０を接地電位ＶＳＳとし、そのソース領域Ｓつま
り例えばソース線Ｓ１０に昇圧電圧ＶＣＢのような消去
電圧Ｖｓ１を印加することによって行われる。このと
き、単一電源型メモリセルＭ１のゲート突起下部のトン
ネル領域ＴＮＺでは、ＦＮトンネル現象が生じ、これに
よってそれまで浮遊ゲートＦＧに蓄積されていた電子が
ソース領域ＳとなるＮ型拡散層ＮＤ１へと引き抜かれ
る。ＦＮトンネル現象によるＮ型拡散層ＮＤ１への電子
の引き抜きが行われたとき、単一電源型メモリセルＭ１
は、そのしきい値電圧が比較的小さな値となり、論理
“１”の情報を保持するものとなる。

【００３８】この実施例において、半導体基板ＰＳＵＢ
と単一電源型メモリセルＭ１のソース領域ＳつまりＮ型
拡散層ＮＤ１との間のＰＮ接合部における絶縁膜ＩＳ２
の厚みは、前述のように、３０ｎｍ程度の大きなものと
され、このＰＮ接合部を介して消去時に流されるリーク
電流は比較的小さな値となる。また、ゲート突起の先端
下部では、ソース領域ＳとなるＮ型拡散層ＮＤ１がＮ型
拡散層ＮＤ１Ｌ及びＮＤ１Ｒに分断されるが、これらの
Ｎ拡散層間が充分にせまいために消去時には比較的深い
空乏層が形成され、各Ｎ型拡散層と半導体基板ＰＳＵＢ
との間のＰＮ接合部におけるリーク電流も比較的小さな
値となる。この結果、消去電圧として単一電源型メモリ
セルＭ２のソース領域Ｓに印加される昇圧電圧ＶＣＢの
電流供給能力が小さくて済み、マイクロコンピュータ内
蔵の昇圧回路ＶＢにより形成しうるものとなって、オン
ボード書き換えを実現できるものとなる。

【００３９】次に、メモリモジュールＭＥＭのメモリア
レイＡＲＹ２を構成する単一電源型メモリセルＭ２は、
通常のフラッシュメモリを構成する浮遊ゲート型メモリ
セルからなり、図１０〜図１２に示されるように、半導
体基板ＰＳＵＢに形成されたＮ型拡散層ＮＤつまりＮＤ
３及びＮＤ４をそのソース領域Ｓ及びドレイン領域Ｄと
する。このうち、ドレイン領域ＤとなるＮ型拡散層ＮＤ
４と半導体基板ＰＳＵＢとの間には、高濃度のＰ型半導
体領域Ｐ⁺が形成され、いわゆるＰポケット構造とされ
る。また、Ｎ型拡散層ＮＤ３及びＮＤ４の中間つまりチ
ャンネル領域の上層には、酸化シリコンからなる厚さ１
０ｎｍ程度の比較的薄い絶縁膜ＩＳ４つまりトンネル酸
化膜ＴＮＯをはさんで、ポリシリコンからなる浮遊ゲー
トＦＧが形成され、この浮遊ゲートＦＧの上層には、さ
らに充分な厚みのある絶縁膜ＩＳ３をはさんで、例えば
ワード線Ｗ２０となるコントロールゲートＣＧがポリシ
リコンによって形成される。Ｎ型拡散層ＮＤ３及びＮＤ
４の外側には、酸化シリコンからなるフィールド絶縁膜
ＦＩ５及びＦＩ６が形成される。また、各二電源型メモ
リセルＭ２のドレイン領域ＤとなるＮ型拡散層ＮＤ４
は、対応するコンタクトＣＯＮＴを介して、その上層に
アルミニウム配線層によって形成されるビット線Ｂ２０
〜Ｂ２ｒにそれぞれ結合される。

【００４０】ところで、二電源型メモリセルＭ２の書き
込み動作は、前述のように、コントロールゲートＣＧつ
まり例えばワード線Ｗ２０に昇圧電圧ＶＣＢのような電
位Ｖｇを印加し、ドレイン領域Ｄつまり例えばビット線
Ｂ０に電源電圧ＶＣＣのような電位Ｖｄを印加すること
によって行われる。このとき、二電源型メモリセルＭ２
のソース領域ＳとなるＮ型拡散層ＮＤ３とドレイン領域
ＤとなるＮ型拡散層ＮＤ４との間には、図１３に示され
るように、チャンネルＣＨが形成され、このチャンネル
を介したホットエレクトロン注入によって二電源型メモ
リセルＭ２に対する書き込みが行われる。浮遊ゲートＦ
Ｇへのチャンネルホットエレクトロン注入が行われたと
き、二電源型メモリセルＭ２は、そのしきい値電圧が比
較的大きな値となり、論理“０”の情報を保持するもの
となる。

【００４１】一方、二電源型メモリセルＭ２の消去動作
は、そのコントロールゲートＣＧつまり例えばワード線
Ｗ２０を接地電位ＶＳＳとし、そのソース領域Ｓつまり
例えばソース線Ｓ２０に高電圧ＶＰＰのような消去電圧
Ｖｓ２を印加することによって行われる。このとき、二
電源型メモリセルＭ２の浮遊ゲートＦＧとソース領域Ｓ
となるＮ型拡散層ＮＤ３との間にはＦＮトンネル現象が
生じ、これによってそれまで浮遊ゲートＦＧに蓄積され
ていた電子がソース領域ＳつまりＮ型拡散層ＮＤ３へと
引き抜かれる。ＦＮトンネル現象によるＮ型拡散層ＮＤ
１への電子の引き抜きが行われたとき、二電源型メモリ
セルＭ２は、そのしきい値電圧が比較的小さな値とな
り、論理“１”の情報を保持するものとなる。

【００４２】この実施例において、浮遊ゲートＦＧの下
層に設けられる絶縁膜ＩＳ４は、その全体がトンネル酸
化膜ＴＮＯとされ、半導体基板ＰＳＵＢと二電源型メモ
リセルＭ２のソース領域ＳつまりＮ型拡散層ＮＤ３との
間のＰＮ接合部における絶縁膜ＩＳ４の厚みは、１０ｎ
ｍ程度の小さなものとされる。このため、このＰＮ接合
部を介して消去時に流されるリーク電流は比較的大きな
値となり、消去電圧としてソース領域Ｓに印加される高
電圧ＶＰＰに要求される電流供給能力も比較的大きくな
る。したがって、高電圧ＶＰＰは、比較的大きな電流供
給能力を有する外部の電源装置から外部端子ＶＰＰを介
して直接供給される。

【００４３】なお、単一電源型メモリセルＭ１及び二電
源型メモリセルＭ２の読み出し動作は、コントロールゲ
ートＣＧに電源電圧ＶＣＣのような電位Ｖｇを印加し、
ドレイン領域Ｄに＋１Ｖ程度の比較的絶対値の小さな正
電位を印加することによって行われる。単一電源型メモ
リセルＭ１又は二電源型メモリセルＭ２が消去状態つま
り論理“１”の情報を保持する状態にありそのしきい値
電圧が比較的小さな値とされるとき、ドレイン・ソース
間には比較的大きな読み出し電流が得られる。また、単
一電源型メモリセルＭ１又は二電源型メモリセルＭ２が
書き込み状態つまり論理“０”の情報を保持する状態に
ありそのしきい値電圧が比較的大きな値とされるとき、
ドレイン・ソース間には比較的小さな読み出し電流しか
得られない。これらの読み出し電流は、前述のように、
対応するビット線から共通データ線ＣＤ０〜ＣＤ７を介
してリードライト回路ＲＷの対応するリードアンプに伝
達され、電圧信号に変換された後、保持情報のレベル判
定に供される。

【００４４】図１５には、図３のメモリアレイＭＡＲＹ
つまりメモリアレイＡＲＹ１及びＡＲＹ２に含まれる単
一電源型メモリセルＭ１及び二電源型メモリセルＭ２の
一実施例のプロセスフロー図が示されている。同図をも
とに、単一電源型メモリセルＭ１及び二電源型メモリセ
ルＭ２の製造工程の概要を説明する。

【００４５】図１５において、Ｐ型半導体基板ＰＳＵＢ
の表面には、まず熱酸化等によって単一電源型メモリセ
ルＭ１及び二電源型メモリセルＭ２の絶縁膜ＩＳ２又は
ＩＦ４となる酸化シリコン層が形成される。このうち、
絶縁膜ＩＳ２は、ゲート突起の先端下部にあたる部分が
部分的に薄くされてトンネル酸化膜ＴＮＯとなり、絶縁
膜ＩＳ４は、その全体が薄くされてトンネル酸化膜ＴＮ
Ｏとなる。

【００４６】絶縁膜ＩＳ２及びＩＳ４の上層には、ポリ
シリコンからなる浮遊ゲートＦＧが形成され、これらの
浮遊ゲートＦＧの上層には、さらに比較的厚みのある絶
縁膜ＩＳ１又はＩＳ３を隔てて、ポリシリコンからなる
コントロールゲートＣＧが形成される。このとき、単一
電源型メモリセルＭ１の浮遊ゲートＦＧ及びコントロー
ルゲートＣＧは、比較的小さな幅をもってそのソース領
域となる部分まで延長され、ゲート突起となるが、二電
源型メモリセルＭ２の浮遊ゲートＦＧ及びコントロール
ゲートＣＧにはこのようなゲート突起が設けられない。

【００４７】次に、浮遊ゲートＦＧ及びコントロールゲ
ートＣＧをフォトマスクの一部とする不純物のイオン注
入が施され、Ｐポケット構造を実現するための高濃度の
Ｐ型半導体領域Ｐ⁺が形成された後、単一電源型メモリ
セルＭ１及び二電源型メモリセルＭ２のソース領域Ｓ又
はドレイン領域ＤとなるＮ型拡散層ＮＤ１〜ＮＤ４つま
り高濃度のＮ型半導体領域Ｎ⁺が形成される。このと
き、単一電源型メモリセルＭ１のゲート突起先端下部に
おけるＮ型拡散層ＮＤ１は、前述のように、ゲート突起
をはさんでＮ型拡散層ＮＤ１Ｌ及びＮＤ１Ｒに分断され
る。

【００４８】このように、この実施例のメモリモジュー
ルＭＥＭは、用途の異なる２種のメモリアレイＡＲＹ１
及びＡＲＹ２を備えるが、これらのメモリアレイを構成
する単一電源型メモリセルＭ１及び二電源型メモリセル
Ｍ２は、ともに通常のフラッシュメモリを構成する浮遊
ゲート型メモリセルを基本に構成されるため、その製造
プロセスは簡素化され、低コスト化に結びつくものとな
る。

【００４９】図１６には、図１のシングルチップマイク
ロコンピュータに搭載されるメモリモジュールＭＥＭの
第２の実施例のブロック図が示されている。なお、この
実施例のメモリモジュールＭＥＭは、前記図２の実施例
を基本的に踏襲するものであるため、これと異なる部分
についてのみ説明を追加する。

【００５０】図１６において、この実施例のメモリモジ
ュールＭＥＭは、所要レイアウト面積の大半を占めて配
置されるメモリアレイＭＡＲＹをその基本構成要素と
し、メモリアレイＭＡＲＹは、前記単一電源型メモリセ
ルＭ１（第１のメモリセル）が格子状に配置されてなる
メモリアレイＡＲＹ１（第１のメモリアレイ）と、マス
クＲＯＭのようにマスクプログラム可能なメモリセルＭ
３（第３のメモリセル）が格子状に配置されてなるメモ
リアレイＡＲＹ３（第３のメモリアレイ）とを含む。こ
のうち、メモリアレイＡＲＹ１は、情報の書き換え頻度
が比較的多い演算データ等の格納に供され、メモリアレ
イＡＲＹ３は、情報の書き換えを必要としないプログラ
ム及び固定データ等の格納に供される。

【００５１】メモリアレイＡＲＹ１を構成する図示され
ないワード線Ｗ１０〜Ｗ１ｐは、その左方においてＸア
ドレスデコーダＸＤに結合され、ソース線Ｓ１０〜Ｓ１
ｐ−１は、その右方においてソーススイッチＳＳに結合
される。また、メモリアレイＡＲＹ３を構成する図示さ
れないワード線Ｗ３０〜Ｗ３ｓは、その左方において上
記ＸアドレスデコーダＸＤに結合され、ビット線Ｂ３０
〜Ｂ３ｒは、スイッチ回路ＳＷを介してメモリアレイＡ
ＲＹ１の対応するビット線Ｂ１０〜Ｂ１ｒに結合され
る。メモリアレイＡＲＹ１のビット線Ｂ１０〜Ｂ１ｒ
は、その上方においてＹスイッチＹＳに結合され、さら
にこのＹスイッチＹＳを介して８本ずつ選択的に共通デ
ータ線ＣＤ０〜ＣＤ７に接続される。

【００５２】周知のように、マスクプログラム可能なメ
モリセルＭ３は、そのセルサイズが極めて小さく、メモ
リモジュールＭＥＭの高集積化に適する。また、情報の
書き換えを必要としないために、その動作電源は読み出
し時に必要な電源電圧ＶＣＣのみに単一化される。一
方、メモリアレイＡＲＹ１を構成する単一電源型メモリ
セルＭ１は、前述のように、ゲート突起を有するために
その動作電源が単一化され、しかも比較的小さなセルサ
イズとされる。さらに、単一電源型メモリセルＭ１から
なるメモリアレイＡＲＹ１とマスクプログラム可能なメ
モリセルＭ３からなるメモリアレイＡＲＹ３は、共通の
メモリモジュールＭＥＭを構成するためにＸアドレスデ
コーダＸＤ及びＹスイッチＹＳ等の直接周辺回路を共有
する。これらの結果、この実施例のメモリモジュールＭ
ＥＭは、オンボード書き換えを実現しつつその所要レイ
アウト面積が削減され、これによってマイクロコンピュ
ータの高集積化及び低コスト化を推進できるものとな
る。

【００５３】以上の本実施例に示されるように、この発
明をシングルチップマイクロコンピュータ等に搭載され
るメモリモジュール等の半導体記憶装置に適用すること
で、次のような作用効果を得ることができる。すなわ
ち、（１）それぞれ演算データ等及びプログラム等の格納に
供される２種のメモリを搭載するシングルチップマイク
ロコンピュータ等において、前者のメモリを、ソース領
域に延長されたゲート突起の先端下部にソース及びゲー
ト間のトンネル領域を有しかつ消去時におけるリーク電
流が比較的少ない単一電源型メモリセルが格子状に配置
されてなる第１のメモリアレイを基本に構成し、後者の
メモリを、通常の浮遊ゲート型セルからなり情報の書き
換えに際して消去電圧の外部供給を必要とする二電源型
メモリセルが格子状に配置されてなる第２のメモリアレ
イを基本に構成することで、メモリアレイの高集積化を
図りつつ、第１のメモリアレイの書き換えに必要な消去
電圧を内蔵する昇圧回路によって形成し、演算データ等
を単一電源によりオンボード書き換えできるという効果
が得られる。

【００５４】（２）上記（１）項において、第１及び第
２のメモリアレイによって共通のメモリモジュールを構
成し、直接周辺回路を共有することで、メモリモジュー
ルとしての所要レイアウト面積を削減できるという効果
が得られる。

【００５５】（３）上記（１）項及び（２）項により、
メモリモジュールを搭載するシングルチップマイクロコ
ンピュータ等のチップ面積を縮小し、その高集積化及び
低コスト化を推進することができるという効果が得られ
る。

【００５６】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、シングルチップマイクロコンピュー
タは、メモリモジュールＭＥＭに加えて例えばスタティ
ック型ＲＡＭ等からなる高速メモリを備えることができ
るし、そのブロック構成や基板配置はこの実施例による
制約を受けない。

【００５７】図２において、メモリモジュールＭＥＭ
は、×１６ビット又は×３２ビット等任意のビット構成
を採りうる。また、単一電源型メモリセルＭ１は、メモ
リアレイＡＲＹ１及びＡＲＹ２が独立のメモリモジュー
ルを構成する場合にも適用できるし、メモリモジュール
がメモリアレイＡＲＹ１のみにより構成される場合にも
適用できる。メモリモジュールＭＥＭの他に昇圧電圧Ｖ
ＣＢを必要とするブロックが存在する場合、昇圧回路Ｖ
Ｂは、シングルチップマイクロコンピュータの複数のブ
ロックで共有することができる。また、メモリアレイＭ
ＡＲＹつまりメモリアレイＡＲＹ１及びＡＲＹ２は、複
数のサブメモリアレイに分割できるし、メモリモジュー
ルＭＥＭのブロック構成や起動制御信号の組み合わせな
らびに電源電圧の極性及び絶対値等は、種々の実施形態
を採りうる。

【００５８】図３において、ソース線Ｓ１０〜Ｓ１ｐ−
１ならびにＳ２０〜Ｓ２ｑ−１は、例えばワード線つま
り同一行に配置されたｒ＋１個のメモリセルごとに設け
ることができる。また、スイッチ回路ＳＷを構成するＭ
ＯＳＦＥＴＮ０〜Ｎｒは、Ｎチャンネル及びＰチャンネ
ルＭＯＳＦＥＴが並列結合されてなる相補スイッチに置
き換えることができる。さらに、メモリアレイＭＡＲＹ
の具体的構成やメモリアレイＡＲＹ１及びＡＲＹ２の選
択条件ならびにそのレベル等は、この実施例による制約
を受けない。

【００５９】図４ないし図９において、単一電源型メモ
リセルＭ１のゲート突起は、任意の形状を採ることがで
きる。また、このゲート突起は、ソース領域ＳとなるＮ
型拡散層ＮＤ１に加えて、ドレイン領域ＤとなるＮ型拡
散層ＮＤ２にも設けることができる。さらに、単一電源
型メモリセルＭ１及び二電源型メモリセルＭ２の具体的
デバイス構造やその製造プロセス等は、種々の実施形態
を採りうる。

【００６０】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるシン
グルチップマイクロコンピュータに内蔵されるメモリモ
ジュールに適用した場合について説明したが、それに限
定されるものではなく、例えば、メモリモジュールとし
て単体で形成されるものやゲートアレイ集積回路等に内
蔵される同様なメモリモジュールにも適用できる。この
発明は、少なくとも異なる複数種の不揮発性メモリアレ
イを必要とする半導体記憶装置ならびにこのような半導
体記憶装置を含む装置及びシステムに広く適用できる。

【００６１】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、それぞれ演算データ等及び
プログラム等の格納に供される２種のメモリを搭載する
シングルチップマイクロコンピュータ等において、前者
のメモリを、ソース領域に延長されたゲート突起の先端
下部にソース及びゲート間のトンネル領域を有しかつ消
去時におけるリーク電流が比較的少ない単一電源型メモ
リセルが格子状に配置されてなる第１のメモリアレイを
基本に構成し、後者のメモリを、通常の浮遊ゲート型セ
ルからなり情報の書き換えに際して消去電圧の外部供給
を必要とする二電源型メモリセルが格子状に配置されて
なる第２のメモリアレイを基本に構成するとともに、第
１及び第２のメモリアレイによって共通のメモリモジュ
ールを構成し、直接周辺回路を共有することで、第１の
メモリアレイの書き換えに必要な消去電圧を内蔵する昇
圧回路によって形成し、演算データ等を単一電源により
オンボード書き換えできるとともに、メモリモジュール
としての所要レイアウト面積を大幅に削減することがで
きる。この結果、シングルチップマイクロコンピュータ
等のチップ面積を縮小し、その高集積化及び低コスト化
を推進することができる。

【図面の簡単な説明】

【図１】この発明が適用されたメモリモジュールを搭載
するマイクロコンピュータの一実施例を示すブロック図
である。

【図２】図１のマイクロコンピュータに搭載されるメモ
リモジュールの第１の実施例を示すブロック図である。

【図３】図１のメモリモジュールに含まれるメモリアレ
イの一実施例を示す回路図である。

【図４】図３のメモリアレイに含まれる単一電源型メモ
リセルの一実施例を示す平面配置図である。

【図５】図４の単一電源型メモリセルの一実施例を示す
Ａ−Ａ’断面構造図である。

【図６】図４の単一電源型メモリセルの一実施例を示す
Ｂ−Ｂ’断面構造図である。

【図７】図４の単一電源型メモリセルの一実施例を示す
Ｃ−Ｃ’断面構造図である。

【図８】図４の単一電源型メモリセルの書き込み方法を
説明するための接続図である。

【図９】図４の単一電源型メモリセルの消去方法を説明
するための接続図である。

【図１０】図３のメモリアレイに含まれる二電源型メモ
リセルの一実施例を示す平面配置図である。

【図１１】図１０の二電源型メモリセルの一実施例を示
すＤ−Ｄ’断面構造図である。

【図１２】図１０の二電源型メモリセルの一実施例を示
すＥ−Ｅ’断面構造図である。

【図１３】図１０の二電源型メモリセルの書き込み方法
を説明するための接続図である。

【図１４】図１０の二電源型メモリセルの消去方法を説
明するための接続図である。

【図１５】図３のメモリアレイに含まれる単一電源型メ
モリセル及び二電源型メモリセルの一実施例を示すプロ
セスフロー図である。

【図１６】図１のマイクロコンピュータに搭載されるメ
モリモジュールの第２の実施例を示すフロー図である。

【符号の説明】

ＰＳＵＢ・・・Ｐ型半導体基板、ＣＰＵ・・・中央処理
ユニット、ＭＥＭ・・・メモリモジュール、ＩＮＴＣ・
・・割り込みコントローラ、ＴＩＭ・・・タイマー回
路、ＡＤＣ・・・アナログ／ディジタル変換回路、ＩＯ
Ｃ・・・入出力コントローラ、Ｐ１〜Ｐ４・・・入出力
ポート。ＭＡＲＹ・・・メモリアレイ、ＸＤ・・・Ｘア
ドレスデコーダ、ＳＳ・・・ソーススイッチ、ＸＢ・・
・Ｘアドレスバッファ、ＹＳ・・・Ｙスイッチ、ＹＤ・
・・Ｙアドレスデコーダ、ＹＢ・・・Ｙアドレスバッフ
ァ、ＲＷ・・・リードライト回路、ＴＧ・・・タイミン
グ発生回路、ＶＢ・・・昇圧回路。ＡＲＹ１・・・単一
電源型メモリアレイ、ＡＲＹ２・・・二電源型メモリア
レイ、ＳＷ・・・スイッチ回路、Ｍ１・・・単一電源型
メモリセル、Ｍ２・・・二電源型メモリセル、Ｗ１０〜
Ｗ１ｐ，Ｗ２０〜Ｗ２ｑ・・・ワード線、Ｂ０〜Ｂｒ・
・・ビット線、Ｓ１０〜Ｓ１ｐ−１，Ｓ２０〜Ｓ２ｑ−
１・・・ソース線、Ｎ０〜Ｎｒ・・・ＮチャンネルＭＯ
ＳＦＥＴ。ＣＧ・・・コントロールゲート、ＦＧ・・・
浮遊ゲート、ＰｏｌｙＳｉ・・・ポリシリコン、Ｐ⁺・
・・Ｐ型高濃度半導体領域、Ｎ⁺・・・Ｎ型高濃度半導
体領域、ＮＤ，ＮＤ１〜ＮＤ２，ＮＤ１Ｌ，ＮＤ１Ｒ・
・・Ｎ型拡散層、Ｓ・・・ソース領域、Ｄ・・・ドレイ
ン領域、ＣＯＮＴ・・・コンタクト、ＴＮＺ・・・トン
ネル領域、ＩＳ１〜ＩＳ４・・・層間絶縁膜、ＦＩ１〜
ＦＩ６・・・フィールド絶縁膜、ＳｉＯ₂・・・酸化シ
リコン、ＴＮＯ・・・トンネル酸化膜。ＡＲＹ３・・・
マスクＲＯＭ型メモリアレイ。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｇ１１Ｃ 16/06 Ｈ０１Ｌ 27/115 Ｈ０１Ｌ 27/10 ４３４

Claims

【特許請求の範囲】

【請求項１】ソース領域に延長されたゲート突起の先
端側にソース及び浮遊ゲート間のトンネル領域を有する
第１のメモリセルが格子状に配置されてなる第１のメモ
リアレイを具備することを特徴とする半導体記憶装置。
【請求項２】上記第１のメモリセルのソースには、そ
の消去動作時に比較的絶対値の大きな消去電圧が印加さ
れるものであって、上記半導体記憶装置は、外部から供
給される第１の電源電圧をもとに上記消去電圧を形成す
る昇圧回路を内蔵するものであることを特徴とする請求
項１の半導体記憶装置。
【請求項３】上記半導体記憶装置は、ゲート突起を有
しない浮遊ゲート型の第２のメモリセルが格子状に配置
されてなる第２のメモリアレイを具備するものであっ
て、その消去動作時に上記第２のメモリセルのソースに
印加される消去電圧は、所定の外部端子を介して上記半
導体記憶装置に供給されるものであることを特徴とする
請求項１又は請求項２の半導体記憶装置。
【請求項４】上記半導体記憶装置は、マスクプログラ
ム可能な第３のメモリセルが格子状に配置されてなる第
３のメモリアレイを具備するものであることを特徴とす
る請求項１又は請求項２の半導体記憶装置。
【請求項５】上記第１のメモリアレイ及び上記第２又
は第３のメモリアレイは、共通のメモリモジュールを構
成し、直接周辺回路を共有するものであることを特徴と
する請求項３又は請求項４の半導体記憶装置。
【請求項６】上記メモリモジュールは、シングルチッ
プマイクロコンピュータに搭載されるものであって、上
記第１のメモリセルは、比較的書き換え頻度の多い演算
データ等の格納に供され、上記第２又は第３のメモリセ
ルは、比較的書き換え頻度の少ないプログラム等の格納
に供されるものであることを特徴とする請求項３，請求
項４又は請求項５の半導体記憶装置。