JPH08204160A - 不揮発性半導体メモリ装置 - Google Patents
不揮発性半導体メモリ装置Info
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- JPH08204160A JPH08204160A JP1192095A JP1192095A JPH08204160A JP H08204160 A JPH08204160 A JP H08204160A JP 1192095 A JP1192095 A JP 1192095A JP 1192095 A JP1192095 A JP 1192095A JP H08204160 A JPH08204160 A JP H08204160A
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Abstract
(57)【要約】
【目的】 フローティングゲートを有する不揮発性半導
体メモリ装置の読み出しデータの判定動作を安定にす
る。 【構成】 行列配置されるメモリセルトランジスタ２１
と共に、第１及び第２のダミーセルトランジスタ２９、
３０を配置する。第１のダミーセルトランジスタ２９
は、奇数行のメモリセルトランジスタ２１と同じ向きに
配置し、第２のダミーセルトランジスタ３０は、偶数行
のメモリセルトランジスタ２１と同じ向きに配置する。
各ダミーセルトランジスタ２９、３０のドレインにダミ
ービット線３１を接続し、アドレス情報に基づいて特定
のメモリセルトランジスタ２１及びダミーセルトランジ
スタ２９、３０の一方が選択されたときに、ダミービッ
ト線３１に表れる基準電位ＶBとビット線２３に表れる
電位ＶDとの差を差動アンプ２８で取り出す。
体メモリ装置の読み出しデータの判定動作を安定にす
る。 【構成】 行列配置されるメモリセルトランジスタ２１
と共に、第１及び第２のダミーセルトランジスタ２９、
３０を配置する。第１のダミーセルトランジスタ２９
は、奇数行のメモリセルトランジスタ２１と同じ向きに
配置し、第２のダミーセルトランジスタ３０は、偶数行
のメモリセルトランジスタ２１と同じ向きに配置する。
各ダミーセルトランジスタ２９、３０のドレインにダミ
ービット線３１を接続し、アドレス情報に基づいて特定
のメモリセルトランジスタ２１及びダミーセルトランジ
スタ２９、３０の一方が選択されたときに、ダミービッ
ト線３１に表れる基準電位ＶBとビット線２３に表れる
電位ＶDとの差を差動アンプ２８で取り出す。
Description
【０００１】
【産業上の利用分野】本発明は、フローティングゲート
とこのフローティングゲートに重なって配置されるコン
トロールゲートとを有する不揮発性半導体メモリ装置に
関する。
とこのフローティングゲートに重なって配置されるコン
トロールゲートとを有する不揮発性半導体メモリ装置に
関する。
【０００２】
【従来の技術】メモリセルが単一のトランジスタからな
る電気的に消去可能なプログラマブルＲＯＭ(EEPROM:El
ectrically Erasable Programmable ROM)においては、
フローティングゲートとコントロールゲートとを有する
２重ゲート構造のトランジスタによって各メモリセルが
形成される。このような２重ゲート構造のメモリセルト
ランジスタの場合、フローティングゲートのドレイン領
域側で発生したホットエレクトロンを加速してフローテ
ィングゲートに注入することでデータの書き込みが行わ
れる。そして、ＦＮ伝導(Fowler-Nordheim tunnelling)
によってフローティングゲートからコントルールゲート
へ電荷を引き抜くことでデータの消去が行われる。
る電気的に消去可能なプログラマブルＲＯＭ(EEPROM:El
ectrically Erasable Programmable ROM)においては、
フローティングゲートとコントロールゲートとを有する
２重ゲート構造のトランジスタによって各メモリセルが
形成される。このような２重ゲート構造のメモリセルト
ランジスタの場合、フローティングゲートのドレイン領
域側で発生したホットエレクトロンを加速してフローテ
ィングゲートに注入することでデータの書き込みが行わ
れる。そして、ＦＮ伝導(Fowler-Nordheim tunnelling)
によってフローティングゲートからコントルールゲート
へ電荷を引き抜くことでデータの消去が行われる。
【０００３】図４は、フローティングゲートを有する不
揮発性半導体メモリ装置のメモリセル部分の平面図で、
図５は、そのＸ−Ｘ線の断面図である。この図において
は、コントロールゲートがフローティングゲートと並ん
で配置されるスプリットゲート構造を示している。Ｐ型
のシリコン基板１の表面領域に、選択的に厚く形成され
る酸化膜(LOCOS)よりなる複数の分離領域２が短冊状に
形成され、素子領域が区画される。シリコン基板１上
に、酸化膜３を介し、隣り合う分離領域２の間に跨るよ
うにしてフローティングゲート４が配置される。このフ
ローティングゲート４は、１つのメモリセル毎に独立し
て配置される。また、フローティングゲート４上の酸化
膜５は、フローティングゲート４の中央部で厚く形成さ
れ、フローティングゲート４の端部を鋭角にしている。
これにより、データの消去動作時にフローティングゲー
ト４の端部で電界集中が生じ易いようにしている。複数
のフローティングゲート４が配置されたシリコン基板１
上に、フローティングゲート４の各列毎に対応してコン
トロールゲート６が配置される。このコントロールゲー
ト６は、一部がフローティングゲート４上に重なり、残
りの部分が酸化膜３を介してシリコン基板１に接するよ
うに配置される。また、これらのフローティングゲート
４及びコントロールゲート６は、それぞれ隣り合う列が
互いに面対称となるように配置される。コントロールゲ
ート６の間の基板領域及びフローティングゲート４の間
の基板領域に、Ｎ型のドレイン領域７及びソース領域８
が形成される。ドレイン領域７は、コントロールゲート
６の間で分離領域２に囲まれてそれぞれが独立し、ソー
ス領域８は、コントロールゲート６の延在する方向に連
続する。これらのフローティングゲート４、コントロー
ルゲート６、ドレイン領域７及びソース領域８によりメ
モリセルトランジスタが構成される。そして、コントロ
ールゲート６上に、酸化膜９を介して、アルミニウム配
線１０がコントロールゲート６と交差する方向に配置さ
れる。このアルミニウム配線１０は、コンタクトホール
１１を通して、ドレイン領域７に接続される。
揮発性半導体メモリ装置のメモリセル部分の平面図で、
図５は、そのＸ−Ｘ線の断面図である。この図において
は、コントロールゲートがフローティングゲートと並ん
で配置されるスプリットゲート構造を示している。Ｐ型
のシリコン基板１の表面領域に、選択的に厚く形成され
る酸化膜(LOCOS)よりなる複数の分離領域２が短冊状に
形成され、素子領域が区画される。シリコン基板１上
に、酸化膜３を介し、隣り合う分離領域２の間に跨るよ
うにしてフローティングゲート４が配置される。このフ
ローティングゲート４は、１つのメモリセル毎に独立し
て配置される。また、フローティングゲート４上の酸化
膜５は、フローティングゲート４の中央部で厚く形成さ
れ、フローティングゲート４の端部を鋭角にしている。
これにより、データの消去動作時にフローティングゲー
ト４の端部で電界集中が生じ易いようにしている。複数
のフローティングゲート４が配置されたシリコン基板１
上に、フローティングゲート４の各列毎に対応してコン
トロールゲート６が配置される。このコントロールゲー
ト６は、一部がフローティングゲート４上に重なり、残
りの部分が酸化膜３を介してシリコン基板１に接するよ
うに配置される。また、これらのフローティングゲート
４及びコントロールゲート６は、それぞれ隣り合う列が
互いに面対称となるように配置される。コントロールゲ
ート６の間の基板領域及びフローティングゲート４の間
の基板領域に、Ｎ型のドレイン領域７及びソース領域８
が形成される。ドレイン領域７は、コントロールゲート
６の間で分離領域２に囲まれてそれぞれが独立し、ソー
ス領域８は、コントロールゲート６の延在する方向に連
続する。これらのフローティングゲート４、コントロー
ルゲート６、ドレイン領域７及びソース領域８によりメ
モリセルトランジスタが構成される。そして、コントロ
ールゲート６上に、酸化膜９を介して、アルミニウム配
線１０がコントロールゲート６と交差する方向に配置さ
れる。このアルミニウム配線１０は、コンタクトホール
１１を通して、ドレイン領域７に接続される。
【０００４】このような２重ゲート構造のメモリセルト
ランジスタの場合、フローティングゲート４に注入され
る電荷の量によってソース、ドレイン間のオン抵抗値が
変動する。そこで、フローティングゲート４に選択的に
電荷を注入することにより、特定のメモリセルトランジ
スタのオン抵抗値を変動させ、これによって生じる各メ
モリセルトランジスタの動作特性の差を記憶するデータ
に対応付けるようにしている。
ランジスタの場合、フローティングゲート４に注入され
る電荷の量によってソース、ドレイン間のオン抵抗値が
変動する。そこで、フローティングゲート４に選択的に
電荷を注入することにより、特定のメモリセルトランジ
スタのオン抵抗値を変動させ、これによって生じる各メ
モリセルトランジスタの動作特性の差を記憶するデータ
に対応付けるようにしている。
【０００５】図６は、図４に示したメモリセル部分の回
路図である。例えば、３行×３列配置された２重ゲート
構造のメモリセルトランジスタ１２は、コントロールゲ
ートがワード線１３に接続され、ドレイン及びソースが
それぞれビット線１４及びソース線１５に接続される。
通常は、各メモリセルトランジスタ１２のコントロール
ゲート６自体をワード線１３とし、コントロールゲート
６の方向に連続するソース領域８自体をソース線１５と
して動作させるようにしている。そして、ドレイン領域
７に接続されるアルミニウム配線１０がビット線１４と
なる。ビット線１４の一端は、抵抗１６を介して電源に
接続され、他端は、選択トランジスタ１７を介してデー
タ線１８に接続される。そして、データ線１８は、差動
アンプ１９の一方の入力に接続される。差動アンプ１９
の他方の入力には、一対のＭＯＳトランジスタを直列に
接続した基準電位発生回路２０から出力される基準電位
ＶR1が与えられる。
路図である。例えば、３行×３列配置された２重ゲート
構造のメモリセルトランジスタ１２は、コントロールゲ
ートがワード線１３に接続され、ドレイン及びソースが
それぞれビット線１４及びソース線１５に接続される。
通常は、各メモリセルトランジスタ１２のコントロール
ゲート６自体をワード線１３とし、コントロールゲート
６の方向に連続するソース領域８自体をソース線１５と
して動作させるようにしている。そして、ドレイン領域
７に接続されるアルミニウム配線１０がビット線１４と
なる。ビット線１４の一端は、抵抗１６を介して電源に
接続され、他端は、選択トランジスタ１７を介してデー
タ線１８に接続される。そして、データ線１８は、差動
アンプ１９の一方の入力に接続される。差動アンプ１９
の他方の入力には、一対のＭＯＳトランジスタを直列に
接続した基準電位発生回路２０から出力される基準電位
ＶR1が与えられる。
【０００６】ワード線１３には、ロウデコーダから供給
される行選択信号ＤＸが印加され、ワード線１３の内の
１つがアドレスデータの指定に基づいて選択されると、
そのワード線１３に接続されるメモリセルトランジスタ
１２が１行単位で活性化される。選択トランジスタ１７
のゲートには、カラムデコーダから供給される列選択信
号ＤＹが印加され、特定の選択トランジスタ１７がアド
レスデータに応じて選択的にオンすると、ビット線１４
の内の１つがデータ線１８に接続される。これにより、
行選択信号ＤＸ及び列選択信号ＤＹに応答して、特定の
メモリセルトランジスタ１２が選択されてデータ線１８
に接続される。
される行選択信号ＤＸが印加され、ワード線１３の内の
１つがアドレスデータの指定に基づいて選択されると、
そのワード線１３に接続されるメモリセルトランジスタ
１２が１行単位で活性化される。選択トランジスタ１７
のゲートには、カラムデコーダから供給される列選択信
号ＤＹが印加され、特定の選択トランジスタ１７がアド
レスデータに応じて選択的にオンすると、ビット線１４
の内の１つがデータ線１８に接続される。これにより、
行選択信号ＤＸ及び列選択信号ＤＹに応答して、特定の
メモリセルトランジスタ１２が選択されてデータ線１８
に接続される。
【０００７】データの読み出し動作時には、各ソース線
１５が接地されるため、特定のメモリセルトランジスタ
１２が選択されると、電源から抵抗１６及びメモリセル
トランジスタ１２を通して接地側へ電流が流れる。この
とき、ビット線１４に表れる電位ＶBは、電源電位を抵
抗１６の抵抗値とメモリセルトランジスタ１２のオン抵
抗値とで分圧した値となる。そこで、このビット線１４
に表れる電位ＶBをデータ線１８に読み出し、基準電圧
ＶR1と比較することにより、メモリセルトランジスタ１
２のオン抵抗値、即ち、メモリセルトランジスタ１２に
記憶されたデータの判定を行っている。
１５が接地されるため、特定のメモリセルトランジスタ
１２が選択されると、電源から抵抗１６及びメモリセル
トランジスタ１２を通して接地側へ電流が流れる。この
とき、ビット線１４に表れる電位ＶBは、電源電位を抵
抗１６の抵抗値とメモリセルトランジスタ１２のオン抵
抗値とで分圧した値となる。そこで、このビット線１４
に表れる電位ＶBをデータ線１８に読み出し、基準電圧
ＶR1と比較することにより、メモリセルトランジスタ１
２のオン抵抗値、即ち、メモリセルトランジスタ１２に
記憶されたデータの判定を行っている。
【０００８】
【発明が解決しようとする課題】上述のメモリセルトラ
ンジスタ１２においては、製造工程でのばらつきやフロ
ーティングゲート４とコントロールゲート６との位置ず
れ等により、均一な特性を得られない場合がある。特
に、コントロールゲート６の位置がビット線１４の方向
にずれると、コントロールゲート６が半導体基板１に接
する部分の長さ、即ち、コントロールゲート６のゲート
長が変わるため、各メモリセルトランジスタ１２の動作
特性が変化する。このとき、各メモリセルトランジスタ
１２は、奇数行と偶数行とでフローティングゲート４と
コントロールゲート６との位置関係が反転しているた
め、奇数行と偶数行とで互いの動作特性の差が拡大され
ることになる。例えば、コントロールゲート６が図４で
上方向にずれたとすると、１行目のメモリセルトランジ
スタ１２ではコントロールゲート６のゲート長が長くな
ってオン抵抗値が大きくなるのに対して、２行目のメモ
リセルトランジスタ１２ではコントロールゲート６のゲ
ート長が短くなってオン抵抗値が小さくなる。
ンジスタ１２においては、製造工程でのばらつきやフロ
ーティングゲート４とコントロールゲート６との位置ず
れ等により、均一な特性を得られない場合がある。特
に、コントロールゲート６の位置がビット線１４の方向
にずれると、コントロールゲート６が半導体基板１に接
する部分の長さ、即ち、コントロールゲート６のゲート
長が変わるため、各メモリセルトランジスタ１２の動作
特性が変化する。このとき、各メモリセルトランジスタ
１２は、奇数行と偶数行とでフローティングゲート４と
コントロールゲート６との位置関係が反転しているた
め、奇数行と偶数行とで互いの動作特性の差が拡大され
ることになる。例えば、コントロールゲート６が図４で
上方向にずれたとすると、１行目のメモリセルトランジ
スタ１２ではコントロールゲート６のゲート長が長くな
ってオン抵抗値が大きくなるのに対して、２行目のメモ
リセルトランジスタ１２ではコントロールゲート６のゲ
ート長が短くなってオン抵抗値が小さくなる。
【０００９】従って、フローティングゲート４とコント
ロールゲート５との位置ずれが生じると、奇数行を選択
する場合と、偶数行を選択する場合とでビット線１４に
表れる電位ＶBが一致しなくなり、差動アンプ１９が誤
動作して誤った判定出力を出力するおそれがある。そこ
で本発明は、フローティングゲートとコントロールゲー
トとの位置ずれが生じてメモリセルトランジスタの動作
特性が変わった場合でも、各メモリセルトランジスタに
記憶されたデータを正しく読み出すことができるように
することを目的とする。
ロールゲート５との位置ずれが生じると、奇数行を選択
する場合と、偶数行を選択する場合とでビット線１４に
表れる電位ＶBが一致しなくなり、差動アンプ１９が誤
動作して誤った判定出力を出力するおそれがある。そこ
で本発明は、フローティングゲートとコントロールゲー
トとの位置ずれが生じてメモリセルトランジスタの動作
特性が変わった場合でも、各メモリセルトランジスタに
記憶されたデータを正しく読み出すことができるように
することを目的とする。
【００１０】
【課題を解決するための手段】本発明は、上述の課題を
解決するために成されたもので、第１の特徴とするとこ
ろは、半導体基板上に電気的に独立した状態で配置され
るフローティングゲートと、このフローティングゲート
に隣接して一部分が重なり合って配置されるコントロー
ルゲートと、上記フローティングゲートの上記コントロ
ールゲートに対向する側とは反対側の基板領域に形成さ
れる第１の半導体領域と、上記コントロールゲートの上
記フローティングゲートに対向する側とは反対側の基板
領域に形成される第２の半導体領域と、からなるメモリ
セルトランジスタが、奇数行と偶数行とで上記第１の半
導体領域または上記第２の半導体領域を共有して面対称
となるように複数個行列配置される不揮発性半導体メモ
リ装置において、上記メモリセルトランジスタと同一構
造の第１のダミーセルトランジスタ及び第２のダミーセ
ルトランジスタが奇数行に配置される上記メモリセルト
ランジスタ及び偶数行に配置される上記メモリセルトラ
ンジスタとそれぞれ同じ向きに配置され、上記メモリセ
ルトランジスタの行選択に対応して上記第１のダミーセ
ルトランジスタまたは上記第２のダミーセルトランジス
タの一方が選択され、選択されたダミーセルトランジス
タから読み出される情報と、アドレス情報に応じて指定
される特定のメモリセルトランジスタから読み出される
情報との差が判定出力として取り出されることにある。
解決するために成されたもので、第１の特徴とするとこ
ろは、半導体基板上に電気的に独立した状態で配置され
るフローティングゲートと、このフローティングゲート
に隣接して一部分が重なり合って配置されるコントロー
ルゲートと、上記フローティングゲートの上記コントロ
ールゲートに対向する側とは反対側の基板領域に形成さ
れる第１の半導体領域と、上記コントロールゲートの上
記フローティングゲートに対向する側とは反対側の基板
領域に形成される第２の半導体領域と、からなるメモリ
セルトランジスタが、奇数行と偶数行とで上記第１の半
導体領域または上記第２の半導体領域を共有して面対称
となるように複数個行列配置される不揮発性半導体メモ
リ装置において、上記メモリセルトランジスタと同一構
造の第１のダミーセルトランジスタ及び第２のダミーセ
ルトランジスタが奇数行に配置される上記メモリセルト
ランジスタ及び偶数行に配置される上記メモリセルトラ
ンジスタとそれぞれ同じ向きに配置され、上記メモリセ
ルトランジスタの行選択に対応して上記第１のダミーセ
ルトランジスタまたは上記第２のダミーセルトランジス
タの一方が選択され、選択されたダミーセルトランジス
タから読み出される情報と、アドレス情報に応じて指定
される特定のメモリセルトランジスタから読み出される
情報との差が判定出力として取り出されることにある。
【００１１】そして、第２の特徴とするところは、メモ
リセルトランジスタが奇数行と偶数行とで上記第１の半
導体領域または上記第２の半導体領域を共有して面対称
となるように複数個行列配置される不揮発性半導体メモ
リ装置において、上記メモリセルトランジスタの各行毎
に同一構造のダミーセルトランジスタがそれぞれの行の
メモリセルトランジスタと同じ向きに配置され、上記メ
モリセルトランジスタの行選択と同時に選択される同一
行のダミーセルトランジスタから読み出される情報と、
アドレス情報に応じて指定される特定のメモリセルトラ
ンジスタから読み出される情報との差が判定出力として
取り出されることにある。
リセルトランジスタが奇数行と偶数行とで上記第１の半
導体領域または上記第２の半導体領域を共有して面対称
となるように複数個行列配置される不揮発性半導体メモ
リ装置において、上記メモリセルトランジスタの各行毎
に同一構造のダミーセルトランジスタがそれぞれの行の
メモリセルトランジスタと同じ向きに配置され、上記メ
モリセルトランジスタの行選択と同時に選択される同一
行のダミーセルトランジスタから読み出される情報と、
アドレス情報に応じて指定される特定のメモリセルトラ
ンジスタから読み出される情報との差が判定出力として
取り出されることにある。
【００１２】
【作用】本発明の第１の特徴によれば、奇数行のメモリ
セルトランジスタと同じ向きに第１のダミーセルトラン
ジスタを配置し、偶数行のメモリセルトランジスタと同
じ向きに第２のダミーセルトランジスタを配置したこと
で、フローティングゲートとコントロールゲートとの位
置ずれが、奇数行のメモリセルトランジスタと第１のダ
ミーセルトランジスタとで一致し、偶数行のメモリセル
トランジスタと第２のダミーセルトランジスタとで一致
するようになる。そして、メモリセルトランジスタの行
選択に対応して選択される第１のダミーセルトランジス
タまたは第２のダミーセルトランジスタの一方から読み
出される情報とメモリセルトランジスタから読み出され
る情報との差を取り出すことにより、位置ずれに起因す
る情報の誤差が相殺され、正確な情報として読み出され
るようになる。
セルトランジスタと同じ向きに第１のダミーセルトラン
ジスタを配置し、偶数行のメモリセルトランジスタと同
じ向きに第２のダミーセルトランジスタを配置したこと
で、フローティングゲートとコントロールゲートとの位
置ずれが、奇数行のメモリセルトランジスタと第１のダ
ミーセルトランジスタとで一致し、偶数行のメモリセル
トランジスタと第２のダミーセルトランジスタとで一致
するようになる。そして、メモリセルトランジスタの行
選択に対応して選択される第１のダミーセルトランジス
タまたは第２のダミーセルトランジスタの一方から読み
出される情報とメモリセルトランジスタから読み出され
る情報との差を取り出すことにより、位置ずれに起因す
る情報の誤差が相殺され、正確な情報として読み出され
るようになる。
【００１３】本発明の第２の特徴によれば、メモリセル
トランジスタの各行毎にそれぞれの行のメモリセルトラ
ンジスタと同じ向きにダミーセルトランジスタを配置し
たことで、フローティングゲートとコントロールゲート
との位置ずれが、各行のメモリセルトランジスタとダミ
ーセルトランジスタとで一致するようになる。そして、
ダミーセルトランジスタから読み出される情報とメモリ
セルトランジスタから読み出される情報との差を取り出
すことにより、位置ずれに起因する情報の誤差が相殺さ
れ、正確な情報として読み出されるようになる。
トランジスタの各行毎にそれぞれの行のメモリセルトラ
ンジスタと同じ向きにダミーセルトランジスタを配置し
たことで、フローティングゲートとコントロールゲート
との位置ずれが、各行のメモリセルトランジスタとダミ
ーセルトランジスタとで一致するようになる。そして、
ダミーセルトランジスタから読み出される情報とメモリ
セルトランジスタから読み出される情報との差を取り出
すことにより、位置ずれに起因する情報の誤差が相殺さ
れ、正確な情報として読み出されるようになる。
【００１４】
【実施例】第１図は、本発明の一実施例を示す回路図で
ある。２重ゲート構造のメモリセルトランジスタ２１
は、例えば、３行×３列配置され、コントロールゲート
がワード線２２に接続され、ドレイン及びソースがそれ
ぞれビット線２３及びソース線２４に接続される。この
メモリセルトランジスタ２１は、図４と同一構造のもの
であり、電気的に独立したフローティングゲート、この
フローティングゲートに隣接して配置されるコントロー
ルゲート、コントロールゲートに隣接するドレイン領域
及びフローティングゲートに隣接するソース領域より構
成される。このメモリセルトランジスタ２１において
も、図１と同様に、コントロールゲート自体をワード線
２２とし、各行で共通に形成されるソース領域自体をソ
ース線２４としている。ビット線２３は、一端が抵抗２
５を介して電源に接続され、他端が選択トランジスタ２
６を介してデータ線２７に接続される。データ線２７
は、差動アンプ２８の一方の入力に接続される。
ある。２重ゲート構造のメモリセルトランジスタ２１
は、例えば、３行×３列配置され、コントロールゲート
がワード線２２に接続され、ドレイン及びソースがそれ
ぞれビット線２３及びソース線２４に接続される。この
メモリセルトランジスタ２１は、図４と同一構造のもの
であり、電気的に独立したフローティングゲート、この
フローティングゲートに隣接して配置されるコントロー
ルゲート、コントロールゲートに隣接するドレイン領域
及びフローティングゲートに隣接するソース領域より構
成される。このメモリセルトランジスタ２１において
も、図１と同様に、コントロールゲート自体をワード線
２２とし、各行で共通に形成されるソース領域自体をソ
ース線２４としている。ビット線２３は、一端が抵抗２
５を介して電源に接続され、他端が選択トランジスタ２
６を介してデータ線２７に接続される。データ線２７
は、差動アンプ２８の一方の入力に接続される。
【００１５】第１のダミーセルトランジスタ２９は、奇
数行に配置されるメモリセルトランジスタ２１と同一の
構造で同じ向きに配置される。また、第２のダミーセル
トランジスタ３０は、偶数行に配置されるメモリセルト
ランジスタ２１と同一の構造で同じ向きに配置される。
この第１のダミーセルトランジスタ２９及び第２のダミ
ーセルトランジスタ３０は、ドレインがダミービット線
３１に接続され、ソースがメモリセルトランジスタ２１
と共通のソース線２４に接続される。このダミービット
線３１は、一端が抵抗３２を介して電源に接続され、他
端が差動アンプ２８の他方の入力に接続される。第１の
ダミーセルトランジスタ２９及び第２のダミーセルトラ
ンジスタ３０は、フローティングゲートに一定の電荷を
保持しており、コントロールゲートが選択状態となった
ときにオンして電源から抵抗３２及びダミービット線３
１を通してソース線２４へ電流を流す。このとき、第１
のダミーセルトランジスタ２９及び第２のダミーセルト
ランジスタ３０は一定のオン抵抗値を示し、そのオン抵
抗値と抵抗３２の抵抗値とで電源電位を分圧した電位が
基準電圧ＶR2として差動アンプ２８に供給される。
数行に配置されるメモリセルトランジスタ２１と同一の
構造で同じ向きに配置される。また、第２のダミーセル
トランジスタ３０は、偶数行に配置されるメモリセルト
ランジスタ２１と同一の構造で同じ向きに配置される。
この第１のダミーセルトランジスタ２９及び第２のダミ
ーセルトランジスタ３０は、ドレインがダミービット線
３１に接続され、ソースがメモリセルトランジスタ２１
と共通のソース線２４に接続される。このダミービット
線３１は、一端が抵抗３２を介して電源に接続され、他
端が差動アンプ２８の他方の入力に接続される。第１の
ダミーセルトランジスタ２９及び第２のダミーセルトラ
ンジスタ３０は、フローティングゲートに一定の電荷を
保持しており、コントロールゲートが選択状態となった
ときにオンして電源から抵抗３２及びダミービット線３
１を通してソース線２４へ電流を流す。このとき、第１
のダミーセルトランジスタ２９及び第２のダミーセルト
ランジスタ３０は一定のオン抵抗値を示し、そのオン抵
抗値と抵抗３２の抵抗値とで電源電位を分圧した電位が
基準電圧ＶR2として差動アンプ２８に供給される。
【００１６】ワード線２２には、ロウデコーダから供給
される行選択信号ＤＸが印加され、ワード線２２の内の
１つがアドレスデータの指定に基づいて選択され、その
ワード線２２に接続されるメモリセルトランジスタ２１
が１行単位で活性化される。同時に、第１のダミーセル
トランジスタ２９及び第２のダミーセルトランジスタ３
０のコントロールゲートには、行選択信号ＤＸがワード
線２２の奇数行または偶数行の何れを指定しているかを
示す選択信号ＤＺが印加される。これにより、奇数行の
ワード線２２が指定されるときには第１のダミーセルト
ランジスタ２９が選択され、偶数行のワード線２２が指
定されるときには第２のダミーセルトランジスタ３０が
選択されるように構成される。この選択信号ＤＺは、ロ
ウデコーダにおいてアドレス情報から行選択信号ＤＸを
生成する過程で、アドレス情報の最下位ビットの信号と
その反転信号とを取り出すようにして得ることができ
る。また、選択トランジスタ２６のゲートには、カラム
デコーダから供給される列選択信号ＤＹが印加され、特
定の選択トランジスタ２６がアドレスデータに応じて選
択的にオンしてビット線２３の内の１つがデータ線２７
に接続される。従って、行選択信号ＤＸ及び列選択信号
ＤＹに応答して、行列配置された複数のメモリセルトラ
ンジスタ２１の中の１つが指定されると共に、選択信号
ＤＺに応答して第１のダミーセルトランジスタ２９また
は第２のダミーセルトランジスタ３０の一方が指定され
る。そして、データの読み出し動作時には、ソース線２
４が接地され、ビット線２３から選択されたメモリセル
トランジスタ２１を通して接地側に電流が流れる。この
ときビット線２３に表れる電位ＶBが、データ線２７を
介して差動アンプ２８に入力されてダミービット線３１
から取り出される基準電位ＶR2と比較され、その比較結
果が判定出力となる。
される行選択信号ＤＸが印加され、ワード線２２の内の
１つがアドレスデータの指定に基づいて選択され、その
ワード線２２に接続されるメモリセルトランジスタ２１
が１行単位で活性化される。同時に、第１のダミーセル
トランジスタ２９及び第２のダミーセルトランジスタ３
０のコントロールゲートには、行選択信号ＤＸがワード
線２２の奇数行または偶数行の何れを指定しているかを
示す選択信号ＤＺが印加される。これにより、奇数行の
ワード線２２が指定されるときには第１のダミーセルト
ランジスタ２９が選択され、偶数行のワード線２２が指
定されるときには第２のダミーセルトランジスタ３０が
選択されるように構成される。この選択信号ＤＺは、ロ
ウデコーダにおいてアドレス情報から行選択信号ＤＸを
生成する過程で、アドレス情報の最下位ビットの信号と
その反転信号とを取り出すようにして得ることができ
る。また、選択トランジスタ２６のゲートには、カラム
デコーダから供給される列選択信号ＤＹが印加され、特
定の選択トランジスタ２６がアドレスデータに応じて選
択的にオンしてビット線２３の内の１つがデータ線２７
に接続される。従って、行選択信号ＤＸ及び列選択信号
ＤＹに応答して、行列配置された複数のメモリセルトラ
ンジスタ２１の中の１つが指定されると共に、選択信号
ＤＺに応答して第１のダミーセルトランジスタ２９また
は第２のダミーセルトランジスタ３０の一方が指定され
る。そして、データの読み出し動作時には、ソース線２
４が接地され、ビット線２３から選択されたメモリセル
トランジスタ２１を通して接地側に電流が流れる。この
ときビット線２３に表れる電位ＶBが、データ線２７を
介して差動アンプ２８に入力されてダミービット線３１
から取り出される基準電位ＶR2と比較され、その比較結
果が判定出力となる。
【００１７】続いて、フローティングゲートとコントロ
ールゲートとの位置ずれによりメモリセルトランジスタ
２１の動作特性が変わった場合について説明する。図２
は、メモリセルトランジスタ２１及び各ダミーセルトラ
ンジスタ２９、３０のフローティングゲートへの注入電
荷量と、コントロールゲートを選択状態にしたときに流
れるドレイン電流との関係を示す図である。各メモリセ
ルトランジスタ２１あるいは各ダミーセルトランジスタ
２９、３０においては、通常、フローティングゲートへ
の注入電荷量が多くなると、選択状態でのオン抵抗が大
きくなり、ドレイン電流は小さくなる。
ールゲートとの位置ずれによりメモリセルトランジスタ
２１の動作特性が変わった場合について説明する。図２
は、メモリセルトランジスタ２１及び各ダミーセルトラ
ンジスタ２９、３０のフローティングゲートへの注入電
荷量と、コントロールゲートを選択状態にしたときに流
れるドレイン電流との関係を示す図である。各メモリセ
ルトランジスタ２１あるいは各ダミーセルトランジスタ
２９、３０においては、通常、フローティングゲートへ
の注入電荷量が多くなると、選択状態でのオン抵抗が大
きくなり、ドレイン電流は小さくなる。
【００１８】標準の動作特性では、メモリセルトランジ
スタ２１が消去状態において、フローティングゲートへ
の電荷注入量がＱ1でドレイン電流がＩ1であり、書き込
み状態において、フローティングゲートへの電荷注入量
がＱ2でドレイン電流がＩ2であるとする。このときの動
作特性は、破線で示すようになる。そこで、コントロー
ルゲートの位置ずれが生じると、動作特性は実線ａまた
は実線ｂに示すように変化する。この動作特性の変化
は、メモリセルトランジスタ２１の奇数列と偶数列とで
互いに異なり、例えば、奇数列のメモリセルトランジス
タ２１の動作特性が実線ａに示すように変化すると、偶
数列のメモリセルトランジスタ２１の動作特性は実線ｂ
に示すように変化する。そして、第１のダミーセルトラ
ンジスタ２９及び第２のダミーセルトランジスタ３０の
動作特性についても、奇数列のメモリセルトランジスタ
２１及び偶数列のメモリセルトランジスタ２１と同様に
動作特性が変化する。このため、メモリセルトランジス
タ２１の動作特性が変化してビット線２３に表れる電圧
ＶBが高く（あるいは低く）なると、各ダミーセルトラ
ンジスタ２９、３０の動作特性が同様に変化してダミー
ビット線３１から取り出される基準電圧ＶR2が同様に高
く（あるいは低く）なる。従って、ビット線２３に表れ
る電位ＶBの変化分と基準電位ＶR2の変化分とが差動ア
ンプ２８で相殺されるため、常に正確な判定出力を得る
ことができるようになる。
スタ２１が消去状態において、フローティングゲートへ
の電荷注入量がＱ1でドレイン電流がＩ1であり、書き込
み状態において、フローティングゲートへの電荷注入量
がＱ2でドレイン電流がＩ2であるとする。このときの動
作特性は、破線で示すようになる。そこで、コントロー
ルゲートの位置ずれが生じると、動作特性は実線ａまた
は実線ｂに示すように変化する。この動作特性の変化
は、メモリセルトランジスタ２１の奇数列と偶数列とで
互いに異なり、例えば、奇数列のメモリセルトランジス
タ２１の動作特性が実線ａに示すように変化すると、偶
数列のメモリセルトランジスタ２１の動作特性は実線ｂ
に示すように変化する。そして、第１のダミーセルトラ
ンジスタ２９及び第２のダミーセルトランジスタ３０の
動作特性についても、奇数列のメモリセルトランジスタ
２１及び偶数列のメモリセルトランジスタ２１と同様に
動作特性が変化する。このため、メモリセルトランジス
タ２１の動作特性が変化してビット線２３に表れる電圧
ＶBが高く（あるいは低く）なると、各ダミーセルトラ
ンジスタ２９、３０の動作特性が同様に変化してダミー
ビット線３１から取り出される基準電圧ＶR2が同様に高
く（あるいは低く）なる。従って、ビット線２３に表れ
る電位ＶBの変化分と基準電位ＶR2の変化分とが差動ア
ンプ２８で相殺されるため、常に正確な判定出力を得る
ことができるようになる。
【００１９】図３は、本発明の他の実施例を示す回路図
である。メモリセルトランジスタ２１、ワード線２２、
ビット線２３及びソース線２４の構成は、図１と同一で
あり、メモリセルトランジスタ２１のゲートがワード線
２２に接続され、ドレイン及びソースがビット線２３及
びソース線２４にそれぞれ接続される。また、データ線
２７は、選択トランジスタ２６を介してビット線２３の
他方が接続されると共に、差動アンプ２８の一方の入力
に接続される。
である。メモリセルトランジスタ２１、ワード線２２、
ビット線２３及びソース線２４の構成は、図１と同一で
あり、メモリセルトランジスタ２１のゲートがワード線
２２に接続され、ドレイン及びソースがビット線２３及
びソース線２４にそれぞれ接続される。また、データ線
２７は、選択トランジスタ２６を介してビット線２３の
他方が接続されると共に、差動アンプ２８の一方の入力
に接続される。
【００２０】ダミーセルトランジスタ３３は、メモリセ
ルトランジスタ２１の各行毎に対応して配置される。こ
のダミーセルトランジスタ３３は、各メモリセルトラン
ジスタ２１と同一の構造を有し、それぞれの行のメモリ
セルトランジスタ２１と同じ向きに配置される。即ち、
奇数行と偶数行とでドレインまたはソースを共通にして
面対称に配置される。各ダミーセルトランジスタ３３の
コントロールゲート及びソースは、メモリセルトランジ
スタ２１と共通のワード線２２及びソース線２４にそれ
ぞれ接続され、ドレインは、ダミービット線３４に接続
される。このダミービット線３４は、ビット線２５と並
列に配置され、一端が抵抗３５を介して電源に接続さ
れ、他端が差動アンプ２８の他方の入力に接続される。
ルトランジスタ２１の各行毎に対応して配置される。こ
のダミーセルトランジスタ３３は、各メモリセルトラン
ジスタ２１と同一の構造を有し、それぞれの行のメモリ
セルトランジスタ２１と同じ向きに配置される。即ち、
奇数行と偶数行とでドレインまたはソースを共通にして
面対称に配置される。各ダミーセルトランジスタ３３の
コントロールゲート及びソースは、メモリセルトランジ
スタ２１と共通のワード線２２及びソース線２４にそれ
ぞれ接続され、ドレインは、ダミービット線３４に接続
される。このダミービット線３４は、ビット線２５と並
列に配置され、一端が抵抗３５を介して電源に接続さ
れ、他端が差動アンプ２８の他方の入力に接続される。
【００２１】各ダミーセルトランジスタ３３のコントロ
ールゲートには、メモリセルトランジスタ２１と共通の
列選択信号ＤＸが印加され、列選択信号ＤＸに応答して
特定の行のメモリセルトランジスタ２１が活性化される
と、同一行のダミーセルトランジスタ３３が同時に活性
化される。ダミーセルトランジスタ３３は一定のオン抵
抗値を示し、そのオン抵抗値と抵抗３５の抵抗値とで電
源電位を分圧した電位が基準電圧ＶR3として差動アンプ
２８に供給される。ダミーセルトランジスタ３３は、同
一行のメモリセルトランジスタ２１と同じ向きに配置さ
れており、コントロールゲートの位置ずれが生じたとき
には同じように動作特性が変化する。従って、ビット線
２３に表れる電位ＶBの変化分とダミービット線３４に
表れる基準電圧ＶR3の変化分とが差動アンプ２８で相殺
されるようになる。この差動アンプ２８の判定動作に関
しては、図１と同一である。
ールゲートには、メモリセルトランジスタ２１と共通の
列選択信号ＤＸが印加され、列選択信号ＤＸに応答して
特定の行のメモリセルトランジスタ２１が活性化される
と、同一行のダミーセルトランジスタ３３が同時に活性
化される。ダミーセルトランジスタ３３は一定のオン抵
抗値を示し、そのオン抵抗値と抵抗３５の抵抗値とで電
源電位を分圧した電位が基準電圧ＶR3として差動アンプ
２８に供給される。ダミーセルトランジスタ３３は、同
一行のメモリセルトランジスタ２１と同じ向きに配置さ
れており、コントロールゲートの位置ずれが生じたとき
には同じように動作特性が変化する。従って、ビット線
２３に表れる電位ＶBの変化分とダミービット線３４に
表れる基準電圧ＶR3の変化分とが差動アンプ２８で相殺
されるようになる。この差動アンプ２８の判定動作に関
しては、図１と同一である。
【００２２】以上の実施例においては、メモリセルトラ
ンジスタ２１を３行×３列配置した場合を例示している
が、メモリセルトランジスタ２１を４行以上、あるいは
４列以上配置することも容易である。この場合には、ダ
ミーセルトランジスタ３３もメモリセルトランジスタ２
１と並列して４個以上配置するようにすればよい。
ンジスタ２１を３行×３列配置した場合を例示している
が、メモリセルトランジスタ２１を４行以上、あるいは
４列以上配置することも容易である。この場合には、ダ
ミーセルトランジスタ３３もメモリセルトランジスタ２
１と並列して４個以上配置するようにすればよい。
【００２３】
【発明の効果】本発明によれば、フローティングゲート
とコントロールゲートとを有するメモリセルトランジス
タにおいて、フローティングゲートとコントロールゲー
トとの位置ずれによって動作特性に変化が生じた場合で
も、その動作特性の変化をダミーセルトランジスタから
得られる基準電圧の変化で相殺することができる。従っ
て、メモリセルトランジスタから読み出されるデータの
判定動作が安定し、読み出し動作時の動作マージンを大
きくすることができる。また、センスアンプとして働く
差動アンプの入力レベルを大きくすることが可能にな
り、動作速度の高速化に有利である。
とコントロールゲートとを有するメモリセルトランジス
タにおいて、フローティングゲートとコントロールゲー
トとの位置ずれによって動作特性に変化が生じた場合で
も、その動作特性の変化をダミーセルトランジスタから
得られる基準電圧の変化で相殺することができる。従っ
て、メモリセルトランジスタから読み出されるデータの
判定動作が安定し、読み出し動作時の動作マージンを大
きくすることができる。また、センスアンプとして働く
差動アンプの入力レベルを大きくすることが可能にな
り、動作速度の高速化に有利である。
【図１】本発明の不揮発性半導体メモリ装置の一実施例
を示す回路図である。
を示す回路図である。
【図２】メモリセルトランジスタのフローティングゲー
トへの電荷の注入量とドレイン電流との関係を示す特性
図である。
トへの電荷の注入量とドレイン電流との関係を示す特性
図である。
【図３】本発明の不揮発性半導体メモリ装置の他の実施
例を示す回路図である。
例を示す回路図である。
【図４】従来の不揮発性半導体メモリ装置のメモリセル
の構造を示す平面図である。
の構造を示す平面図である。
【図５】図４のＸ−Ｘ線の断面図である。
【図６】従来の不揮発性半導体メモリ装置の構成を示す
回路図である。
回路図である。
１ 半導体基板 ２ 分離領域 ３、５、９ 酸化膜 ４ フローティングゲート ６ 制御ゲート ７ ドレイン領域 ８ ソース領域 １０ アルミニウム配線 １１ コンタクトホール １２、２１ メモリセルトランジスタ １３、２２ ワードト線 １４、２３ ビット線 １５、２４ ソース線 １６、２５、３２、３５ 抵抗 １７、２６ 選択トランジスタ １８、２７ データ線 １９、２８ 差動アンプ ２０ 基準電位発生回路 ２９、３０、３３ ダミーセルトランジスタ ３１、３４ ダミービット線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8247 29/788 29/792 Ｈ０１Ｌ 29/78 ３７１
Claims (2)
- 【請求項１】 半導体基板上に電気的に独立した状態で
配置されるフローティングゲートと、このフローティン
グゲートに隣接して一部分が重なり合って配置されるコ
ントロールゲートと、上記フローティングゲートの上記
コントロールゲートに対向する側とは反対側の基板領域
に形成される第１の半導体領域と、上記コントロールゲ
ートの上記フローティングゲートに対向する側とは反対
側の基板領域に形成される第２の半導体領域と、からな
るメモリセルトランジスタが、奇数行と偶数行とで上記
第１の半導体領域または上記第２の半導体領域を共有し
て面対称となるように複数個行列配置される不揮発性半
導体メモリ装置において、上記メモリセルトランジスタ
と同一構造の第１のダミーセルトランジスタ及び第２の
ダミーセルトランジスタが奇数行に配置される上記メモ
リセルトランジスタ及び偶数行に配置される上記メモリ
セルトランジスタとそれぞれ同じ向きに配置され、上記
メモリセルトランジスタの行選択に対応して上記第１の
ダミーセルトランジスタまたは上記第２のダミーセルト
ランジスタの一方が選択され、選択されたダミーセルト
ランジスタから読み出される情報と、アドレス情報に応
じて指定される特定のメモリセルトランジスタから読み
出される情報との差が判定出力として取り出されること
を特徴とする不揮発性半導体メモリ装置。 - 【請求項２】 半導体基板上に電気的に独立した状態で
配置されるフローティングゲートと、このフローティン
グゲートに隣接して一部分が重なり合って配置されるコ
ントロールゲートと、上記フローティングゲートの上記
コントロールゲートに対向する側とは反対側の基板領域
に形成される第１の半導体領域と、上記コントロールゲ
ートの上記フローティングゲートに対向する側とは反対
側の基板領域に形成される第２の半導体領域と、からな
るメモリセルトランジスタが、奇数行と偶数行とで上記
第１の半導体領域または上記第２の半導体領域を共有し
て面対称となるように複数個行列配置される不揮発性半
導体メモリ装置において、上記メモリセルトランジスタ
の各行毎に同一構造のダミーセルトランジスタがそれぞ
れの行のメモリセルトランジスタと同じ向きに配置さ
れ、上記メモリセルトランジスタの行選択と同時に選択
される同一行のダミーセルトランジスタから読み出され
る情報と、アドレス情報に応じて指定される特定のメモ
リセルトランジスタから読み出される情報との差が判定
出力として取り出されることを特徴とする不揮発性半導
体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1192095A JP3108306B2 (ja) | 1995-01-27 | 1995-01-27 | 不揮発性半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1192095A JP3108306B2 (ja) | 1995-01-27 | 1995-01-27 | 不揮発性半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08204160A true JPH08204160A (ja) | 1996-08-09 |
| JP3108306B2 JP3108306B2 (ja) | 2000-11-13 |
Family
ID=11791134
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1192095A Expired - Fee Related JP3108306B2 (ja) | 1995-01-27 | 1995-01-27 | 不揮発性半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3108306B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100308132B1 (ko) * | 1999-10-07 | 2001-11-02 | 김영환 | 비휘발성 메모리소자와 그의 셀어레이 및 그의 데이타 센싱방법 |
| JP2005078698A (ja) * | 2003-08-29 | 2005-03-24 | Mentor Graphics Corp | 不揮発性半導体記憶装置 |
| JP2008210503A (ja) * | 2007-02-27 | 2008-09-11 | Samsung Electronics Co Ltd | 不揮発性メモリ装置及びその駆動方法 |
| JP2013080948A (ja) * | 2005-10-31 | 2013-05-02 | Hewlett-Packard Development Company L P | 二重層フローティングゲートを備えているｅｐｒｏｍセル |
-
1995
- 1995-01-27 JP JP1192095A patent/JP3108306B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100308132B1 (ko) * | 1999-10-07 | 2001-11-02 | 김영환 | 비휘발성 메모리소자와 그의 셀어레이 및 그의 데이타 센싱방법 |
| JP2005078698A (ja) * | 2003-08-29 | 2005-03-24 | Mentor Graphics Corp | 不揮発性半導体記憶装置 |
| JP2013080948A (ja) * | 2005-10-31 | 2013-05-02 | Hewlett-Packard Development Company L P | 二重層フローティングゲートを備えているｅｐｒｏｍセル |
| JP2008210503A (ja) * | 2007-02-27 | 2008-09-11 | Samsung Electronics Co Ltd | 不揮発性メモリ装置及びその駆動方法 |
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| Publication number | Publication date |
|---|---|
| JP3108306B2 (ja) | 2000-11-13 |
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|---|---|---|---|
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