KR100308132B1 - 비휘발성 메모리소자와 그의 셀어레이 및 그의 데이타 센싱방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 35
- 239000004065 semiconductor Substances 0.000 claims abstract description 26
- 239000000758 substrate Substances 0.000 claims abstract description 23
- 239000012535 impurity Substances 0.000 claims abstract description 5
- 239000011159 matrix material Substances 0.000 claims description 4
- 238000009826 distribution Methods 0.000 description 22
- 238000010586 diagram Methods 0.000 description 15
- 239000002784 hot electron Substances 0.000 description 4
- 238000003860 storage Methods 0.000 description 3
- 230000005641 tunneling Effects 0.000 description 3
- 239000008186 active pharmaceutical agent Substances 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 239000003086 colorant Substances 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
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- H—ELECTRICITY
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
- G11C11/5642—Sensing or reading circuits; Data output circuits
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0441—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing multiple floating gate devices, e.g. separate read-and-write FAMOS transistors with connected floating gates
- G11C16/0458—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing multiple floating gate devices, e.g. separate read-and-write FAMOS transistors with connected floating gates comprising two or more independent floating gates which store independent data
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C2211/5612—Multilevel memory cell with more than one floating gate
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- H—ELECTRICITY
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Abstract
하나의 플래쉬메모리셀에 읽기여유를 크게하면서 많은양의 정보를 저장할 수 있는 비휘발성 메모리소자와 그의 셀어레이 및 그의 데이타 센싱방법을 제공하기 위한 것으로써, 이와 같은 목적을 달성하기 위한 비휘발성 메모리소자는 반도체기판, 상기 반도체기판상에 제 1 게이트절연막, 상기 제 1 게이트절연막 상에서 서로 격리되어 형성된 제 1, 제 2 플로팅게이트, 상기 제 1, 제 2 플로팅게이트 일측의 반도체기판에 각각 형성된 불순물영역, 상기 제 1, 제 2 플로팅게이트를 포함한 상기 반도체기판상에 형성된 제 2 게이트절연막, 상기 제 1 플로팅게이트 상부 및 일측을 감싸도록 상기 제 2 게이트절연막상에 형성된 제 1 컨트롤게이트와, 상기 제 2 플로팅게이트 상부 및 일측을 감싸며 상기 제 1 컨트롤게이트와 격리되어 상기 제 2 게이트절연막상에 형성된 제 2 컨트롤게이트를 단위소자의 구성요소로 하여 구성됨을 특징으로 한다.
Description
본 발명은 반도체 메모리소자에 대한 것으로, 특히 두 개의 플로팅게이트를 갖는 플래쉬메모리셀을 구성하여 셀당 많은양의 정보를 저장할 수 있게 하기 위한 비휘발성 메모리소자 및 그를 이용한 데이타 센싱방법에 관한 것이다.
일반적으로 반도체 메모리소자는 크게 기억된 정보를 지우고 다시 새로운 정보를 저장할 수 있는 휘발성 메모리와, 일단 기억된 정보를 영구히 보존하는 비휘발성 메모리 소자로 나눌 수 있다.
휘발성 메모리소자로는 데이터의 기록 및 읽기가 가능한 램(RAM)이 있으며, 비휘발성 메모리소자로는 롬(ROM:Read Only Memory)과 EPROM(Erasable Programmable ROM) 및 EEPROM(Electrically Erasable Programmable ROM)이 있다.
비휘발성 메모리소자 중 롬은 일단 정보가 기억되면 다시 프로그램할 수 없는 메모리소자이며, EPROM과 EEPROM은 기억된 정보를 소거하고 다시 프로그램하여 기억시킬 수 있는 소자이다.
여기서 EPROM과 EEPROM은 정보를 프로그램하는 동작은 동일하고 단지 기억된 정보를 소거하는 방법이 다르다. 즉, EPROM은 자외선을 이용하여 기억된 정보를 소거하고, EEPROM은 전기적으로 기억된 정보를 소거한다.
이와 같은 메모리소자 중에 정보화 산업이 발전함에 따라 대용량의 메모리소자가 요구 되어지고 이에 부응하여 DRAM이 저장 미디어(mass srorage media)로 가장 널리 사용되어 지고 있다. 그러나 DRAM은 일정 용량이상의 저장 커패시터가 필요하게 되고 이러한 커패시터를 이용하게 되므로 일정주기로 리프래쉬(reflash)동작을 수행해야 하는 단점을 갖고 있다. 그래서 DRAM 대용으로 리프래쉬 동작이 필요없는 EEPROM이 꾸준히 연구되어 왔다.
그러나 EEPROM 메모리 소자도 하나의 메모리 셀에 '1' 또는 '0'의 데이터 중 하나만을 기록할 수 있으므로 집적도가 메모리 셀의 개수와 일대일 대응관계에 있다.
따라서 EEPROM을 데이터 저장 미디어로 사용하고자 할 때 가장 큰 문제점은 상기 메모리의 비트당 가격이 너무 비싸다는 것이었다.
이러한 문제점을 해결하는 방안으로 최근 다중 비트 셀(multi bit cell)에 관한 연구가 활발하게 진행되고 있다.
다중비트 메모리 셀은 메모리 셀 하나에 2비트 이상의 데이터를 저장함으로써 메모리 셀의 사이즈를 줄이지 않고도 동일한 칩 면적에 데이터의 저장 집적도를 크게 높일 수 있다.
이와 같은 다중 비트 메모리 셀은 셀당 여러단계의 문턱전압 레벨로 프로그램되어 있다.
즉, 셀당 2비트의 데이터를 저장하기 위해서는 22=4 에서와 같이 4단계의 문턱전압 레벨로 각 셀이 프로그램되어 있다.
이때, 각 셀의 문턱레벨은 논리적으로 00, 01, 10, 11의 각 로직 상태로 대응시킨다.
이와 같이 다중 비트 메모리셀에 있어서, 보다 많은 레벨을 프로그램하여 셀당 비트 수를 증가시키기 위해서는 문턱전압 레벨을 정확하게 조절하여 문턱전압 레벨의 분포를 줄여야 한다.
첨부 도면을 참조하여 종래 비휘발성 메모리소자와 그의 셀어레이 및 그를 이용한 데이타 센싱방법에 대하여 설명하면 다음과 같다.
도 1a와 도 1b는 종래 비휘발성 메모리소자의 단위셀 구성도이고, 도 2는 종래 비휘발성 메모리소자의 셀어레이도이다.
그리고 도 3a는 종래 제 1 방법의 문턱전압에 따른 셀 상태도이고, 도 3b는 종래 제 1 방법의 제어게이트 전압과 기준전류에 따른 셀 상태를 나타낸 도면이다.
종래 비휘발성 메모리소자는 플래쉬메모리로 구성되었고, 그 단위셀 구성은 도 1a와 도 1b에 도시한 바와 같이 제 1 도전형 반도체기판(1)의 소정상부에 제 1 게이트절연막(2)과 플로팅게이트(3)와 제 2 게이트절연막(4)과 컨트롤게이트(5)가 적층되어 구성되어 있고, 상기 적층된 플로팅게이트(3)의 양측 반도체기판(1)에 제 2 도전형의 드레인(6a)과 소오스(6b) 영역이 있다. 차후에 쓰기와 읽기동작을 할 때 플로팅게이트(3) 하부의 반도체기판(1)에는 채널 영역이 형성된다.
그리고 종래 비휘발성 메모리소자의 셀어레이는 도 2에 도시한 바와 같이 복수개의 플래쉬메모리셀과 워드라인(10)과 비트라인(11)과 소오스라인(12)과 공통소오스라인(13)으로 구성된다.
먼저 한 개의 플로팅게이트와 컨트롤게이트로 구성된 플래쉬메모리셀이 메트릭스 형태로 배열되어 있고, 워드라인(10)은 행방향의 각 플래쉬메모리셀의 콘트롤게이트(5)에 전압이 인가되도록 열방향으로 복수개 형성되어 있다.
그리고 두 개의 단위셀의 사이마다 드레인콘택(DS)이 형성되어 있고, 각 드레인 콘택(DS)을 열방향으로 연결하는 비트라인(11)이 행방향으로 복수개 배치되어 있다.
그리고 각 단위셀의 소오스(6b)를 연결하도록 행방향을 이루는 소오스라인(12)이 열방향으로 복수개 배치되어 있고, 각 소오스라인(12)을 공통소오스 콘택(CS)을 통해서 서로 연결시키는 공통소오스라인(13)이 열방향으로 배치되어 있다.
| 비트라인 | 워드라인 | 공통 소오스라인 | |
| 쓰기(Programming) | 5∼6V | 10∼12V | 0V |
| 읽기(Read) | 1V | 5∼10V | 0V |
| 지우기(Erase) | 부유(Float) | -10V 또는0V | 12V 또는3.3∼5V |
상기와 같은 구성을 갖는 종래 비휘발성 메모리소자에서 선택된 플래쉬메모리셀(14)에 대한 쓰기, 읽기, 지우기 동작에 대하여 도 1a와 도 2와 표1을 참조하여 설명하면 다음과 같다.
먼저 쓰기 동작은 도 1a 와 도 2에 도시한 바와 같이 선택된 워드라인(10)과 선택된 비트라인(11)이 교차되는 점의 플래쉬메모리셀을 선택한 후에 선택된 플래쉬메모리셀의 드레인(6a)에 5∼6V의 전압을 인가하고 워드라인(10)에 10∼12V의 전압을 인가하고 공통 소오스라인(13)에 0V의 전압을 인가하여 채널에 전류가 흐르도록 하여 채널로부터 제 1 게이트절연막(2)을 통하여 뜨거운전자(Hot electron)를 플로팅게이트(3)로 유입시킨다. 플로팅게이트(3)로 전자가 유입되면 플래쉬메모리셀의 문턱전압이 증가하고, 원하는 문턱전압에 도달하면 쓰기 동작을 중지한다.
다음에 읽기 동작은 도 1a와 도 2에 도시한 바와 같이 워드라인(10)에 5∼10V의 전압을 인가하고 비트라인에 약 1V의 전압을 인가하고 공통 소오스라인(13)에 0V전압을 인가하여 선택된 플래쉬메모리셀의 채널에 흐르는 전류를 감지하여 그에 상응하는 문턱전압을 읽으므로써 저장된 정보를 읽어낸다.
다음에 지우기(erase) 동작은 도 1a와 도 2에 도시한 바와 같이 비트라인(11)은 부유(Float)시키고 워드라인(10)에는 -10V 또는 0V를 인가하고 공통 소오스라인(13)에는 12V 또는 3.3∼5V의 전압을 인가하여 플로팅게이트(3)에 저장된 전자를 제 1 게이트절연막(2)을 통하여 소오스(6b) 영역으로 전자 터널링(electron tunneling) 시키므로써 진행한다. 이때 공통 소오스라인(13)으로 연결된 여러개의 플래쉬메모리셀을 블록별로 동시에 지울 수 있다.
상기에서 플래쉬메모리셀은 문턱전압의 크기를 조절하여 2개, 4개, 8개 이상의 상태를 만들 수 있고, 여기서 4개 이상의 상태를 가지는 셀을 멀티레벨 셀이라고 한다.
| 0상태 | 셀전류 〉기준전류 |
| 1상태 | 셀전류〈 기준전류 |
| 00상태 | 제 1 기준전류〈 셀 전류 |
| 01상태 | 제 2 기준전류〈 셀전류〈 제 1 기준전류 |
| 10상태 | 제 3 기준전류〈 셀전류〈 제 2 기준전류 |
| 11상태 | 셀전류〈 제 3 기준전류 |
다음에 2개의 상태인 1비트의 정보와 4개의 상태인 2비트의 정보가 저장된 셀을 센싱하는 방법에 대하여 도 3a, 도 3b, 표2와 도 4a, 도 4b, 표3을 참조하여 설명한다.
먼저 1비트의 정보가 저장되어 있을 때는 플래쉬메모리셀에 한 개의 기준문턱전압을 설정하여 셀의 I-V 특성을 측정한 결과 도 3a와 표2에 나타낸 바와 같이 셀전류가 기준전류보다 클 경우에는 '0상태'라고 정의하고, 셀전류가 기준전류보다작을경우에는 '1상태'라고 정의한다.
그리고 여러개의 플래쉬메모리셀에 쓰기 동작을 하였기 때문에 각 상태는 도 3b에 도시한 바와 같이 분포를 갖게되고, 이 분포는 읽기 여유(0상태 최소전류에서 1상태 최대전류를 빼서 이등분한 값)를 만들어낸다.
그리고 도 3b에 도시한 바와 같이 제 1, 제 2 문턱전압(Vth1,Vth2)에서 각각 '0', '1' 상태의 분포를 갖는다.
여기서 플래쉬메모리셀에 정보를 유지하기 위해서는 읽기여유를 가능한 크게 하는 것이 좋은데, 읽기여유를 크게 하려면 0상태와 1상태의 각 문턱전압 분포(W)를 좁게 하고, 그 차를 크게하면 된다. 이와 같이 하면 플래쉬메모리셀의 정보 저장상태를 읽기 위한 기준문턱전압의 설정여유가 커진다.
다음에 2비트의 정보가 저장된 플래쉬메모리셀로 부터 정보를 읽는 방법에 대해서 설명한다.
도 4a는 종래 제 2 방법의 문턱전압에 따른 셀 상태도이고, 도 4b는 종래 제 2 방법의 컨트롤게이트 전압과 기준전류에 따른 셀 상태를 나타낸 도면이다.
종래 2비트의 정보 센싱은 도 4a에 도시한 바와 같이 셀전류를 제 1, 제 2, 제 3 기준전류(제 1 기준전류 〉제 2 기준전류 〉제 3 기준전류)와 비교해서 셀전류가 제 1 기준전류 보다 클경우에는 '00'상태로 나타내고, 셀전류가 제 2 기준전류 보다 크고 제 1 기준전류보다 작을 경우에는 '01'상태로 나타내고, 셀전류가 제 3 기준전류보다 크고 제 2 기준전류보다 작을 경우에는 '10'상태로 나타내고, 셀전류가 제 3 기준전류보다 작을 경우에는 '11'상태로 나타낸다.
그리고 도 4a에 나타낸 전류-전압 특성 곡선에서와 같이 00, 01, 10, 11상태에서 각각 제 1, 제 2, 제 3, 제 4 문턱전압(Vth1,Vth2,Vth3,Vth4)을 갖는다.
그리고 도 4b에 도시한 바와 같이 제 1, 제 2, 제 3, 제 4 문턱전압(Vth1,Vth2,Vth3,Vth4)에서 각각 '00', '01', '10', '11'상태의 분포를 갖는다.
상기와 같은 종래 비휘발성 메모리소자 및 그를 이용한 데이타 센싱방법은 다음과 같은 문제가 있다.
첫째, 플래쉬메모리셀에 다중상태셀을 구현시킬때 읽기 여유를 크게 유지하기 위해서 상태간 문턱전압 차를 크게해야 한다. 이때 문턱전압 차를 크게 하기 위해서는 컨트롤게이트 전압이 높아지는데 이에 따라서 플로팅게이트의 전자가 유출될 확률이 높아지므로 셀 상태가 불안정해진다.
둘째, 읽기여유를 크게 하기 위해서 컨트롤게이트에 높은 전압을 인가하려고 할 때 주변회로의 크기가 커지고 복잡해지는 문제가 발생한다.
셋째, 플래쉬메모리셀당 3비트의 정보를 저장할 때 컨트롤게이트의 전압이 커지게 되고, 문턱전압의 분포를 줄이는데도 시간과 노력이 많이 소요되므로 3비트 이상의 정보 저장이 어렵다.
본 발명은 상기와 같은 문제를 해결하기 위하여 안출한 것으로 특히, 하나의 플래쉬메모리셀에 읽기여유를 크게하면서 많은양의 정보를 저장할 수 있는 비휘발성 메모리소자와 그의 셀어레이 및 그의 데이타 센싱방법을 제공하는 데 그 목적이있다.
도 1a와 도 1b는 종래 비휘발성 메모리소자의 단위셀 구성도
도 2는 종래 비휘발성 메모리소자의 셀어레이도
도 3a는 종래 제 1 방법의 문턱전압에 따른 셀 상태도
도 3b는 종래 제 1 방법의 제어게이트 전압과 기준전류에 따른 셀 상태를 나타낸 도면
도 4a는 종래 제 2 방법의 문턱전압에 따른 셀 상태도
도 4b는 종래 제 2 방법의 제어게이트 전압과 기준전류에 따른 셀 상태를 나타낸 도면
도 5a와 도 5b는 본 발명 비휘발성 메모리소자의 단위셀 구성도
도 6은 본 발명 비휘발성 메모리소자의 셀어레이도
도 7의 (a) 내지 (c)는 본 발명 제 1 실시예에 비휘발성 메모리소자의 2비트 정보 센싱방법을 나타낸 도면
도 8과 도 9는 본 발명 제 1 실시예에 따른 문턱전압 분포를 나타낸 도면
도 10의 (a) 내지 (c)는 본 발명 제 2 실시예에 비휘발성 메모리소자의 3비트 정보 센싱방법을 나타낸 도면
도 11과 도 12는 본 발명 제 2 실시예에 따른 문턱전압 분포를 나타낸 도면
도면의 주요 부분에 대한 부호의 설명
30 : 워드라인 31 : 구별라인
32 : 비트라인 33 : 접지라인
34 : 드레인라인 35 : 소오스라인
36 : 드레인 선택 트랜지스터 37 : 소오스 선택 트랜지스터
38 : 드레인 선택라인 39 : 소오스 선택라인
40 : 선택된 플래쉬메모리셀
51 : 반도체기판 52 : 제 1 게이트절연막
53a : 제 1 플로팅게이트 53b : 2 플로팅게이트
54a : 드레인 54b : 소오스
55 : 제 2 게이트절연막 56a :제 1 컨트롤게이트
56b : 제 2 컨트롤게이트
상기와 같은 목적을 달성하기 위한 본 발명 비휘발성 메모리소자는 반도체기판, 상기 반도체기판상에 제 1 게이트절연막, 상기 제 1 게이트절연막 상에서 서로 격리되어 형성된 제 1, 제 2 플로팅게이트, 상기 제 1, 제 2 플로팅게이트 일측의 반도체기판에 각각 형성된 불순물영역, 상기 제 1, 제 2 플로팅게이트를 포함한 상기 반도체기판상에 형성된 제 2 게이트절연막, 상기 제 1 플로팅게이트 상부 및 일측을 감싸도록 상기 제 2 게이트절연막상에 형성된 제 1 컨트롤게이트와, 상기 제 2 플로팅게이트 상부 및 일측을 감싸며 상기 제 1 컨트롤게이트와 격리되어 상기 제 2 게이트절연막상에 형성된 제 2 컨트롤게이트를 단위소자의 구성요소로 하여 구성됨을 특징으로 한다.
상기와 같은 단위셀 갖는 본 발명 비휘발성 메모리소자의 셀어레이는 제 1, 제 2 플로팅게이트와 제 1, 제 2 컨트롤게이트와 소오스와 드레인으로 구성되어 매트릭스 형태로 배열된 복수개의 단위 플래쉬메모리셀과, 행방향으로 배열된 각 단위 플래쉬메모리셀의 제 1 컨트롤게이트에 접속되도록 열방향으로 복수개 배치된 워드라인과, 열방향으로 배열된 각 단위 플래쉬메모리셀의 제 2 컨트롤게이트에 접속되도록 상기 워드라인과 직교하여 행방향으로 복수개 배치된 구별라인과, 전원전압 콘택에 접속되어 상기 워드라인과 직교하도록 열방향으로 복수개 배치된 비트라인과, 접지전압 콘택에 접속되어 상기 비트라인과 평행하게 열방향으로 복수개 배치된 접지라인과, 열방향으로 배열된 각 플래쉬메모리셀의 드레인에 콘택되도록 상기 비트라인과 평행하게 열방향으로 복수개 배치된 드레인라인과, 열방향으로 배열된 각 플래쉬메모리셀의 소오스에 콘택되도록 상기 접지라인과 평행하게 열방향으로 복수개 배치된 소오스라인과, 상기 드레인라인과 전원전압 콘택 사이에 행방향으로 복수개 배치된 드레인 선택트랜지스터와, 행방향으로 배열된 상기 드레인 선택트랜지스터에 드레인 선택신호를 인가하기 위해 상기 워드라인과 평행한 방향으로 배치된 드레인 선택라인과, 상기 소오스라인과 접지전압 콘택 사이에 행방향으로 복수개 배치된 소오스 선택트랜지스터와, 행방향으로 배열된 상기 소오스 선택트랜지스터에 소오스 선택신호를 인가하기 위해 상기 워드라인과 평행한 방향으로 배치된 소오스 선택라인을 포함하여 구성됨을 특징으로 한다.
상기와 같은 구성을 갖는 본 발명 비휘발성 메모리소자의 데이터 센싱방법은 제 1, 제 2 플로팅게이트와 제 1, 제 2 컨트롤게이트와 소오스와 드레인으로 구성된 임의의 단위 플래쉬메모리셀을 선택하는 단계, 상기 제 1 플로팅게이트 하부의 제 1 채널에 전류가 흐르도록 한 후에 상기 제 2 플로팅게이트 하부의 제 2 채널에 전류가 흐르는지 흐르지 않는지를 검출하여 상기 제 2 플로팅게이트의 색상태를 센싱하는 단계, 상기 제 2 채널에 전류가 흐르도록 설정한 후에 상기 제 1 플로팅게이트에 레벨쓰기 동작을 진행하여 문턱전압을 다르게 형성하는 단계, 상기 제 1 플로팅게이트 하부의 제 1 채널의 셀전류를 측정하는 단계, 상기 측정된 셀전류를 기준전류와 비교하여 제 1 플로팅게이트의 레벨 상태를 센싱하는 단계, 상기 제 2 플로팅게이트의 색상태와 제 1 플로팅게이트의 레벨 상태에 따라서 상기 플래쉬메모리셀에 저장된 n비트의 정보를 센싱하는 단계를 통하여 진행됨을 특징으로 한다.
첨부 도면을 참조하여 본 발명 비휘발성 메모리소자와 그의 셀어레이 및 그의 데이터 센싱방법에 대하여 설명하면 다음과 같다.
도 5a와 도 5b는 본 발명 비휘발성 메모리소자의 단위셀 구성도이고, 도 6은 본 발명 비휘발성 메모리소자의 셀어레이도이다.
본 발명의 비휘발성 메모리소자는 도 5a와 도 5b에 도시한 바와 같이 두 개의 플로팅게이트를 갖는 다중 상태의 플래쉬 메모리셀로써, 반도체기판(51)의 액티브영역에 격리되어 있는 제 1 게이트절연막(52)이 있고, 상기 격리된 제 1 게이트절연막(52) 상에 격리되어 제 1, 제 2 플로팅게이트(53a,53b)가 형성되어 있다.
그리고 상기 제 1 플로팅게이트(53a) 일측의 반도체기판(51)내에 드레인(54a)이 형성되어 있고, 제 2 플로팅게이트(53b) 일측의 반도체기판(51)내에 소오스(54b)가 형성되어 있다.
상기에서 드레인(54a)과 소오스(54b) 사이의 제 1 플로팅게이트(53a) 하부의 반도체기판(51)은 제 1 채널이라고 정의하고 제 2 플로팅게이트(53b) 하부의 반도체기판(51)은 제 2 채널이라고 정의한다.
그리고 상기 제 1, 제 2 플로팅게이트(53a,53b)를 포함한 반도체기판(51)에 일방향성을 갖고 제 2 게이트절연막(55)이 형성되어 있다.
그리고 상기 제 1 플로팅게이트(53a)의 상부와 그 일측면을 감싸도록 제 2 게이트절연막(55)상에 제 1 컨트롤게이트(56a)가 형성되어 있고, 상기 제 2 플로팅게이트(53b)의 상부와 그 일측면을 감싸도록 제 2 게이트절연막(55)상에 제 2 컨트롤게이트(56b)가 있다. 이때 제 1, 제 2 컨트롤게이트(556a,56b)는 서로 격리되어있다.
이때 상기 제 1 플로팅게이트(53a)와 제 2 플로팅게이트(53b)는 제 2 게이트산화막(55)에 의해서 전기적으로 각각 플로팅(Floating)되어 있다.
이후에 상기와 같은 구성을 갖는 플래쉬메모리셀을 단위셀로 하는 본 발명 비휘발성 메모리소자의 셀어레이에 대해서 설명한다.
본 발명 비휘발성 메모리소자의 셀어레이는 도 5b와 도 6에 도시한 바와 같이 제 1, 제 2 플로팅게이트(53a,53b)와 제 1, 제 2 컨트롤게이트(56a,56b)와 드레인(54a)과 소오스(54b)로 구성된 플래쉬메모리셀을 단위셀로 하는 것으로써, 이 단위셀이 매트릭스 모양으로 배열되어 있다. 이때 드레인(54a)은 제 1 플로팅게이트(53a)의 일측에 위치하고, 소오스(54b)는 제 2 플로팅게이트(53b)의 일측에 위치한다.
그리고 각 단위셀이 워드라인(30)과 구별라인(31)과 비트라인(32)과 접지라인(33)과 드레인라인(34)과 소오스라인(35)과 드레인 선택 트랜지스터(36)와 소오스 선택 트랜지스터(37)와 드레인 선택라인(38)과 소오스 선택라인(39)이 복수개 구비되어 있다.
먼저 워드라인(30)은 행방향의 플래쉬메모리셀의 제 1 컨트롤게이트(56a)에 신호를 인가하도록 열방향으로 복수개 배치되었고, 구별라인(31)은 열방향의 플래쉬메모리셀의 제 2 컨트롤게이트(56b)에 신호를 인가하도록 상기 워드라인(30)과 직교하여 행방향으로 복수개 배치되어 있다.
그리고 전원전압 콘택(C1)과 접지전압 콘택(C2)으로 전압을 인가하도록 워드라인(30)과 직교하는 방향으로 나란하게 비트라인(32)과 접지라인(33)이 배열되어 있다.
상기 비트라인(32)과 접지라인(33)은 열방향으로 배열된 플래쉬메모리셀의 열방향에 하나씩 배열되어 있다.
그리고 열방향으로 배열된 각 플래쉬메모리셀의 드레인(54a)에 콘택되도록 드레인라인(34)이 형성되어 있고, 열방향으로 배열된 각 플래쉬메모리셀의 소오스(54b)에 콘택되도록 소오스라인(35)이 형성되어 있다.
그리고 각 드레인라인(34)과 전원전압 콘택(C1) 사이에 드레인 선택신호를 받아 구동하는 드레인 선택 트랜지스터(36)가 있고, 각 소오스라인(35)과 접지전압 콘택(C2) 사이에 소오스 선택신호를 받아 구동하는 소오스 선택 트랜지스터(37)가 있다.
그리고 행방향으로 배열된 드레인 선택 트랜지스터(36)의 게이트에 드레인 선택신호를 인가하기 위한 드레인 선택라인(38)이 워드라인(30)과 평행한 방향으로 배치되어 있고, 행방향으로 배열된 소오스 선택 트랜지스터(37)의 게이트에 소오스 선택신호를 인가하기 위한 소오스 선택라인(39)이 워드라인(30)과 평행한 방향으로 배치되어 있다.
| 비트라인 | 드레인라인 | 소오스라인 | 소오스 | 워드라인 | 구별라인 | |
| 레벨쓰기 | 5∼6V | 12V | 0V | 5V | 5∼10V | 10∼12V |
| 레벨읽기 | 1V | 5V | 0V | 5V | 7∼10V | 5∼10V |
| 레벨지우기 | 12V 또는 3.3∼5V | 15V 또는 7∼10V | float | 0V | 0V 또는-10V | float |
| 색쓰기 | 0V | 5V | 5∼6V | 12V | 10∼12V | 5∼10V |
| 색읽기 | 1V | 5V | 0V | 5V | 7∼10V | 0V |
| 색지우기 | float | 0V | 12V 또는3.3∼5V | 15V 또는7∼10V | float | 0V 또는 -10V |
상기와 같은 구성을 갖는 비휘발성 메모리소자를 이용한 데이터 센싱방법을 표4와 도 6을 참조하여 설명하면 다음과 같다.
데이터 센싱동작을 설명하기 전에 본발명의 플래쉬메모리셀은 제 1 컨트롤게이트(56a)에서 보는 하나의 문턱전압에 대해서 두개의 상태를 갖는다. 이때 하나의 문턱전압에 대하여 두 개의 상태를 '색(color)이 다른 상태'라고 정의한다. 그리고 이것을 하나의 문턱전압에 대하여 두 개의 상태가 축퇴(Degenerate)되어 있다고 한다.
색의 구별은 제 2 플로팅게이트(53b)에 전자가 있고 없음을 제 2 컨트롤게이트(56b)에 전압을 인가하였을 때 전류가 흐르고 흐르지 않는 상태로써 구별한다.
예를들어서 제 1 채널에 전류가 흐를 수 있도록 워드라인(W/L) 즉, 제 1 컨트롤게이트(56a)에 전압을 인가한 후에 제 2 컨트롤게이트(56b)에 전압을 인가하여 제 2 채널에 전류가 흐를 경우는 '흰색'으로 정의하고, 반대로 제 2 채널에 전류가 흐르지 않을 경우를 '검정색'이라고 정의한다.
그리고 흰색일 때는 로직 '1'으로 나타내고 검정색일 때는 로직 '0'으로 나타낸다.
그리고 플래쉬메모리셀에 두 개의 문턱전압을 설정하고 각 문턱전압에 따라 검정상태와 흰상태를 형성하므로써 플래쉬메모리셀에 최소한 4가지의 정보를 저장할 수 있다.
상기에 정의한 바와 같이 플로팅게이트가 제 1, 제 2 플로팅게이트(53a,53b)로 나뉘어 있기 때문에 각각에 전하가 저장되었는지 저장되지 않았는지의 상태에 따라서 최소한 2비트로 데이터 상태를 나타낼 수 있다.
이때 제 1 플로팅게이트(53a)에 데이터를 쓰는 것을 '레벨쓰기'라고 하고, 데이터를 읽는 것을 '레벨읽기'라고 하며, 데이터를 소거하는 것을 '레벨지우기'라고 정의한다.
그리고 제 2 플로팅게이트(53b)에 데이터를 쓰는 것을 '색쓰기'라고 하고, 데이터를 읽는 것을 '색읽기'라고 하며, 데이터를 지우는 것을 '색지우기'라고 정의한다.
상기에서 '레벨쓰기'는 선택된 플래쉬메모리셀의 제 1 플로팅게이트(53a)에 전자를 주입하는 것을 의미하고, '레벨읽기'는 선택된 플래쉬메모리셀의 제 1 플로팅게이트(53a)에 저장된 플래쉬메모리셀의 문턱전압을 읽는 것을 의미하고, '레벨지우기'는 선택된 플래쉬메모리셀의 드레인 라인을 따라 플래쉬메모리셀의 제 1 플로팅게이트(53a)로부터 전자를 빼내는 것을 의미한다.
그리고 색쓰기는 선택된 플래쉬메모리셀의 제 2 플로팅게이트(53b)에 전자를 주입하는 것을 의미하고, '색읽기'는 선택된 플래쉬메모리셀의 제 2 플로팅게이트(53b)에 의해서 형성된 플래쉬메모리셀의 색깔상태를 읽는 것을 의미하고, '색지우기'는 선택된 플래쉬메모리셀의 소오스 라인을 따라 플래쉬메모리셀의 제 2 플로팅게이트(53b)로부터 전자를 빼내는 것을 의미한다.
상기와 같은 본 발명 비휘발성 메모리소자 중 선택된 플래쉬메모리셀(40)에서 상기 각 동작에 대하여 설명하면 다음과 같다.
먼저, 레벨쓰기 동작은 도 5a와 도 6과 표4에 나타낸 바와 같이 제 2 플로팅게이트(53b) 하부의 제 2 채널에 전류가 흐를 수 있도록 구별라인(Distinguish line)(31)에 10∼12V의 전압을 인가한다. 이후에 비트라인(Bit-line)(32)에 5∼6V의 전압을 인가한 후 드레인 선택트랜지스터(36)를 통해서 드레인라인(34)에 비트라인 전압을 인가한다. 그리고 워드라인(30)은 5∼10V의 전압을 인가해서 제 1 채널에 전류가 흐르도록 하여서 소오스에서 제 2 채널을 지나서 제 1 채널을 통해서 드레인 근처에서 발생하는 뜨거운전자(hot electron)를 제 1 플로팅게이트(53a)로 유입시킨다. 이때 제 1 플로팅게이트(53a)로 전자가 유입되면서 플래쉬메모리셀의 문턱전압이 증가하고 원하는 문턱전압에 도달하면 레벨쓰기 동작을 중지한다.
다음에 레벨읽기 동작은 도 6과 표4에 나타낸 바와 같이 선택된 플래쉬메모리셀(40)의 구별라인(31)에 5∼10V의 전압을 인가해서 제 2 플로팅게이트(53b) 아래의 제 2 채널에 전류가 흐르도록 한다. 그리고 제 1 채널에 전류가 흐를 수 있도록 워드라인(30)에 7∼10V의 전압을 인가하고, 비트라인에 1V의 전압을 인가한 후에 드레인 선택트랜지스터(36)를 통해서 선택한 드레인라인(34)에 비트라인(32) 전압을 전달하여 플래쉬메모리셀에 흐르는 전류를 감지(sensing)하여 문턱전압을 읽어낸다.
다음에 레벨지우기 동작은 선택된 플래쉬메모리셀(40)의 워드라인(30)에 0 또는 -10V의 전압을 인가하고, 선택된 드레인라인(34)에 7∼10V 또는 15V의 전압을 인가해서 제 1 플로팅게이트(53a)와 드레인(54a)사이의 제 1 게이트절연막(52) 사이로 전자터널링 현상을 일어나게 함으로써 지우기를 수행한다.
다음에 색쓰기 동작은 선택된 워드라인(30)에 10∼12V의 전압을 인가해서 제 1 플로팅게이트(53a) 아래의 제 1 채널에 전류가 흐를 수 있도록 한 후에 공통소오스 라인의 전압을 소오스 선택트랜지스터(37)를 이용하여 선택된 소오스라인(35)에 전달하고, 구별라인(31)에 5∼10V의 전압을 인가해서 제 2 채널에 전류가 흐르도록 함으로써 드레인(54a)으로부터 제 1 채널을 지나 제 2 채널을 통해서 소오스(54b) 근처에서 발생하는 뜨거운 전자(hot electron)가 제 2 플로팅게이트(53b)로 유입되도록 한다. 이때 제 2 플로팅게이트(53b)로 전자가 유입되면서 플래쉬메모리셀의 문턱전압은 증가하고 원하는 문턱전압에 도달하면 쓰기 동작을 중지한다.
다음에 색읽기 동작은 선택된 워드라인(30)에 7∼10V의 전압을 인가해서 제 1 플로팅게이트(53a) 아래의 제 1 채널에 전류가 흐를 수 있도록 한다. 이후에 선택된 구별라인(31)에 1V 이하의 전압을 인가하고 비트라인(32)에 1V의 전압을 인가해서 제 2 채널에 흐르는 전류를 감지해서 전류가 흐를 경우는 흰색으로 판정하고 전류가 흐르지 않을 경우는 검정색으로 판정한다.
다음에 색지우기 동작은 구별라인(31)에 0V 또는 -10V의 전압을 인가하고 소오스라인(35)에 5∼6V의 전압을 인가해서 제 2 플로팅게이트(53b)와 소오스(54b) 사이의 제 1 게이트절연막(52) 사이로 전자터널링(electron tunneling) 현상이 일어나게 하므로써 색지우기 동작을 수행한다.
예를들어 구별라인(31)에 -10V, 소오스라인(35)에 3.3∼5V를 인가하거나, 구별라인(31)에 0V, 소오스라인(35)에 12V의 전압을 인가해서 제 2 플로팅게이트(53b)를 과도하게 지워서 구별라인(31) 전압이 낮을 때 제 2 채널에 전류가 흐를 수 있도록 한다. 이때 드레인라인(34)은 플로트(float)시켜서 제 1 채널에 전류가 흐르지 않도록 한다.
상기와 같은 동작을 하는 본 발명 비휘발명 메모리소자에 2비트의 정보를 저장할 수도 있고 3비트의 정보를 저장할 수도 있다.
첫번째로 본 발명 제 1 실시예로써 플래쉬메모리셀에 2비트의 정보가 저장되어 있을 경우에 비휘발성 메모리소자의 상태를 읽어내는 방법에 대해서 설명한다.
도 7의 (a) 내지 (c)는 본 발명 제 1 실시예에 따른 비휘발성 메모리소자의 2비트 정보 센싱방법을 나타낸 도면이고, 도 8과 도 9는 본 발명 제 1 실시예에 따른 문턱전압 분포를 나타낸 도면이다.
두 개의 플로팅게이트를 구비한 비휘발성 메모리셀에 2비트의 정보가 저장되었다는 것은 제 1, 제 2 플로팅게이트에 각각 전하가 저장되어 있고 저장되어 있지 않고의 상태에 따라서 4가지 상태로 나타낼 수 있다.
상기와 같은 4가지 상태를 센싱하는 방법에 대하여 설명한다.
먼저, 색읽기 동작을 진행하여 제 2 플로팅게이트(53b) 하부의 제 2 채널로 전류가 흐르는지 흐르지 않는지를 검색하여 색의 상태를 읽어낸다.
이후에 레벨쓰기 동작을 이용해서 플래쉬메모리셀의 제 1 플로팅게이트(53a)에 제 1, 제 2 문턱전압(Vth1,Vth2)을 프로그램 한다. 이때 구별라인(31)은 항상 10∼12V로 충분히 큰 전압을 가해서 제 2 채널에 전류가 흐르도록 한다.
그리고 제 1, 제 2 문턱전압 사이에 기준전압을 설정한다. 이때 상기 프로그램된 제 1, 제 2 문턱전압의 크기에 따라서 센싱되는 셀 전류의 크기가 다르게 된다. 즉, 상기와 같이 문턱전압이 다르게 프로그램된 제 1 플로팅게이트(53a)는 워드라인에 읽기 조건의 전압을 인가하면 각 상태에 해당하는 크기의 전류가 발생한다.
상기에서와 같이 색상태를 읽어내고, 읽어낸 색상태에 따라서 각각 레벨읽기 동작을 한다.
먼저 도 7의 (a)와 (b)에 도시한 바와 같이 색상태가 '검정상태' 또는 '흰상태'일 때 각각 셀전류를 기준전류와 비교하여 셀전류가 기준전류보다 큰경우에는 '0'상태로 나타내고, 셀전류가 기준전류보다 작은경우에는 '1'상태로 나타낸다.
도 7의 (a)에 나타나 있듯이 전하가 저장되어 있지 않은 검정상태 보다 흰상태가 컨트롤게이트에 인가되는 문턱전압이 더 높다.
상기에서 제 2 플로팅게이트(53b)가 '검정상태'일 때 플래쉬메모리셀은 '00'과 '01'의 2가지 상태로 나타낼 수 있다.
그리고 제 2 플로팅게이트(53b)가 '흰상태'일 때 플래쉬메모리셀은 '10'과 '11'의 2가지 상태로 나타낼 수 있다.
상기에 설명한 바와 같이 한개의 플래쉬메모리셀에 2비트의 정보를 저장할 수 있을 때 도 7의 (c)에서와 같이 '00', '01', '10', '11'의 4가지 상태로 구분하여 센싱할 수 있다.
그리고 복수개의 플래쉬메모리셀에 레벨쓰기 동작을 하면 각 상태에 따라 분포를 갖게되는데, 이때 분포는 읽기여유(read margin)를 만들어낸다.
이때 읽기여유는 도 7에 도시한 바와 같이 '0'상태의 최소전류에서 '1'상태의 최대전류를 뺀 값을 이등분한 값에 해당한다.
본 발명 제 1 실시예에 따른 분포는 도 8의 (a)와 (b)에 도시한 바와 같이 제 2 플로팅게이트(53b) 하부의 제 2 채널이 전류가 흐르지 않는 '검정상태'의 분포를 갖을 때, 제 1 컨트롤게이트(56a)는 제 1, 제 2 문턱전압(Vth1,Vth2)에서 각각 '0'상태와 '1'상태의 분포를 갖는다.
그리고 도 9의 (a)와 (b)에 도시한 바와 같이 제 2 플로팅게이트(53b) 하부의 제 2 채널에 전류가 흐르는 '흰상태'일 때, 제 1 컨트롤게이트(56a)는 제 1, 제 2 문턱전압(Vth1,Vth2)에서 각각 '0'상태와 '1'상태의 분포를 갖는다.
이때 읽기여유를 크게하려면 제 1, 제 2 문턱전압(Vth1,Vth2)간의 차를 크게하거나 각 상태의 분포(W)를 작게하면 된다.
상기에서와 같이 2비트의 정보가 저장된 플래쉬메모리셀을 '00', '01', '10', '11'의 4가지 상태로 구분하여 센싱할 수 있다.
두번째로, 본 발명 제 2 실시예로써 플래쉬메모리셀에 3비트의 정보가 저장되어 있을 때 비휘발성 메모리소자의 데이터를 센싱하는 방법에 대해서 설명한다.
도 10의 (a) 내지 (c)는 본 발명 제 2 실시예에 비휘발성 메모리소자의 3비트 정보 센싱방법을 나타낸 도면이고, 도 11과 도 12는 본 발명 제 2 실시예에 따른 문턱전압 분포를 나타낸 도면이다.
두 개의 플로팅게이트를 구비한 비휘발성 메모리셀에 3비트의 정보를 저장한다는 것은 제 2 플로팅게이트(53b)에 전하가 저장되어 있고 저장되어 있지 않고에 따른 두가지 색상태와, 제 1 플로팅게이트(53a)에 2비트의 정보를 저장하는 4가지 상태를 조합해서 8가지 상태로 이루어지는 것이다.
다음에 상기와 같은 8가지 상태를 센싱하는 각각의 방법에 대하여 설명한다.
먼저, 색읽기 동작을 진행하여 제 2 플로팅게이트(53b) 하부의 제 2 채널로 전류가 흐르는지 흐르지 않는지를 검색하여 색의 상태를 읽어낸다.
이후에 레벨쓰기 동작을 이용해서 플래쉬메모리셀에 제 1, 제 2, 제 3, 제 4 문턱전압(Vth1,Vth2,Vth3,Vth4)을 프로그램 한다. 이때 구별라인(31)은 항상 10∼12V로 충분히 큰 전압을 가해서 제 2 채널에 전류가 흐르도록 한다. 그리고 제 1, 제 2, 제 3, 제 4 문턱전압의 각 사이에 제 1, 제 2, 제 3 기준전압(Vref1, Vref2, Vref3)을 설정한다.
이때 상기 프로그램된 문턱전압의 크기에 따라서 셀전류의 크기가 다르게 된다. 즉, 상기와 같이 문턱전압이 다르게 프로그램된 제 1 플로팅게이트(53a)는 워드라인에 읽기 조건의 전압을 인가하면 각 상태에 해당하는 크기의 전류가 발생한다.
이후에 제 2 채널에 흐르는 전류를 검색하여 읽어낸 색상태에 따라 각각 레벨읽기 동작을 한다.
먼저, 도 10의 (a),(b)에 도시한 바와 같이 색상태가 '검정상태' 또는 '흰상태'일 때 각각 셀전류를 제 1, 제 2, 제 3 기준전류와 비교하여 셀전류가 제 1 기준전류보다 큰경우에는 '00'상태로 나타내고, 셀전류가 제 2 기준전류보다 크고 제 1 기준전류보다 작은경우에는 '01'상태로 나타낸다. 그리고 셀전류가 제 3 기준전류보다 크고 제 2 기준전류보다 작은경우에는 '10'상태로 나타내고, 셀전류가 제 3 기준전류보다 작으면 '11'상태로 나타낸다.
도 10의 (a)에 도시한 전류-전압 특성 곡선에서와 같이 검정상태가 흰상태 보다 문턱전압이 낮다.
도 10의 (c)에 도시한 바와 같이 검정상태를 '0'으로 나타낼 경우에 플래쉬메모리셀은 '000', '001', '010', '011'의 4가지 상태로 나타낼 수 있다.
그리고 흰상태를 '1'로 나타낼 경우에 플래쉬메모리셀은 '100', '101', '110', '111'의 4가지 상태로 나타낼 수 있다.
다음에 본 발명 제 2 실시예의 각 문턱전압에 따른 분포는 도 11의 (a)와 (b)에 도시한 바와 같이 제 2 플로팅게이트(53b) 하부의 제 2 채널에 전류가 흐르지 않는 '검정상태'의 분포를 갖을 때, 제 1 컨트롤게이트(56a)는 제 1, 제 2, 제 3, 제 4 문턱전압(Vth1,Vth2,Vth3,Vth4)에서 각각 '00', '01', '10', '11'상태의 4개의 분포를 갖는다.
그리고 도 12의 (a)와 (b)에 도시한 바와 같이 제 2 플로팅게이트(53b) 하부의 제 2 채널에 전류가 흐르는 '흰상태'일 때, 제 1 컨트롤게이트(56a)는 제 1, 제 2, 제 3, 제 4 문턱전압(Vth1,Vth2,Vth3,Vth4)에서 각각 '00', '01', '10', '11'상태의 4개의 분포를 갖는다.
이때 읽기여유를 크게하려면 제 1 내지 제 4 문턱전압간의 차를 크게하거나 각 상태의 분포(W)를 작게하면 된다.
상기와 같은 본 발명 비휘발성 메모리소자와 그의 셀어레이 및 그의 데이타 센싱방법은 다음과 같은 효과가 있다.
첫째, 본 발명의 2비트의 정보를 읽기위한 여유가 종래 1비트의 읽기여유와 동일하고, 본 발명의 3비트의 정보를 읽기 위한 여유가 종래 2비트의 읽기여유와 동일하므로 동일 비트의 정보를 저장할 때 큰 읽기여유를 가지고 구현할 수 있다.
둘째, 종래 기술로써는 구현하기 어려운 플래쉬메모리셀당 3비트의 정보를 저장할 수 있으므로 셀당 1비트씩 저장하는 64M 비트 플래쉬칩을 제조하는 공정으로 256M 비트의 플래쉬칩을 구현할 수 있다.
Claims (10)
- 반도체기판,상기 반도체기판상에 제 1 게이트절연막,상기 제 1 게이트절연막 상에서 서로 격리되어 형성된 제 1, 제 2 플로팅게이트,상기 제 1, 제 2 플로팅게이트 일측의 반도체기판에 각각 형성된 불순물영역,상기 제 1, 제 2 플로팅게이트를 포함한 상기 반도체기판상에 형성된 제 2 게이트절연막,상기 제 1 플로팅게이트 상부 및 일측을 감싸도록 상기 제 2 게이트절연막상에 형성된 제 1 컨트롤게이트와,상기 제 2 플로팅게이트 상부 및 일측을 감싸며 상기 제 1 컨트롤게이트와 격리되어 상기 제 2 게이트절연막상에 형성된 제 2 컨트롤게이트를 단위소자의 구성요소로 하여 구성됨을 특징으로 하는 비휘발성 메모리소자.
- 제 1 항에 있어서, 상기 제 1 플로팅게이트 일측의 반도체기판에 형성된 불순물영역은 드레인이고, 상기 제 2 플로팅게이트 일측의 반도체기판에 형성된 불순물영역은 소오스임을 특징으로 하는 비휘발성 메모리소자.
- 제 1, 제 2 플로팅게이트와 제 1, 제 2 컨트롤게이트와 소오스와 드레인으로 구성되어 매트릭스 형태로 배열된 복수개의 단위 플래쉬메모리셀과,행방향으로 배열된 각 단위 플래쉬메모리셀의 제 1 컨트롤게이트에 접속되도록 열방향으로 복수개 배치된 워드라인과,열방향으로 배열된 각 단위 플래쉬메모리셀의 제 2 컨트롤게이트에 접속되도록 상기 워드라인과 직교하여 행방향으로 복수개 배치된 구별라인과,전원전압 콘택에 접속되어 상기 워드라인과 직교하도록 열방향으로 복수개 배치된 비트라인과,접지전압 콘택에 접속되어 상기 비트라인과 평행하게 열방향으로 복수개 배치된 접지라인과,열방향으로 배열된 각 플래쉬메모리셀의 드레인에 콘택되도록 상기 비트라인과 평행하게 열방향으로 복수개 배치된 드레인라인과,열방향으로 배열된 각 플래쉬메모리셀의 소오스에 콘택되도록 상기 접지라인과 평행하게 열방향으로 복수개 배치된 소오스라인과,상기 드레인라인과 전원전압 콘택 사이에 행방향으로 복수개 배치된 드레인 선택트랜지스터와,행방향으로 배열된 상기 드레인 선택트랜지스터에 드레인 선택신호를 인가하기 위해 상기 워드라인과 평행한 방향으로 배치된 드레인 선택라인과,상기 소오스라인과 접지전압 콘택 사이에 행방향으로 복수개 배치된 소오스 선택트랜지스터와,행방향으로 배열된 상기 소오스 선택트랜지스터에 소오스 선택신호를 인가하기 위해 상기 워드라인과 평행한 방향으로 배치된 소오스 선택라인을 포함하여 구성됨을 특징으로 하는 비휘발성 메모리소자의 셀어레이.
- 제 3 항에 있어서, 상기 드레인은 제 1 플로팅게이트의 일측에 위치하는 것을 특징으로 하는 비휘발성 메모리소자의 셀어레이.
- 제 3 항에 있어서, 상기 소오스는 제 2 플로팅게이트의 일측에 위치하는 것을 특징으로 하는 비휘발성 메모리소자의 셀어레이.
- 제 1, 제 2 플로팅게이트와 제 1, 제 2 컨트롤게이트와 소오스와 드레인으로 구성된 임의의 단위 플래쉬메모리셀을 선택하는 단계,상기 제 1 플로팅게이트 하부의 제 1 채널에 전류가 흐르도록 한 후에 상기 제 2 플로팅게이트 하부의 제 2 채널에 전류가 흐르는지 흐르지 않는지를 검출하여 상기 제 2 플로팅게이트의 색상태를 센싱하는 단계,상기 제 2 채널에 전류가 흐르도록 설정한 후에 상기 제 1 플로팅게이트에 레벨쓰기 동작을 진행하여 문턱전압을 다르게 형성하는 단계,상기 제 1 플로팅게이트 하부의 제 1 채널의 셀전류를 측정하는 단계,상기 측정된 셀전류를 기준전류와 비교하여 제 1 플로팅게이트의 레벨 상태를 센싱하는 단계,상기 제 2 플로팅게이트의 색상태와 제 1 플로팅게이트의 레벨 상태에 따라서 상기 플래쉬메모리셀에 저장된 n비트의 정보를 센싱하는 단계를 통하여 진행됨을 특징으로 하는 비휘발성 메모리소자의 데이터 센싱방법.
- 제 6 항에 있어서, 상기 제 2 채널에 전류가 흐를 경우는 흰상태로써 센싱하고, 흐르지 않을 경우는 검은상태로써 센싱함을 특징으로 하는 비휘발성 메모리소자의 데이터 센싱방법.
- 제 6 항에 있어서, 상기 제 1 플로팅게이트의 문턱전압은 2K(K ≥1)의 문턱전압 레벨을 갖도록 형성할 수 있음을 특징으로 하는 비휘발성 메모리소자의 데이터 센싱방법.
- 제 6 항에 있어서, 상기 제 2 플로팅게이트의 두가지 색상태에 따라서 각각 1 가지 상태(1비트 로직('1'과 '0'))를 갖는 상기 제 1 플로팅게이트를 조합해서 2비트의 정보를 센싱할 수 있음을 특징으로 하는 비휘발성 메모리소자의 데이터 센싱방법.
- 제 6 항에 있어서, 상기 제 2 플로팅게이트의 두가지 색상태에 따라서 각각 4가지 레벨 상태(2비트 로직('00','01','10','11'))를 갖는 상기 제 1 플로팅게이트를 조합해서 3비트의 정보를 센싱할 수 있음을 특징으로 하는 비휘발성 메모리소자의 데이터 센싱방법.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990043252A KR100308132B1 (ko) | 1999-10-07 | 1999-10-07 | 비휘발성 메모리소자와 그의 셀어레이 및 그의 데이타 센싱방법 |
| US09/679,807 US6313501B1 (en) | 1999-10-07 | 2000-10-05 | Nonvolatile memory, cell array thereof, and method for sensing data therefrom |
| US09/942,541 US6438027B1 (en) | 1999-10-07 | 2001-08-31 | Nonvolatile memory, cell array thereof, and method for sensing data therefrom |
| US10/126,584 US6501680B1 (en) | 1999-10-07 | 2002-04-22 | Nonvolatile memory, cell array thereof, and method for sensing data therefrom |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990043252A KR100308132B1 (ko) | 1999-10-07 | 1999-10-07 | 비휘발성 메모리소자와 그의 셀어레이 및 그의 데이타 센싱방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010036298A KR20010036298A (ko) | 2001-05-07 |
| KR100308132B1 true KR100308132B1 (ko) | 2001-11-02 |
Family
ID=19614349
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990043252A KR100308132B1 (ko) | 1999-10-07 | 1999-10-07 | 비휘발성 메모리소자와 그의 셀어레이 및 그의 데이타 센싱방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6313501B1 (ko) |
| KR (1) | KR100308132B1 (ko) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100686681B1 (ko) * | 1999-02-01 | 2007-02-27 | 가부시키가이샤 히타치세이사쿠쇼 | 반도체 집적 회로 및 불휘발성 기억 소자 |
| US6501680B1 (en) | 1999-10-07 | 2002-12-31 | Hyundai Electronics Industries Co., Ltd. | Nonvolatile memory, cell array thereof, and method for sensing data therefrom |
| JP4923318B2 (ja) * | 1999-12-17 | 2012-04-25 | ソニー株式会社 | 不揮発性半導体記憶装置およびその動作方法 |
| JP2002334588A (ja) * | 2001-05-11 | 2002-11-22 | Seiko Epson Corp | 不揮発性半導体記憶装置のプログラム方法 |
| US6621739B2 (en) * | 2002-01-18 | 2003-09-16 | Sandisk Corporation | Reducing the effects of noise in non-volatile memories through multiple reads |
| US6690058B2 (en) | 2002-04-10 | 2004-02-10 | Ching-Yuan Wu | Self-aligned multi-bit flash memory cell and its contactless flash memory array |
| KR100466197B1 (ko) * | 2002-07-18 | 2005-01-13 | 주식회사 하이닉스반도체 | 플래시 메모리 셀 및 그 제조방법 |
| JP4524735B2 (ja) * | 2003-06-20 | 2010-08-18 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| US7730012B2 (en) * | 2004-06-25 | 2010-06-01 | Apple Inc. | Methods and systems for managing data |
| US7558108B2 (en) * | 2004-11-02 | 2009-07-07 | Tower Semiconductor Ltd. | 3-bit NROM flash and method of operating same |
| US7038928B1 (en) * | 2004-11-17 | 2006-05-02 | Macronix International Co., Ltd. | Method of determining optimal voltages for operating two-side non-volatile memory and the operating methods |
| US20070210369A1 (en) * | 2006-03-13 | 2007-09-13 | Bomy Chen | Single gate-non-volatile flash memory cell |
| US8416624B2 (en) | 2010-05-21 | 2013-04-09 | SanDisk Technologies, Inc. | Erase and programming techniques to reduce the widening of state distributions in non-volatile memories |
| CN106486362B (zh) * | 2015-08-28 | 2020-03-10 | 中芯国际集成电路制造(上海)有限公司 | 测试结构及其形成方法、测试方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06326328A (ja) * | 1993-03-16 | 1994-11-25 | Citizen Watch Co Ltd | 半導体不揮発性記憶装置およびその製造方法 |
| JPH08204160A (ja) * | 1995-01-27 | 1996-08-09 | Sanyo Electric Co Ltd | 不揮発性半導体メモリ装置 |
| US5950087A (en) * | 1998-09-10 | 1999-09-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method to make self-aligned source etching available in split-gate flash |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0797608B2 (ja) * | 1988-10-19 | 1995-10-18 | 株式会社東芝 | 不揮発性半導体メモリおよびその製造方法 |
| US5364806A (en) * | 1991-08-29 | 1994-11-15 | Hyundai Electronics Industries Co., Ltd. | Method of making a self-aligned dual-bit split gate (DSG) flash EEPROM cell |
| US5313421A (en) * | 1992-01-14 | 1994-05-17 | Sundisk Corporation | EEPROM with split gate source side injection |
| US6243293B1 (en) * | 1992-01-29 | 2001-06-05 | Interuniversitair Micro-Elektronica Centrum | Contacted cell array configuration for erasable and programmable semiconductor memories |
| US5723888A (en) * | 1993-05-17 | 1998-03-03 | Yu; Shih-Chiang | Non-volatile semiconductor memory device |
| ATE213562T1 (de) * | 1995-08-11 | 2002-03-15 | Imec Inter Uni Micro Electr | Verfahren zum programmieren einer flash-eeprom- speicherzelle unter optimierung des niedrigen leistungsverbrauchs und verfahren zum löschen dieser zelle |
| US6091634A (en) * | 1997-04-11 | 2000-07-18 | Programmable Silicon Solutions | Compact nonvolatile memory using substrate hot carrier injection |
| DE69832019T2 (de) * | 1997-09-09 | 2006-07-20 | Interuniversitair Micro-Electronica Centrum Vzw | Verfahren zur Löschung und Programmierung eines Speichers in Kleinspannungs-Anwendungen und Anwendungen mit geringer Leistung |
| US5851881A (en) * | 1997-10-06 | 1998-12-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of making monos flash memory for multi-level logic |
| US6236082B1 (en) * | 1998-08-13 | 2001-05-22 | National Semiconductor Corporation | Floating gate semiconductor device with reduced erase voltage |
-
1999
- 1999-10-07 KR KR1019990043252A patent/KR100308132B1/ko not_active IP Right Cessation
-
2000
- 2000-10-05 US US09/679,807 patent/US6313501B1/en not_active Expired - Fee Related
-
2001
- 2001-08-31 US US09/942,541 patent/US6438027B1/en not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06326328A (ja) * | 1993-03-16 | 1994-11-25 | Citizen Watch Co Ltd | 半導体不揮発性記憶装置およびその製造方法 |
| JPH08204160A (ja) * | 1995-01-27 | 1996-08-09 | Sanyo Electric Co Ltd | 不揮発性半導体メモリ装置 |
| US5950087A (en) * | 1998-09-10 | 1999-09-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method to make self-aligned source etching available in split-gate flash |
Also Published As
| Publication number | Publication date |
|---|---|
| US20020060337A1 (en) | 2002-05-23 |
| US6313501B1 (en) | 2001-11-06 |
| KR20010036298A (ko) | 2001-05-07 |
| US6438027B1 (en) | 2002-08-20 |
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| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
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|
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|
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