JPH08236650A - 不揮発性半導体記憶装置及びその書き込み方法 - Google Patents
不揮発性半導体記憶装置及びその書き込み方法Info
- Publication number
- JPH08236650A JPH08236650A JP35008795A JP35008795A JPH08236650A JP H08236650 A JPH08236650 A JP H08236650A JP 35008795 A JP35008795 A JP 35008795A JP 35008795 A JP35008795 A JP 35008795A JP H08236650 A JPH08236650 A JP H08236650A
- Authority
- JP
- Japan
- Prior art keywords
- source
- memory cell
- voltage
- drain
- memory device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Abstract
(57)【要約】
【課題】仮想接地方式のフラッシュメモリの書き込み動
作時に他のメモリセルの誤書き込みを防止する。 【解決手段】メモリセルＭ(3,6) に書き込みを行う場
合、このメモリセルＭ(3,6) とドレインを共有するメモ
リセルＭ(3,7) のソースにドレインと同じ６Ｖを印加
し、そのメモリセルＭ(3,7) とソースを共有するメモリ
セルＭ(3,8) のドレイン及びそのメモリセルＭ(3,8) と
ドレインを共有するメモリセルＭ(3,9) のソースに夫々
３Ｖを印加し、他のビット線及びソース線を総て０Ｖと
する。 【効果】通常誤書き込みが起こりやすいメモリセルＭ
(3,10)を含む総てのメモリセルの誤書き込みが防止でき
る。
作時に他のメモリセルの誤書き込みを防止する。 【解決手段】メモリセルＭ(3,6) に書き込みを行う場
合、このメモリセルＭ(3,6) とドレインを共有するメモ
リセルＭ(3,7) のソースにドレインと同じ６Ｖを印加
し、そのメモリセルＭ(3,7) とソースを共有するメモリ
セルＭ(3,8) のドレイン及びそのメモリセルＭ(3,8) と
ドレインを共有するメモリセルＭ(3,9) のソースに夫々
３Ｖを印加し、他のビット線及びソース線を総て０Ｖと
する。 【効果】通常誤書き込みが起こりやすいメモリセルＭ
(3,10)を含む総てのメモリセルの誤書き込みが防止でき
る。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置およびその書き込み方法に関し、特にフラッシュ
型ＥＥＰＲＯＭ等の不揮発性半導体記憶装置およびその
書き込み方法に関する。
憶装置およびその書き込み方法に関し、特にフラッシュ
型ＥＥＰＲＯＭ等の不揮発性半導体記憶装置およびその
書き込み方法に関する。
【０００２】
【従来の技術】ＥＥＰＲＯＭ（Electrically Erasable
and Programmable Read Only Memory)は、電気的に書き
込み及び消去することが可能であるとともに、電源を切
ってもデータが消えない不揮発性を有する。特に、全ビ
ット一括又はブロック単位でデータの消去を行うように
したフラッシュ型ＥＥＰＲＯＭ（「フラッシュメモリ」
と称する。）は、様々な分野で利用され、より大きな記
憶容量を持つ製品が期待されている。
and Programmable Read Only Memory)は、電気的に書き
込み及び消去することが可能であるとともに、電源を切
ってもデータが消えない不揮発性を有する。特に、全ビ
ット一括又はブロック単位でデータの消去を行うように
したフラッシュ型ＥＥＰＲＯＭ（「フラッシュメモリ」
と称する。）は、様々な分野で利用され、より大きな記
憶容量を持つ製品が期待されている。
【０００３】このフラッシュメモリをより高集積化及び
高容量化するための方式の１つとして、"A 1.28 μm2 C
ontactless Memory Cell Technology for a 3V-Only 64
MbitEEPROM" (久米他：IEDM 92, pp.991-993 : 1992 IE
EE)に記載されているようないわゆる「コンタクトレス
方式」が提案されている。このコンタクトレス方式で
は、各メモリセルのソース／ドレイン拡散層がそのまま
ソース線／ビット線を兼ねるように、行（columns ）、
列（rows）のマトリックスに配列されたメモリセルアレ
イの各行の複数のメモリセルのソース／ドレイン拡散層
を基板内に連続して形成しており、この種のＮＯＲ型の
セルアレイにそれまで必要であったメモリセル毎のドレ
インコンタクトを省くことで、セルサイズの縮小を可能
としている。但し、この文献に記載の方式では、各行の
メモリセルにソース拡散層とドレイン拡散層の一対が必
要であった。
高容量化するための方式の１つとして、"A 1.28 μm2 C
ontactless Memory Cell Technology for a 3V-Only 64
MbitEEPROM" (久米他：IEDM 92, pp.991-993 : 1992 IE
EE)に記載されているようないわゆる「コンタクトレス
方式」が提案されている。このコンタクトレス方式で
は、各メモリセルのソース／ドレイン拡散層がそのまま
ソース線／ビット線を兼ねるように、行（columns ）、
列（rows）のマトリックスに配列されたメモリセルアレ
イの各行の複数のメモリセルのソース／ドレイン拡散層
を基板内に連続して形成しており、この種のＮＯＲ型の
セルアレイにそれまで必要であったメモリセル毎のドレ
インコンタクトを省くことで、セルサイズの縮小を可能
としている。但し、この文献に記載の方式では、各行の
メモリセルにソース拡散層とドレイン拡散層の一対が必
要であった。
【０００４】一方、マスクＲＯＭ等の読み出し専用メモ
リでは、各メモリセルのソース／ドレイン拡散層がその
ままソース線／ビット線を兼ねるように上述の如く構成
するとともに、列方向に延びるワード線に沿った方向で
隣接する各一対のメモリセルで拡散層を共有するように
構成することにより、ビット線方向の各行のメモリセル
に１本のソース／ドレイン拡散層を設けるようにして高
集積化を図るようにしたいわゆる「仮想接地方式」が提
案されている（日経マイクロデバイス１９９３年１２月
号１２８〜１２９頁）。
リでは、各メモリセルのソース／ドレイン拡散層がその
ままソース線／ビット線を兼ねるように上述の如く構成
するとともに、列方向に延びるワード線に沿った方向で
隣接する各一対のメモリセルで拡散層を共有するように
構成することにより、ビット線方向の各行のメモリセル
に１本のソース／ドレイン拡散層を設けるようにして高
集積化を図るようにしたいわゆる「仮想接地方式」が提
案されている（日経マイクロデバイス１９９３年１２月
号１２８〜１２９頁）。
【０００５】この仮想接地方式は、"NOR Virtual Groun
d(NVG) - A New Scaling Concept for Very Hight Dens
ity FLASH EEPROM and its Implementation in a 0.5um
process：IEDM 92, pp.15-18 ：1993 IEEE)に記載され
ているように、フラッシュメモリに対しても提案されて
いる。以下、この文献に記載のフラッシュメモリにおけ
る仮想接地方式について説明する。
d(NVG) - A New Scaling Concept for Very Hight Dens
ity FLASH EEPROM and its Implementation in a 0.5um
process：IEDM 92, pp.15-18 ：1993 IEEE)に記載され
ているように、フラッシュメモリに対しても提案されて
いる。以下、この文献に記載のフラッシュメモリにおけ
る仮想接地方式について説明する。
【０００６】図１５は、従来の仮想接地方式によるフラ
ッシュメモリのメモリセルアレイの部分的な等価回路図
である。この図１５に示すフラッシュメモリの書き込み
動作を説明する。
ッシュメモリのメモリセルアレイの部分的な等価回路図
である。この図１５に示すフラッシュメモリの書き込み
動作を説明する。
【０００７】例えば、メモリセルＭ(3,6) にデータを書
き込む場合、ワード線Ｗ2 を１２Ｖ、他のワード線を０
Ｖ、ビット線Ｂ3 を６Ｖ、ビット線Ｂ4 をフローティン
グ（開放状態）、他のビット線を０Ｖ、ソース線Ｓ3 を
６Ｖ、ソース線Ｓ4 をフローティング、他のソース線を
０Ｖに夫々バイアスする。その結果、メモリセルＭ(3,
6) の制御ゲートに１２Ｖ、ドレインに６Ｖ、ソースに
０Ｖが夫々印加され、メモリセルＭ(3,6) の浮遊ゲート
にホットエレクトロンが注入されて、このメモリセルＭ
(3,6) は書き込まれた状態になる。
き込む場合、ワード線Ｗ2 を１２Ｖ、他のワード線を０
Ｖ、ビット線Ｂ3 を６Ｖ、ビット線Ｂ4 をフローティン
グ（開放状態）、他のビット線を０Ｖ、ソース線Ｓ3 を
６Ｖ、ソース線Ｓ4 をフローティング、他のソース線を
０Ｖに夫々バイアスする。その結果、メモリセルＭ(3,
6) の制御ゲートに１２Ｖ、ドレインに６Ｖ、ソースに
０Ｖが夫々印加され、メモリセルＭ(3,6) の浮遊ゲート
にホットエレクトロンが注入されて、このメモリセルＭ
(3,6) は書き込まれた状態になる。
【０００８】ここで、ソース線Ｓ3 に６Ｖが印加される
ことによって、メモリセルＭ(3,6)とビット線Ｂ3 を挟
んで右側に隣接するメモリセルＭ(3,7) の誤書き込みが
防止される。また、ビット線Ｂ4 がフローティングとさ
れることによって、ソースに６Ｖが印加される更に右の
メモリセルＭ(3,8) の誤書き込みが防止される。
ことによって、メモリセルＭ(3,6)とビット線Ｂ3 を挟
んで右側に隣接するメモリセルＭ(3,7) の誤書き込みが
防止される。また、ビット線Ｂ4 がフローティングとさ
れることによって、ソースに６Ｖが印加される更に右の
メモリセルＭ(3,8) の誤書き込みが防止される。
【０００９】
【発明が解決しようとする課題】しかし、上述の仮想接
地方式を採用した従来のフラッシュメモリの書き込み方
法においては、例えば、メモリセルＭ(3,6) にデータを
書き込む場合、４つ隣のメモリセルＭ(3,10)は、制御ゲ
ートに１２Ｖ及びドレインに０Ｖが夫々印加され、ソー
スがフローティングである。この条件は、データを書き
込まれていないメモリセルが、その浮遊ゲートとドレイ
ンとの電位差によるファウラー・ノードハイム（ＦＮ）
トンネル現象のためにデータ書き込みを起こしやすい条
件である。即ち、上述した従来の書き込み方法では、或
るメモリセルに書き込みを行う際に他のメモリセルに誤
書き込みが起こる可能性が高いという問題があった。
地方式を採用した従来のフラッシュメモリの書き込み方
法においては、例えば、メモリセルＭ(3,6) にデータを
書き込む場合、４つ隣のメモリセルＭ(3,10)は、制御ゲ
ートに１２Ｖ及びドレインに０Ｖが夫々印加され、ソー
スがフローティングである。この条件は、データを書き
込まれていないメモリセルが、その浮遊ゲートとドレイ
ンとの電位差によるファウラー・ノードハイム（ＦＮ）
トンネル現象のためにデータ書き込みを起こしやすい条
件である。即ち、上述した従来の書き込み方法では、或
るメモリセルに書き込みを行う際に他のメモリセルに誤
書き込みが起こる可能性が高いという問題があった。
【００１０】そこで、本発明の目的は、特に仮想接地方
式を採用した不揮発性半導体記憶装置において、選択さ
れたメモリセルへのデータ書き込み動作時に他のメモリ
セルに誤書き込みされることのない信頼性の高い不揮発
性半導体記憶装置の書き込み方法を提供することであ
る。
式を採用した不揮発性半導体記憶装置において、選択さ
れたメモリセルへのデータ書き込み動作時に他のメモリ
セルに誤書き込みされることのない信頼性の高い不揮発
性半導体記憶装置の書き込み方法を提供することであ
る。
【００１１】
【課題を解決するための手段】上記課題を解決するため
に、本発明では、半導体基板上に行および列のマトリッ
クスに配置されるように形成され、各メモリセルがソー
ス、ドレイン及び浮遊ゲートと制御ゲートを含む複合ゲ
ート構造を有するメモリセルアレイを備えた不揮発性半
導体記憶装置であって、各列に配置されたメモリセルの
隣接する２つが、それぞれのソース又はドレインとなる
１つの不純物拡散層を共有し、各列に配置された上記メ
モリセルの上記制御ゲートを含んでワード線が構成され
ており、列方向に交互に複数のビット線及び複数のソー
ス線が配列されており、上記メモリセルのソース又はド
レインである上記不純物拡散層が上記半導体基板内で行
方向に連続的に形成されてソース線又はビット線の少な
くとも一部を構成している不揮発性半導体記憶装置にお
いて、各ビット線を、隣接する２つのソース線の一方に
選択的に接続する選択的接続手段を備えている。
に、本発明では、半導体基板上に行および列のマトリッ
クスに配置されるように形成され、各メモリセルがソー
ス、ドレイン及び浮遊ゲートと制御ゲートを含む複合ゲ
ート構造を有するメモリセルアレイを備えた不揮発性半
導体記憶装置であって、各列に配置されたメモリセルの
隣接する２つが、それぞれのソース又はドレインとなる
１つの不純物拡散層を共有し、各列に配置された上記メ
モリセルの上記制御ゲートを含んでワード線が構成され
ており、列方向に交互に複数のビット線及び複数のソー
ス線が配列されており、上記メモリセルのソース又はド
レインである上記不純物拡散層が上記半導体基板内で行
方向に連続的に形成されてソース線又はビット線の少な
くとも一部を構成している不揮発性半導体記憶装置にお
いて、各ビット線を、隣接する２つのソース線の一方に
選択的に接続する選択的接続手段を備えている。
【００１２】上記選択的接続手段は、各ビット線を上記
隣接する２つのソース線の一方に接続する第１の選択ト
ランジスタと、上記隣接する２つのソース線の他方に接
続する第２の選択トランジスタとを有していてよい。
隣接する２つのソース線の一方に接続する第１の選択ト
ランジスタと、上記隣接する２つのソース線の他方に接
続する第２の選択トランジスタとを有していてよい。
【００１３】上記選択的接続手段は、上記第１の選択ト
ランジスタの導通を制御する第１の制御手段と、上記第
２の選択トランジスタの導通を制御する第２の制御手段
とを有していてよい。
ランジスタの導通を制御する第１の制御手段と、上記第
２の選択トランジスタの導通を制御する第２の制御手段
とを有していてよい。
【００１４】上記メモリセルアレイは、各ブロックの１
つの行に含まれるメモリセルの数が同じになるように、
行方向に複数のブロックに分割され、上記第１の選択ト
ランジスタと上記第２の選択トランジスタは、各ブロッ
ク毎に独立に設けられてよい。
つの行に含まれるメモリセルの数が同じになるように、
行方向に複数のブロックに分割され、上記第１の選択ト
ランジスタと上記第２の選択トランジスタは、各ブロッ
ク毎に独立に設けられてよい。
【００１５】別の観点では、半導体基板上に行および列
のマトリックスに配置されるように形成され、各メモリ
セルがソース、ドレイン及び浮遊ゲートと制御ゲートを
含む複合ゲート構造を有するメモリセルアレイを備えた
不揮発性半導体記憶装置であって、各列に配置されたメ
モリセルの隣接する２つが、それぞれのソース又はドレ
インとなる１つの不純物拡散層を共有し、各列に配置さ
れた上記メモリセルの上記制御ゲートを含んでワード線
が構成されており、上記メモリセルアレイが、各ブロッ
クの各行が２ｎ（ｎは正の整数）のメモリセルを含むよ
うに複数のブロックに分割された不揮発性半導体記憶装
置において、各ブロックに設けられた複数の副ビット線
のそれぞれが、上記半導体基板内に形成された連続した
１つの層を含み、その連続した１つの層により該ブロッ
クの行方向に配置されたメモリセルのドレインとなる不
純物拡散層が連続的に接続されており、隣接する２つの
ブロックに跨がるように形成された複数の副ソース線の
それぞれが、上記半導体基板内に形成された連続した１
つの層を含み、その連続した１つの層により上記２つの
ブロックの行方向に配置された２ｎ個のメモリセルのソ
ースとなる不純物拡散層が連続的に接続されており、各
ブロックにおいて、上記副ビット線と上記副ソース線と
が交互に配置されており、複数の主ビット線が上記行方
向に形成されており、各ブロックに設けられた上記複数
の副ビット線のそれぞれを、該ブロックに形成されたビ
ットコンタクトを介して上記複数の主ビット線の少なく
とも１つに接続するためのスイッチング手段を有してい
る。
のマトリックスに配置されるように形成され、各メモリ
セルがソース、ドレイン及び浮遊ゲートと制御ゲートを
含む複合ゲート構造を有するメモリセルアレイを備えた
不揮発性半導体記憶装置であって、各列に配置されたメ
モリセルの隣接する２つが、それぞれのソース又はドレ
インとなる１つの不純物拡散層を共有し、各列に配置さ
れた上記メモリセルの上記制御ゲートを含んでワード線
が構成されており、上記メモリセルアレイが、各ブロッ
クの各行が２ｎ（ｎは正の整数）のメモリセルを含むよ
うに複数のブロックに分割された不揮発性半導体記憶装
置において、各ブロックに設けられた複数の副ビット線
のそれぞれが、上記半導体基板内に形成された連続した
１つの層を含み、その連続した１つの層により該ブロッ
クの行方向に配置されたメモリセルのドレインとなる不
純物拡散層が連続的に接続されており、隣接する２つの
ブロックに跨がるように形成された複数の副ソース線の
それぞれが、上記半導体基板内に形成された連続した１
つの層を含み、その連続した１つの層により上記２つの
ブロックの行方向に配置された２ｎ個のメモリセルのソ
ースとなる不純物拡散層が連続的に接続されており、各
ブロックにおいて、上記副ビット線と上記副ソース線と
が交互に配置されており、複数の主ビット線が上記行方
向に形成されており、各ブロックに設けられた上記複数
の副ビット線のそれぞれを、該ブロックに形成されたビ
ットコンタクトを介して上記複数の主ビット線の少なく
とも１つに接続するためのスイッチング手段を有してい
る。
【００１６】上記スイッチング手段の導通を制御する手
段をさらに有していてよい。
段をさらに有していてよい。
【００１７】上記スイッチング手段は、上記複数の副ビ
ット線のそれぞれを、隣接する２つの上記主ビット線の
いずれか１つに接続する手段を有していてよい。
ット線のそれぞれを、隣接する２つの上記主ビット線の
いずれか１つに接続する手段を有していてよい。
【００１８】上記スイッチング手段は、上記複数の副ビ
ット線のそれぞれを、１つの上記主ビット線に接続する
第１の選択トランジスタと、この主ビット線に隣接する
他の主ビット線に接続する第２の選択トランジスタとを
有していてよい。
ット線のそれぞれを、１つの上記主ビット線に接続する
第１の選択トランジスタと、この主ビット線に隣接する
他の主ビット線に接続する第２の選択トランジスタとを
有していてよい。
【００１９】上記第１の選択トランジスタ及び上記第２
の選択トランジスタの導通を制御する手段をさらに有し
ていてよい。
の選択トランジスタの導通を制御する手段をさらに有し
ていてよい。
【００２０】上記行方向にそれぞれ形成され、上記複数
の主ビット線と交互に配置された複数の主ソース線と、
上記複数の副ソース線のそれぞれを、関連する上記２つ
のブロック間に設けられたソースコンタクトを介して上
記主ソース線の１つに接続する手段とをさらに有してい
てよい。
の主ビット線と交互に配置された複数の主ソース線と、
上記複数の副ソース線のそれぞれを、関連する上記２つ
のブロック間に設けられたソースコンタクトを介して上
記主ソース線の１つに接続する手段とをさらに有してい
てよい。
【００２１】また、本発明の不揮発性半導体記憶装置の
書き込み方法は、半導体基板上に行および列のマトリッ
クスに配置されるように形成され、各メモリセルがソー
ス、ドレイン及び浮遊ゲートと制御ゲートを含む複合ゲ
ート構造を有するメモリセルアレイを備えた不揮発性半
導体記憶装置であって、各列に配置されたメモリセルの
隣接する２つが、それぞれのソース又はドレインとなる
１つの不純物拡散層を共有し、各列に配置された上記メ
モリセルの上記制御ゲートを含んでワード線が構成され
ており、列方向に交互に複数のビット線及び複数のソー
ス線が配列されており、上記メモリセルのソース又はド
レインである上記不純物拡散層が上記半導体基板内で行
方向に連続的に形成されて上記ソース線又は上記ビット
線の少なくとも一部を構成している不揮発性半導体記憶
装置の書き込み方法において、書き込むべき第１のメモ
リセルの制御ゲートに第１の電圧、ドレインに第２の電
圧、ソースに上記第２の電圧より小さい第３の電圧を印
加して、該メモリセルの浮遊ゲートにホットエレクトロ
ンを注入し、上記第１のメモリセルとドレインを共有
し、ソースを共有しない第２のメモリセルのソースに上
記第２の電圧を印加し、上記第２のメモリセルとソース
を共有し、ドレインを共有しない第３のメモリセルのド
レイン、及び、上記第３のメモリセルとドレインを共有
し、ソースを共有しない第４のメモリセルのソースに、
上記第２の電圧より小さく、上記第３の電圧より大きい
第４の電圧を印加する。
書き込み方法は、半導体基板上に行および列のマトリッ
クスに配置されるように形成され、各メモリセルがソー
ス、ドレイン及び浮遊ゲートと制御ゲートを含む複合ゲ
ート構造を有するメモリセルアレイを備えた不揮発性半
導体記憶装置であって、各列に配置されたメモリセルの
隣接する２つが、それぞれのソース又はドレインとなる
１つの不純物拡散層を共有し、各列に配置された上記メ
モリセルの上記制御ゲートを含んでワード線が構成され
ており、列方向に交互に複数のビット線及び複数のソー
ス線が配列されており、上記メモリセルのソース又はド
レインである上記不純物拡散層が上記半導体基板内で行
方向に連続的に形成されて上記ソース線又は上記ビット
線の少なくとも一部を構成している不揮発性半導体記憶
装置の書き込み方法において、書き込むべき第１のメモ
リセルの制御ゲートに第１の電圧、ドレインに第２の電
圧、ソースに上記第２の電圧より小さい第３の電圧を印
加して、該メモリセルの浮遊ゲートにホットエレクトロ
ンを注入し、上記第１のメモリセルとドレインを共有
し、ソースを共有しない第２のメモリセルのソースに上
記第２の電圧を印加し、上記第２のメモリセルとソース
を共有し、ドレインを共有しない第３のメモリセルのド
レイン、及び、上記第３のメモリセルとドレインを共有
し、ソースを共有しない第４のメモリセルのソースに、
上記第２の電圧より小さく、上記第３の電圧より大きい
第４の電圧を印加する。
【００２２】上記第１、第２、第３及び第４の電圧は、
それぞれ１２Ｖ、６Ｖ、０Ｖ及び３Ｖであってよい。
それぞれ１２Ｖ、６Ｖ、０Ｖ及び３Ｖであってよい。
【００２３】別の観点では、半導体基板上に行および列
のマトリックスに配置されるように形成され、各メモリ
セルがソース、ドレイン及び浮遊ゲートと制御ゲートを
含む複合ゲート構造を有するメモリセルアレイを備えた
不揮発性半導体記憶装置であって、各列に配置されたメ
モリセルの隣接する２つが、それぞれのソース又はドレ
インとなる１つの不純物拡散層を共有し、各列に配置さ
れた上記メモリセルの上記制御ゲートを含んでワード線
が構成されており、列方向に交互に複数のビット線及び
複数のソース線が配列されており、上記メモリセルのソ
ース又はドレインである上記不純物拡散層が上記半導体
基板内で行方向に連続的に形成されて上記ソース線又は
上記ビット線の少なくとも一部を構成している不揮発性
半導体記憶装置の書き込み方法において、書き込むべき
第１のメモリセルの制御ゲートに第１の電圧、ドレイン
に第２の電圧、ソースに上記第２の電圧より小さい第３
の電圧を印加して、該メモリセルの浮遊ゲートにホット
エレクトロンを注入し、上記第１のメモリセルとドレイ
ンを共有し、ソースを共有しない第２のメモリセルのソ
ースに上記第３の電圧より大きく、上記第２の電圧より
小さい第４の電圧を印加する。
のマトリックスに配置されるように形成され、各メモリ
セルがソース、ドレイン及び浮遊ゲートと制御ゲートを
含む複合ゲート構造を有するメモリセルアレイを備えた
不揮発性半導体記憶装置であって、各列に配置されたメ
モリセルの隣接する２つが、それぞれのソース又はドレ
インとなる１つの不純物拡散層を共有し、各列に配置さ
れた上記メモリセルの上記制御ゲートを含んでワード線
が構成されており、列方向に交互に複数のビット線及び
複数のソース線が配列されており、上記メモリセルのソ
ース又はドレインである上記不純物拡散層が上記半導体
基板内で行方向に連続的に形成されて上記ソース線又は
上記ビット線の少なくとも一部を構成している不揮発性
半導体記憶装置の書き込み方法において、書き込むべき
第１のメモリセルの制御ゲートに第１の電圧、ドレイン
に第２の電圧、ソースに上記第２の電圧より小さい第３
の電圧を印加して、該メモリセルの浮遊ゲートにホット
エレクトロンを注入し、上記第１のメモリセルとドレイ
ンを共有し、ソースを共有しない第２のメモリセルのソ
ースに上記第３の電圧より大きく、上記第２の電圧より
小さい第４の電圧を印加する。
【００２４】上記第１、第２、第３及び第４の電圧は、
それぞれ１２Ｖ、６Ｖ、０Ｖ及び３Ｖであってよい。
それぞれ１２Ｖ、６Ｖ、０Ｖ及び３Ｖであってよい。
【００２５】別の観点では、半導体基板上に行および列
のマトリックスに配置されるように形成され、各メモリ
セルがソース、ドレイン及び浮遊ゲートと制御ゲートを
含む複合ゲート構造を有するメモリセルアレイを備えた
不揮発性半導体記憶装置であって、各列に配置されたメ
モリセルの隣接する２つが、それぞれのソース又はドレ
インとなる１つの不純物拡散層を共有し、各列に配置さ
れた上記メモリセルの上記制御ゲートを含んでワード線
が構成されており、列方向に交互に複数のビット線及び
複数のソース線が配列されており、上記メモリセルのソ
ース又はドレインである上記不純物拡散層が上記半導体
基板内で行方向に連続的に形成されて上記ソース線又は
上記ビット線の少なくとも一部を構成している不揮発性
半導体記憶装置の書き込み方法において、書き込むべき
第１のメモリセルの制御ゲートに第１の電圧、ドレイン
に第２の電圧、ソースに上記第２の電圧より小さい第３
の電圧を印加して、該メモリセルの浮遊ゲートにホット
エレクトロンを注入し、上記第１のメモリセルとドレイ
ンを共有し、ソースを共有しない第２のメモリセルのソ
ースを開放状態にする。
のマトリックスに配置されるように形成され、各メモリ
セルがソース、ドレイン及び浮遊ゲートと制御ゲートを
含む複合ゲート構造を有するメモリセルアレイを備えた
不揮発性半導体記憶装置であって、各列に配置されたメ
モリセルの隣接する２つが、それぞれのソース又はドレ
インとなる１つの不純物拡散層を共有し、各列に配置さ
れた上記メモリセルの上記制御ゲートを含んでワード線
が構成されており、列方向に交互に複数のビット線及び
複数のソース線が配列されており、上記メモリセルのソ
ース又はドレインである上記不純物拡散層が上記半導体
基板内で行方向に連続的に形成されて上記ソース線又は
上記ビット線の少なくとも一部を構成している不揮発性
半導体記憶装置の書き込み方法において、書き込むべき
第１のメモリセルの制御ゲートに第１の電圧、ドレイン
に第２の電圧、ソースに上記第２の電圧より小さい第３
の電圧を印加して、該メモリセルの浮遊ゲートにホット
エレクトロンを注入し、上記第１のメモリセルとドレイ
ンを共有し、ソースを共有しない第２のメモリセルのソ
ースを開放状態にする。
【００２６】上記第１、第２及び第３の電圧は、それぞ
れ１２Ｖ、６Ｖ及び０Ｖであってよい。
れ１２Ｖ、６Ｖ及び０Ｖであってよい。
【００２７】また、本発明の不揮発性半導体記憶装置
は、半導体基板に形成され且つ浮遊ゲートと制御ゲート
の複合ゲート構造を有するメモリセルがマトリックス状
に配列されたメモリセルアレイを備えた不揮発性半導体
記憶装置であって、上記制御ゲートで構成されるワード
線の方向に隣接する各２つの上記メモリセルがソース又
はドレインである不純物拡散層を共有し、上記ワード線
と直交する方向に配列した上記メモリセルが２ｎ個
（ｎ：自然数）毎のブロックに分割され、上記ワード線
と直交する方向に配列した上記メモリセルのドレインで
ある上記不純物拡散層が上記ブロック毎に上記半導体基
板内に連続的に形成されて、副ビット線を構成し、上記
ワード線と直交する方向に配列した上記メモリセルのソ
ースである上記不純物拡散層が、隣接する各２つのブロ
ックに跨がった２ｎ個の上記メモリセルにおいて上記半
導体基板内に連続的に形成されて、副ソース線を構成
し、上記各副ビット線が、上記ブロック毎に設けられた
ビット選択トランジスタ及びビットコンタクトを介して
主ビット線に接続し、上記ビット選択トランジスタのゲ
ートがビット選択ワード線に接続し、上記各副ソース線
が、上記各ブロック間に設けられたソースコンタクトを
介して主ソース線に接続している。
は、半導体基板に形成され且つ浮遊ゲートと制御ゲート
の複合ゲート構造を有するメモリセルがマトリックス状
に配列されたメモリセルアレイを備えた不揮発性半導体
記憶装置であって、上記制御ゲートで構成されるワード
線の方向に隣接する各２つの上記メモリセルがソース又
はドレインである不純物拡散層を共有し、上記ワード線
と直交する方向に配列した上記メモリセルが２ｎ個
（ｎ：自然数）毎のブロックに分割され、上記ワード線
と直交する方向に配列した上記メモリセルのドレインで
ある上記不純物拡散層が上記ブロック毎に上記半導体基
板内に連続的に形成されて、副ビット線を構成し、上記
ワード線と直交する方向に配列した上記メモリセルのソ
ースである上記不純物拡散層が、隣接する各２つのブロ
ックに跨がった２ｎ個の上記メモリセルにおいて上記半
導体基板内に連続的に形成されて、副ソース線を構成
し、上記各副ビット線が、上記ブロック毎に設けられた
ビット選択トランジスタ及びビットコンタクトを介して
主ビット線に接続し、上記ビット選択トランジスタのゲ
ートがビット選択ワード線に接続し、上記各副ソース線
が、上記各ブロック間に設けられたソースコンタクトを
介して主ソース線に接続している。
【００２８】上記各副ソース線が、上記各ブロック間に
設けられたソース選択トランジスタ及び上記ソースコン
タクトを介して上記主ソース線に接続し、上記ソース選
択トランジスタのゲートがソース選択ワード線に接続し
ていてよい。
設けられたソース選択トランジスタ及び上記ソースコン
タクトを介して上記主ソース線に接続し、上記ソース選
択トランジスタのゲートがソース選択ワード線に接続し
ていてよい。
【００２９】上記ワード線、上記ビット選択ワード線及
び上記ソース選択ワード線が夫々接続されたワード線デ
コーダと、上記主ビット線が接続されたビット線デコー
ダと、上記主ソース線が接続されたソース線デコーダと
を有してもよい。
び上記ソース選択ワード線が夫々接続されたワード線デ
コーダと、上記主ビット線が接続されたビット線デコー
ダと、上記主ソース線が接続されたソース線デコーダと
を有してもよい。
【００３０】本発明の不揮発性半導体記憶装置の書き込
み方法は、書き込むべきメモリセルの上記制御ゲートに
第１の電圧、ドレインに第２の電圧及びソースに上記第
２の電圧よりも小さい第３の電圧を印加するとともに、
上記書き込むべきメモリセルとドレインを共有し且つソ
ースを共有しないメモリセルのソースに上記第３の電圧
よりも大きく上記第２の電圧よりも小さい第４の電圧を
印加する。
み方法は、書き込むべきメモリセルの上記制御ゲートに
第１の電圧、ドレインに第２の電圧及びソースに上記第
２の電圧よりも小さい第３の電圧を印加するとともに、
上記書き込むべきメモリセルとドレインを共有し且つソ
ースを共有しないメモリセルのソースに上記第３の電圧
よりも大きく上記第２の電圧よりも小さい第４の電圧を
印加する。
【００３１】本発明の不揮発性半導体記憶装置の書き込
み方法は、書き込むべきメモリセルの上記制御ゲートに
第１の電圧、ドレインに第２の電圧及びソースに上記第
２の電圧よりも小さい第３の電圧を印加するとともに、
上記書き込むべきメモリセルとドレインを共有し且つソ
ースを共有しないメモリセルのソースを開放状態にす
る。
み方法は、書き込むべきメモリセルの上記制御ゲートに
第１の電圧、ドレインに第２の電圧及びソースに上記第
２の電圧よりも小さい第３の電圧を印加するとともに、
上記書き込むべきメモリセルとドレインを共有し且つソ
ースを共有しないメモリセルのソースを開放状態にす
る。
【００３２】本発明の不揮発性半導体記憶装置の書き込
み方法は、書き込むべきメモリセルの上記制御ゲートに
第１の電圧、ドレインに第２の電圧及びソースに上記第
２の電圧よりも小さい第３の電圧を印加するとともに、
上記書き込むべきメモリセルとドレインを共有し且つソ
ースを共有しない第２のメモリセルのソースに上記第２
の電圧を印加し、上記第２のメモリセルとソースを共有
し且つドレインを共有しない第３のメモリセルのドレイ
ン及び上記第３のメモリセルとドレインを共有し且つソ
ースを共有しない第４のメモリセルのソースに上記第３
の電圧よりも大きく上記第２の電圧よりも小さい第４の
電圧を夫々印加する。
み方法は、書き込むべきメモリセルの上記制御ゲートに
第１の電圧、ドレインに第２の電圧及びソースに上記第
２の電圧よりも小さい第３の電圧を印加するとともに、
上記書き込むべきメモリセルとドレインを共有し且つソ
ースを共有しない第２のメモリセルのソースに上記第２
の電圧を印加し、上記第２のメモリセルとソースを共有
し且つドレインを共有しない第３のメモリセルのドレイ
ン及び上記第３のメモリセルとドレインを共有し且つソ
ースを共有しない第４のメモリセルのソースに上記第３
の電圧よりも大きく上記第２の電圧よりも小さい第４の
電圧を夫々印加する。
【００３３】メモリセルへの書き込みがそのメモリセル
の上記浮遊ゲートへのホットエレクトロン注入により行
われてもよい。
の上記浮遊ゲートへのホットエレクトロン注入により行
われてもよい。
【００３４】本発明では、第１のメモリセルに所定のデ
ータを書き込むとき、第１のメモリセルと同じ列に配置
されるメモリセルが誤書き込みされないようにすること
が可能である。つまり、書き込むべきメモリセルとドレ
インを共有して隣接する第２のメモリセルのソースにド
レインと同じ高電圧を印加してその誤書き込みを防止す
るとともに、この第２のメモリセルとソースを共有して
隣接する第３のメモリセルのドレイン及びこの第３のメ
モリセルとドレインを共有して隣接する第４のメモリセ
ルのソースに所定の電圧を夫々印加することにより、こ
の第４のメモリセルとソースを共有して隣接する第５の
メモリセル（例えば、従来のメモリセルＭ(3,10)）を含
めた全てのメモリセルの誤書き込みを防止することがで
きる。
ータを書き込むとき、第１のメモリセルと同じ列に配置
されるメモリセルが誤書き込みされないようにすること
が可能である。つまり、書き込むべきメモリセルとドレ
インを共有して隣接する第２のメモリセルのソースにド
レインと同じ高電圧を印加してその誤書き込みを防止す
るとともに、この第２のメモリセルとソースを共有して
隣接する第３のメモリセルのドレイン及びこの第３のメ
モリセルとドレインを共有して隣接する第４のメモリセ
ルのソースに所定の電圧を夫々印加することにより、こ
の第４のメモリセルとソースを共有して隣接する第５の
メモリセル（例えば、従来のメモリセルＭ(3,10)）を含
めた全てのメモリセルの誤書き込みを防止することがで
きる。
【００３５】また、本発明の不揮発性半導体記憶装置に
よると、このような書き込み方法による各メモリセルの
制御ゲート、ドレイン、ソースへの電圧印加を容易にで
きる。
よると、このような書き込み方法による各メモリセルの
制御ゲート、ドレイン、ソースへの電圧印加を容易にで
きる。
【００３６】さらに、本発明の不揮発性半導体記憶装置
によると、基板内のドレイン拡散層で構成される副ビッ
ト線をブロック毎に分割して、書き込みたいメモリセル
が属するブロックの副ビット線にのみ高電圧を印加する
ことにより、ドレインに高電圧が印加されるメモリセル
の数を従来よりも大幅に減少させている。従って、或る
メモリセルの書き込み時に誤消去の起こる可能性のある
メモリセルの数が減少して、装置の信頼性が向上すると
ともに、書き込み時に他のメモリセルの誤消去検出を行
うように構成したときには、検出の必要なメモリセルの
数が少なくなることにより、誤消去検出に要する時間が
短くなる。
によると、基板内のドレイン拡散層で構成される副ビッ
ト線をブロック毎に分割して、書き込みたいメモリセル
が属するブロックの副ビット線にのみ高電圧を印加する
ことにより、ドレインに高電圧が印加されるメモリセル
の数を従来よりも大幅に減少させている。従って、或る
メモリセルの書き込み時に誤消去の起こる可能性のある
メモリセルの数が減少して、装置の信頼性が向上すると
ともに、書き込み時に他のメモリセルの誤消去検出を行
うように構成したときには、検出の必要なメモリセルの
数が少なくなることにより、誤消去検出に要する時間が
短くなる。
【００３７】
【発明の実施の形態】以下、本発明を実施形態につき図
面を参照して説明する。
面を参照して説明する。
【００３８】図１は、本発明の書き込み方法を適用する
仮想接地方式によるフラッシュメモリのメモリセルアレ
イの部分的な等価回路図である。図１には、３つのメモ
リセルブロック（以下、単に「ブロック」という。）
１、２、３が描かれており、各ブロックには、縦８×横
１３＝１０４個のメモリセル（夫々をＭ(p,q) という記
号で表す。ここで、p は１から８までの自然数、q は１
から１３までの自然数を夫々表すものとする。）がマト
リックス状に配列され且つＮＯＲ型に接続されている。
メモリセルアレイ内には、このようなブロックが行列夫
々の方向に多数配列されている。各メモリセルＭ(p,q)
は、半導体基板の表面部分に互いに離隔して形成された
一対の不純物拡散層であるソース及びドレインと、これ
ら不純物拡散層の間の半導体基板上に絶縁膜を介して形
成された浮遊ゲートと、この浮遊ゲート上に絶縁膜を介
して形成された制御ゲートとを有する不揮発性のメモリ
セルである。
仮想接地方式によるフラッシュメモリのメモリセルアレ
イの部分的な等価回路図である。図１には、３つのメモ
リセルブロック（以下、単に「ブロック」という。）
１、２、３が描かれており、各ブロックには、縦８×横
１３＝１０４個のメモリセル（夫々をＭ(p,q) という記
号で表す。ここで、p は１から８までの自然数、q は１
から１３までの自然数を夫々表すものとする。）がマト
リックス状に配列され且つＮＯＲ型に接続されている。
メモリセルアレイ内には、このようなブロックが行列夫
々の方向に多数配列されている。各メモリセルＭ(p,q)
は、半導体基板の表面部分に互いに離隔して形成された
一対の不純物拡散層であるソース及びドレインと、これ
ら不純物拡散層の間の半導体基板上に絶縁膜を介して形
成された浮遊ゲートと、この浮遊ゲート上に絶縁膜を介
して形成された制御ゲートとを有する不揮発性のメモリ
セルである。
【００３９】各ブロックの各列のメモリセルＭ(p,q) の
制御ゲートの夫々は、列方向に隣接するメモリセルの制
御ゲートと連続して形成されることによって８本のワー
ド線Ｗ0 〜Ｗ7 を構成している。また、メモリセルＭ
(p,q) の夫々は、列方向（ワード線方向）で隣接するメ
モリセルとソース又はドレインを共有している。例え
ば、図中央に示すメモリセルＭ(3,6) は、右側のメモリ
セルＭ(3,7) とドレインを共有し、左側のメモリセルＭ
(3,5) とソースを共有している。
制御ゲートの夫々は、列方向に隣接するメモリセルの制
御ゲートと連続して形成されることによって８本のワー
ド線Ｗ0 〜Ｗ7 を構成している。また、メモリセルＭ
(p,q) の夫々は、列方向（ワード線方向）で隣接するメ
モリセルとソース又はドレインを共有している。例え
ば、図中央に示すメモリセルＭ(3,6) は、右側のメモリ
セルＭ(3,7) とドレインを共有し、左側のメモリセルＭ
(3,5) とソースを共有している。
【００４０】各ブロック１、２、３には、８本のワード
線Ｗ0 〜Ｗ7 と７本のビット線Ｂ0〜Ｂ6 と７本のソー
ス線Ｓ0 〜Ｓ6 が夫々接続されている。そして、各ブロ
ック１、２、３のワード線Ｗ0 〜Ｗ7 は夫々１３個のメ
モリセルＭ(1,1) 〜Ｍ(1,13)、Ｍ(2,1) 〜Ｍ(2,13)、‥
‥、Ｍ(8,1) 〜Ｍ(8,13)のゲートに接続されている。ま
た、ビット線Ｂ0 〜Ｂ6 及びソース線Ｓ0 〜Ｓ6 の夫々
は、ワード線Ｗ0 〜Ｗ7 と直交する方向（行方向）に配
列したメモリセルのドレイン拡散層及びソース拡散層が
夫々基板内で連続して形成されることにより構成されて
いる。また、メモリセルアレイ内で複数のビット線Ｂ0
〜Ｂ6 と複数のソース線Ｓ0 〜Ｓ6 は列方向に交互に配
置されている。
線Ｗ0 〜Ｗ7 と７本のビット線Ｂ0〜Ｂ6 と７本のソー
ス線Ｓ0 〜Ｓ6 が夫々接続されている。そして、各ブロ
ック１、２、３のワード線Ｗ0 〜Ｗ7 は夫々１３個のメ
モリセルＭ(1,1) 〜Ｍ(1,13)、Ｍ(2,1) 〜Ｍ(2,13)、‥
‥、Ｍ(8,1) 〜Ｍ(8,13)のゲートに接続されている。ま
た、ビット線Ｂ0 〜Ｂ6 及びソース線Ｓ0 〜Ｓ6 の夫々
は、ワード線Ｗ0 〜Ｗ7 と直交する方向（行方向）に配
列したメモリセルのドレイン拡散層及びソース拡散層が
夫々基板内で連続して形成されることにより構成されて
いる。また、メモリセルアレイ内で複数のビット線Ｂ0
〜Ｂ6 と複数のソース線Ｓ0 〜Ｓ6 は列方向に交互に配
置されている。
【００４１】また、各ブロック１、２、３に属する選択
トランジスタＳＴ0 〜ＳＴ13のうち、選択トランジスタ
ＳＴ1 、ＳＴ3 、ＳＴ5 、ＳＴ7 、ＳＴ9 、ＳＴ11、Ｓ
Ｔ13のソース及びドレインには、ビット線Ｂ0 及びソー
ス線Ｓ0 、ビット線Ｂ1 及びソース線Ｓ1 、‥‥、ビッ
ト線Ｂ6 及びソース線Ｓ6 が夫々接続されているととも
に、ゲートには総てのブロックに共通の選択ワード線Ｓ
Ｗ1 が接続されている。一方、選択トランジスタＳＴ
2 、ＳＴ4 、ＳＴ6 、ＳＴ8 、ＳＴ10、ＳＴ12のソース
及びドレインには、ビット線Ｂ1 及びソース線Ｓ0 、ビ
ット線Ｂ2 及びソース線Ｓ1 、‥‥、ビット線Ｂ6 及び
ソース線Ｓ5 が夫々接続されているとともに、ゲートに
は総てのブロックに共通の選択ワード線ＳＷ2 が接続さ
れている。また、ゲートに選択ワード線ＳＷ2 が接続さ
れている選択トランジスタＳＴ0 のドレインはビット線
Ｂ1 に接続され、ソースは図外の隣のブロックのソース
線Ｓ6 に接続されている。
トランジスタＳＴ0 〜ＳＴ13のうち、選択トランジスタ
ＳＴ1 、ＳＴ3 、ＳＴ5 、ＳＴ7 、ＳＴ9 、ＳＴ11、Ｓ
Ｔ13のソース及びドレインには、ビット線Ｂ0 及びソー
ス線Ｓ0 、ビット線Ｂ1 及びソース線Ｓ1 、‥‥、ビッ
ト線Ｂ6 及びソース線Ｓ6 が夫々接続されているととも
に、ゲートには総てのブロックに共通の選択ワード線Ｓ
Ｗ1 が接続されている。一方、選択トランジスタＳＴ
2 、ＳＴ4 、ＳＴ6 、ＳＴ8 、ＳＴ10、ＳＴ12のソース
及びドレインには、ビット線Ｂ1 及びソース線Ｓ0 、ビ
ット線Ｂ2 及びソース線Ｓ1 、‥‥、ビット線Ｂ6 及び
ソース線Ｓ5 が夫々接続されているとともに、ゲートに
は総てのブロックに共通の選択ワード線ＳＷ2 が接続さ
れている。また、ゲートに選択ワード線ＳＷ2 が接続さ
れている選択トランジスタＳＴ0 のドレインはビット線
Ｂ1 に接続され、ソースは図外の隣のブロックのソース
線Ｓ6 に接続されている。
【００４２】各ブロック毎に設けられたビットコンタク
トＢＣ1 〜ＢＣ7 の夫々は、基板内に形成されたビット
線Ｂ0 〜Ｂ6 と基板上に絶縁膜を介して例えばアルミニ
ウム等の金属で形成された主ビット線２３１（図２参
照）とを接続している。尚、ソース線Ｓ0 〜Ｓ6 の夫々
はフローティング（開放状態）になっている。
トＢＣ1 〜ＢＣ7 の夫々は、基板内に形成されたビット
線Ｂ0 〜Ｂ6 と基板上に絶縁膜を介して例えばアルミニ
ウム等の金属で形成された主ビット線２３１（図２参
照）とを接続している。尚、ソース線Ｓ0 〜Ｓ6 の夫々
はフローティング（開放状態）になっている。
【００４３】図２は、図１のフラッシュメモリの回路構
成を示すブロック図である。図２において、メモリセル
アレイ２１は、図１に示したようにマトリックス状に配
列されたメモリセルを多数有している。列デコーダ２２
には、メモリセルアレイ２１のブロック毎に設けられた
ワード線Ｗ0 〜Ｗ7 が夫々接続され、制御回路２５から
の信号によりワード線の１つを選択する。第１行デコー
ダ２３及びこれとメモリセルアレイ２１を挟んで反対側
に示された第２行デコーダ２４には、メモリセルアレイ
２１の主ビット線２３１が夫々接続されている。制御回
路２５は、入力端子ＩＮから入力バッファ回路２６を介
して送られたアドレス信号の内容に応じて、データ書き
換え及び読み出しのための命令（書き換え又は読み出し
のために選択されたメモリセルのアドレスに基づき選択
されたビット線、ワード線を示す信号を含む）を列デコ
ーダ２２、選択ワード線ＳＷ1 並びにＳＷ2 、第１行デ
コーダ２３及び第２行デコーダ２４に夫々送る。
成を示すブロック図である。図２において、メモリセル
アレイ２１は、図１に示したようにマトリックス状に配
列されたメモリセルを多数有している。列デコーダ２２
には、メモリセルアレイ２１のブロック毎に設けられた
ワード線Ｗ0 〜Ｗ7 が夫々接続され、制御回路２５から
の信号によりワード線の１つを選択する。第１行デコー
ダ２３及びこれとメモリセルアレイ２１を挟んで反対側
に示された第２行デコーダ２４には、メモリセルアレイ
２１の主ビット線２３１が夫々接続されている。制御回
路２５は、入力端子ＩＮから入力バッファ回路２６を介
して送られたアドレス信号の内容に応じて、データ書き
換え及び読み出しのための命令（書き換え又は読み出し
のために選択されたメモリセルのアドレスに基づき選択
されたビット線、ワード線を示す信号を含む）を列デコ
ーダ２２、選択ワード線ＳＷ1 並びにＳＷ2 、第１行デ
コーダ２３及び第２行デコーダ２４に夫々送る。
【００４４】電圧制御回路２９は、外部から１２Ｖ（電
源電圧５Ｖから昇圧された電圧）及び５Ｖ（電源電圧）
を夫々供給されており、その内部において３Ｖ及び６Ｖ
の電圧を発生し、３Ｖ、５Ｖ、６Ｖ及び１２Ｖの電圧
は、電圧制御回路２９から制御回路２５を介して列デコ
ーダ２２、選択ワード線ＳＷ1 並びにＳＷ2 、第１行デ
コーダ２３及び第２行デコーダ２４に夫々供給される。
そして、列デコーダ２２は０Ｖ、５Ｖ又は１２Ｖの電圧
を、第１行デコーダ２３は０Ｖ又は６Ｖの電圧を、第２
行デコーダ２４は０Ｖ又は３Ｖの電圧を、データ書き換
え又は読み出しの各動作に応じて各メモリセルの制御ゲ
ート、ドレイン及びソースに夫々印加する。このよう
に、２つの行デコーダ２３、２４を用いるのは、１つの
行デコーダによって３Ｖと６Ｖの２種類の電圧をビット
線群に同時に供給することが困難だからである。第２行
デコーダ２４に接続されたマルチプレクサ２７は、制御
回路２５からの命令に応じて第２行デコーダ２４からの
信号のいずれかを選択し、これをソース線に接続された
センスアンプ２８に向けて出力する。センスアンプ２８
において増幅された信号は、出力バッファ回路３０を介
して出力端子ＯＵＴから出力される。
源電圧５Ｖから昇圧された電圧）及び５Ｖ（電源電圧）
を夫々供給されており、その内部において３Ｖ及び６Ｖ
の電圧を発生し、３Ｖ、５Ｖ、６Ｖ及び１２Ｖの電圧
は、電圧制御回路２９から制御回路２５を介して列デコ
ーダ２２、選択ワード線ＳＷ1 並びにＳＷ2 、第１行デ
コーダ２３及び第２行デコーダ２４に夫々供給される。
そして、列デコーダ２２は０Ｖ、５Ｖ又は１２Ｖの電圧
を、第１行デコーダ２３は０Ｖ又は６Ｖの電圧を、第２
行デコーダ２４は０Ｖ又は３Ｖの電圧を、データ書き換
え又は読み出しの各動作に応じて各メモリセルの制御ゲ
ート、ドレイン及びソースに夫々印加する。このよう
に、２つの行デコーダ２３、２４を用いるのは、１つの
行デコーダによって３Ｖと６Ｖの２種類の電圧をビット
線群に同時に供給することが困難だからである。第２行
デコーダ２４に接続されたマルチプレクサ２７は、制御
回路２５からの命令に応じて第２行デコーダ２４からの
信号のいずれかを選択し、これをソース線に接続された
センスアンプ２８に向けて出力する。センスアンプ２８
において増幅された信号は、出力バッファ回路３０を介
して出力端子ＯＵＴから出力される。
【００４５】図３は、図１のメモリセルアレイの概略を
示す部分的な平面図である。図３においては、図１のメ
モリセルアレイのうち、１つのブロックのメモリセルＭ
(1,5) 〜Ｍ(1,12)、Ｍ(2,5) 〜Ｍ(2,12)、‥‥、Ｍ(8,
5) 〜Ｍ(8,12)の６４個のメモリセルを示している。メ
モリセルＭ(1,5) 〜Ｍ(1,12)、‥‥、Ｍ(8,5) 〜Ｍ(8,1
2)の制御ゲートの夫々はワード線Ｗ0 、‥‥、Ｗ7 と一
体に形成されており、ワード線Ｗ0 、‥‥、Ｗ7 の夫々
の下には各メモリセルに対応して８つの浮遊ゲート３１
が形成されている。また、ワード線と直交する方向に延
びたビット線Ｂ3〜Ｂ 5及びソース線Ｓ2 〜Ｓ 5は、シ
リコン基板の内部の浮遊ゲート３１に挟まれる位置に交
互に形成されている。本例のメモリセルでは、ワード線
方向での１つのメモリセル当たりの最小寸法が、ビット
コンタクトＢＣを介してビット線に接続される主ビット
線である例えばアルミ配線のピッチで決められるととも
に、ビット線方向での１つのメモリセル当たりの最小寸
法が、制御ゲートであるワード線Ｗ0 、‥‥、Ｗ7 のピ
ッチで決められ、個々のメモリセルのサイズを極めて小
さくすることができる。
示す部分的な平面図である。図３においては、図１のメ
モリセルアレイのうち、１つのブロックのメモリセルＭ
(1,5) 〜Ｍ(1,12)、Ｍ(2,5) 〜Ｍ(2,12)、‥‥、Ｍ(8,
5) 〜Ｍ(8,12)の６４個のメモリセルを示している。メ
モリセルＭ(1,5) 〜Ｍ(1,12)、‥‥、Ｍ(8,5) 〜Ｍ(8,1
2)の制御ゲートの夫々はワード線Ｗ0 、‥‥、Ｗ7 と一
体に形成されており、ワード線Ｗ0 、‥‥、Ｗ7 の夫々
の下には各メモリセルに対応して８つの浮遊ゲート３１
が形成されている。また、ワード線と直交する方向に延
びたビット線Ｂ3〜Ｂ 5及びソース線Ｓ2 〜Ｓ 5は、シ
リコン基板の内部の浮遊ゲート３１に挟まれる位置に交
互に形成されている。本例のメモリセルでは、ワード線
方向での１つのメモリセル当たりの最小寸法が、ビット
コンタクトＢＣを介してビット線に接続される主ビット
線である例えばアルミ配線のピッチで決められるととも
に、ビット線方向での１つのメモリセル当たりの最小寸
法が、制御ゲートであるワード線Ｗ0 、‥‥、Ｗ7 のピ
ッチで決められ、個々のメモリセルのサイズを極めて小
さくすることができる。
【００４６】図４は、図１のフラッシュメモリのメモリ
セルの製造方法を工程順に示す断面図である。尚、図４
の各図はメモリセルのワード線方向に沿った断面図であ
る。
セルの製造方法を工程順に示す断面図である。尚、図４
の各図はメモリセルのワード線方向に沿った断面図であ
る。
【００４７】まず、図４（ａ）に示すように、Ｐ型シリ
コン基板４１上の全面にシリコン窒化膜４２を形成した
後、メモリセルを形成すべき領域にのみシリコン窒化膜
４２が残存するように、フォトレジスト（図示せず）を
用いた微細加工によってシリコン窒化膜４２を選択的に
エッチング除去し、シリコン窒化膜４２に開口部４３を
形成する。しかる後、開口部４３底部のシリコン基板４
１に交互にＮ- 拡散層４４及びＰ+ 拡散層４５が形成さ
れるように、シリコン窒化膜４２及びパターニングした
フォトレジスト（図示せず）をマスクとして、シリコン
基板４１にホウ素（Ｂ）及びリン（Ｐ）を夫々イオン注
入する。
コン基板４１上の全面にシリコン窒化膜４２を形成した
後、メモリセルを形成すべき領域にのみシリコン窒化膜
４２が残存するように、フォトレジスト（図示せず）を
用いた微細加工によってシリコン窒化膜４２を選択的に
エッチング除去し、シリコン窒化膜４２に開口部４３を
形成する。しかる後、開口部４３底部のシリコン基板４
１に交互にＮ- 拡散層４４及びＰ+ 拡散層４５が形成さ
れるように、シリコン窒化膜４２及びパターニングした
フォトレジスト（図示せず）をマスクとして、シリコン
基板４１にホウ素（Ｂ）及びリン（Ｐ）を夫々イオン注
入する。
【００４８】次に、図４（ｂ）に示すように、シリコン
窒化膜４２をマスクとして、シリコン基板４１に砒素
（ＡS ）をイオン注入し、Ｎ- 拡散層４４及びＰ+ 拡散
層４５に夫々包含されるようにＮ+ 拡散層４６を形成す
る。
窒化膜４２をマスクとして、シリコン基板４１に砒素
（ＡS ）をイオン注入し、Ｎ- 拡散層４４及びＰ+ 拡散
層４５に夫々包含されるようにＮ+ 拡散層４６を形成す
る。
【００４９】次に、図４（ｃ）に示すように、シリコン
窒化膜４２をマスクとしてＬＯＣＯＳ法によりシリコン
基板４１を熱酸化し、フィールド酸化膜４７を形成す
る。
窒化膜４２をマスクとしてＬＯＣＯＳ法によりシリコン
基板４１を熱酸化し、フィールド酸化膜４７を形成す
る。
【００５０】次に、図４（ｄ）に示すように、シリコン
窒化膜４２を除去する。
窒化膜４２を除去する。
【００５１】次に、図４（ｅ）に示すように、トンネル
酸化膜４８を形成した後、シリコン基板４１上の全面に
多結晶シリコン膜を形成する。そして、フォトレジスト
（図示せず）を用いた微細加工によってこの多結晶シリ
コン膜を選択的にエッチング除去し、浮遊ゲート４９を
形成する。
酸化膜４８を形成した後、シリコン基板４１上の全面に
多結晶シリコン膜を形成する。そして、フォトレジスト
（図示せず）を用いた微細加工によってこの多結晶シリ
コン膜を選択的にエッチング除去し、浮遊ゲート４９を
形成する。
【００５２】次に、図４（ｆ）に示すように、全面にシ
リコン酸化膜／シリコン窒化膜／シリコン酸化膜からな
るＯＮＯ膜５０を形成した後、全面に多結晶シリコン膜
を形成する。そして、フォトレジスト（図示せず）を用
いた微細加工によってこの多結晶シリコン膜を選択的に
エッチング除去し、ワード線である制御ゲート５１を形
成する。
リコン酸化膜／シリコン窒化膜／シリコン酸化膜からな
るＯＮＯ膜５０を形成した後、全面に多結晶シリコン膜
を形成する。そして、フォトレジスト（図示せず）を用
いた微細加工によってこの多結晶シリコン膜を選択的に
エッチング除去し、ワード線である制御ゲート５１を形
成する。
【００５３】次に、図４（ｇ）に示すように、全面に層
間絶縁膜５２を形成した後、この層間絶縁膜５２の所定
位置に開口したコンタクト孔（図示せず）においてＮ+
拡散層４６と接続されるように、アルミニウムからなる
主ビット線５３及び主ソース線５４を基板上に形成す
る。以上の工程により、図１に示したメモリセルアレイ
が製造できる。
間絶縁膜５２を形成した後、この層間絶縁膜５２の所定
位置に開口したコンタクト孔（図示せず）においてＮ+
拡散層４６と接続されるように、アルミニウムからなる
主ビット線５３及び主ソース線５４を基板上に形成す
る。以上の工程により、図１に示したメモリセルアレイ
が製造できる。
【００５４】図４に示したメモリセルにおいては、Ｎ-
拡散層４４に包含されるＮ+ 拡散層４６が基板内でソー
ス線を構成しており、Ｐ+ 拡散層４５に包含されるＮ+
拡散層４６が基板内でビット線を構成している。従っ
て、基板内ソース線においてはＮ- 拡散層４４の存在に
より接合耐圧が高くなるとともに、基板内ビット線にお
いてはＰ+ 拡散層４５の存在によりチャネルホットエレ
クトロンの発生効率が向上して書き込み速度が速くな
る。
拡散層４４に包含されるＮ+ 拡散層４６が基板内でソー
ス線を構成しており、Ｐ+ 拡散層４５に包含されるＮ+
拡散層４６が基板内でビット線を構成している。従っ
て、基板内ソース線においてはＮ- 拡散層４４の存在に
より接合耐圧が高くなるとともに、基板内ビット線にお
いてはＰ+ 拡散層４５の存在によりチャネルホットエレ
クトロンの発生効率が向上して書き込み速度が速くな
る。
【００５５】次に、図１に示すフラッシュメモリの書き
込み動作を図５及び図６を参照して説明する。
込み動作を図５及び図６を参照して説明する。
【００５６】まず、例えば、ブロック２のメモリセルＭ
(3,6) にデータを書き込む場合、図１及び図５に示すよ
うに、ブロック２のワード線Ｗ2 を１２Ｖ、他のワード
線を０Ｖ、ビット線Ｂ3 に接続された主ビット線を６
Ｖ、ビット線Ｂ4 に接続された主ビット線を３Ｖ、他の
主ビット線を０Ｖ、選択ワード線ＳＷ1 を５Ｖ及び選択
ワード線ＳＷ2 を０Ｖに夫々バイアスする。すると、図
１に示す選択トランジスタＳＴ1 、ＳＴ3 、ＳＴ5 、Ｓ
Ｔ7 、ＳＴ9 、ＳＴ11、ＳＴ13が夫々オンになり、ビッ
ト線Ｂ0 とソース線Ｓ0 、ビット線Ｂ1 とソース線Ｓ
1 、…、ビット線Ｂ6 とソース線Ｓ6 とが夫々導通して
同電位になる。この結果、ブロック２のメモリセルＭ
(3,6) の制御ゲートに１２Ｖ、ドレインに６Ｖ、ソース
に０Ｖが夫々印加され、メモリセルＭ(3,6) の浮遊ゲー
トにホットエレクトロンが注入されて、このメモリセル
Ｍ(3,6) は書き込まれた状態になる。
(3,6) にデータを書き込む場合、図１及び図５に示すよ
うに、ブロック２のワード線Ｗ2 を１２Ｖ、他のワード
線を０Ｖ、ビット線Ｂ3 に接続された主ビット線を６
Ｖ、ビット線Ｂ4 に接続された主ビット線を３Ｖ、他の
主ビット線を０Ｖ、選択ワード線ＳＷ1 を５Ｖ及び選択
ワード線ＳＷ2 を０Ｖに夫々バイアスする。すると、図
１に示す選択トランジスタＳＴ1 、ＳＴ3 、ＳＴ5 、Ｓ
Ｔ7 、ＳＴ9 、ＳＴ11、ＳＴ13が夫々オンになり、ビッ
ト線Ｂ0 とソース線Ｓ0 、ビット線Ｂ1 とソース線Ｓ
1 、…、ビット線Ｂ6 とソース線Ｓ6 とが夫々導通して
同電位になる。この結果、ブロック２のメモリセルＭ
(3,6) の制御ゲートに１２Ｖ、ドレインに６Ｖ、ソース
に０Ｖが夫々印加され、メモリセルＭ(3,6) の浮遊ゲー
トにホットエレクトロンが注入されて、このメモリセル
Ｍ(3,6) は書き込まれた状態になる。
【００５７】このとき、図５に示すように、ソース線Ｓ
3 に６Ｖを印加するので、メモリセルＭ(3,6) とビット
線Ｂ3 を挟んで隣接するメモリセルＭ(3,7) は、ソース
及びドレインに夫々６Ｖが印加されることになり、誤書
き込みが起こらない。また、ビット線Ｂ4 に３Ｖを印加
するので、ソースに６Ｖが印加されるメモリセルＭ(3,
8) の誤書き込みも起こらない。
3 に６Ｖを印加するので、メモリセルＭ(3,6) とビット
線Ｂ3 を挟んで隣接するメモリセルＭ(3,7) は、ソース
及びドレインに夫々６Ｖが印加されることになり、誤書
き込みが起こらない。また、ビット線Ｂ4 に３Ｖを印加
するので、ソースに６Ｖが印加されるメモリセルＭ(3,
8) の誤書き込みも起こらない。
【００５８】更に、ソース線Ｓ4 に３Ｖを印加するの
で、メモリセルＭ(3,8) とビット線Ｂ4 を挟んで隣接す
るメモリセルＭ(3,9) は、ソース及びドレインに夫々３
Ｖが印加されることになり、誤書き込みが起こらない。
更に、このメモリセルＭ(3,9)とソース線Ｓ4 を挟んで
隣接するメモリセルＭ(3,10)は、ソースに３Ｖ及びドレ
インに０Ｖが夫々印加されることになり、誤書き込みが
起こらない。
で、メモリセルＭ(3,8) とビット線Ｂ4 を挟んで隣接す
るメモリセルＭ(3,9) は、ソース及びドレインに夫々３
Ｖが印加されることになり、誤書き込みが起こらない。
更に、このメモリセルＭ(3,9)とソース線Ｓ4 を挟んで
隣接するメモリセルＭ(3,10)は、ソースに３Ｖ及びドレ
インに０Ｖが夫々印加されることになり、誤書き込みが
起こらない。
【００５９】尚、ビット線Ｂ4 及びソース線Ｓ4 に印加
する３Ｖという値は、メモリセルＭ(3,8) 及びメモリセ
ルＭ(3,10)のいずれの浮遊ゲートにもホットエレクトロ
ン注入やＦＮトンネル現象により電荷が注入されないよ
うに０〜６Ｖの範囲で適宜変更が可能である。
する３Ｖという値は、メモリセルＭ(3,8) 及びメモリセ
ルＭ(3,10)のいずれの浮遊ゲートにもホットエレクトロ
ン注入やＦＮトンネル現象により電荷が注入されないよ
うに０〜６Ｖの範囲で適宜変更が可能である。
【００６０】次に、例えば、ブロック２のメモリセルＭ
(3,7) にデータを書き込む場合には、図１及び図６に示
すように、ブロック２のワード線Ｗ2 を１２Ｖ、他のワ
ード線を０Ｖ、ビット線Ｂ3 に接続された主ビット線を
６Ｖ、ビット線Ｂ2 に接続された主ビット線を３Ｖ、他
の主ビット線を０Ｖ、選択ワード線ＳＷ1 を０Ｖ及び選
択ワード線ＳＷ2 を５Ｖに夫々バイアスする。すると、
図１に示す選択トランジスタＳＴ0 、ＳＴ2 、ＳＴ4 、
ＳＴ6 、ＳＴ8 、ＳＴ10、ＳＴ12が夫々オンになり、ビ
ット線Ｂ1 とソース線Ｓ0 、ビット線Ｂ2 とソース線Ｓ
1 、…、ビット線Ｂ6 とソース線Ｓ5 とが夫々導通して
同電位になる。また、ソース線Ｓ6 は、隣のブロックの
選択トランジスタＳＴ0 を介してそのブロックのビット
線Ｂ0 により０Ｖに制御される。この結果、ブロック２
のメモリセルＭ(3,7) の制御ゲートに１２Ｖ、ドレイン
に６Ｖ、ソースに０Ｖが夫々印加され、メモリセルＭ
(3,7) の浮遊ゲートにホットエレクトロンが注入され
て、このメモリセルＭ(3,7) は書き込まれた状態にな
る。
(3,7) にデータを書き込む場合には、図１及び図６に示
すように、ブロック２のワード線Ｗ2 を１２Ｖ、他のワ
ード線を０Ｖ、ビット線Ｂ3 に接続された主ビット線を
６Ｖ、ビット線Ｂ2 に接続された主ビット線を３Ｖ、他
の主ビット線を０Ｖ、選択ワード線ＳＷ1 を０Ｖ及び選
択ワード線ＳＷ2 を５Ｖに夫々バイアスする。すると、
図１に示す選択トランジスタＳＴ0 、ＳＴ2 、ＳＴ4 、
ＳＴ6 、ＳＴ8 、ＳＴ10、ＳＴ12が夫々オンになり、ビ
ット線Ｂ1 とソース線Ｓ0 、ビット線Ｂ2 とソース線Ｓ
1 、…、ビット線Ｂ6 とソース線Ｓ5 とが夫々導通して
同電位になる。また、ソース線Ｓ6 は、隣のブロックの
選択トランジスタＳＴ0 を介してそのブロックのビット
線Ｂ0 により０Ｖに制御される。この結果、ブロック２
のメモリセルＭ(3,7) の制御ゲートに１２Ｖ、ドレイン
に６Ｖ、ソースに０Ｖが夫々印加され、メモリセルＭ
(3,7) の浮遊ゲートにホットエレクトロンが注入され
て、このメモリセルＭ(3,7) は書き込まれた状態にな
る。
【００６１】このとき、図６に示すように、ソース線Ｓ
2 に６Ｖを印加するので、メモリセルＭ(3,7) とビット
線Ｂ3 を挟んで隣接するメモリセルＭ(3,6) は、ソース
及びドレインに夫々６Ｖが印加されることになり、誤書
き込みが起こらない。また、ビット線Ｂ2 に３Ｖを印加
するので、ソースに６Ｖが印加されるメモリセルＭ(3,
5) の誤書き込みも起こらない。
2 に６Ｖを印加するので、メモリセルＭ(3,7) とビット
線Ｂ3 を挟んで隣接するメモリセルＭ(3,6) は、ソース
及びドレインに夫々６Ｖが印加されることになり、誤書
き込みが起こらない。また、ビット線Ｂ2 に３Ｖを印加
するので、ソースに６Ｖが印加されるメモリセルＭ(3,
5) の誤書き込みも起こらない。
【００６２】更に、ソース線Ｓ1 に３Ｖを印加するの
で、メモリセルＭ(3,5) とビット線Ｂ2 を挟んで隣接す
るメモリセルＭ(3,4) は、ソース及びドレインに夫々３
Ｖが印加されることになり、誤書き込みが起こらない。
更に、このメモリセルＭ(3,4)とソース線Ｓ1 を挟んで
隣接するメモリセルＭ(3,3) は、ソースに３Ｖ及びドレ
インに０Ｖが夫々印加されることになり、誤書き込みが
起こらない。
で、メモリセルＭ(3,5) とビット線Ｂ2 を挟んで隣接す
るメモリセルＭ(3,4) は、ソース及びドレインに夫々３
Ｖが印加されることになり、誤書き込みが起こらない。
更に、このメモリセルＭ(3,4)とソース線Ｓ1 を挟んで
隣接するメモリセルＭ(3,3) は、ソースに３Ｖ及びドレ
インに０Ｖが夫々印加されることになり、誤書き込みが
起こらない。
【００６３】次に、図１に示すフラッシュメモリの読み
出し動作を説明する。例えば、ブロック２のメモリセル
Ｍ(3,6) からデータを読み出す場合、ブロック２のワー
ド線Ｗ2 を５Ｖ、他のワード線を０Ｖ、ビット線Ｂ3 に
接続された主ビット線を３Ｖ、他の主ビット線を０Ｖ、
選択ワード線ＳＷ1 を５Ｖ及び選択ワード線ＳＷ2 を０
Ｖに夫々バイアスする。すると、選択トランジスタＳＴ
1 、ＳＴ3 、ＳＴ5 、ＳＴ7 、ＳＴ9 、ＳＴ11、ＳＴ13
が夫々オンになって、ビット線Ｂ3 とソース線Ｓ3 が夫
々３Ｖになるとともに、他のビット線及びソース線が総
て０Ｖになる。この結果、ブロック２のメモリセルＭ
(3,6) の制御ゲートに５Ｖ、ドレインに３Ｖ、ソースに
０Ｖが夫々印加される。このとき、ビット線Ｂ3 に電流
が流れるか否かによって、メモリセルＭ(3,6) が書き込
み状態又は消去状態のいずれであるかを判定する。
出し動作を説明する。例えば、ブロック２のメモリセル
Ｍ(3,6) からデータを読み出す場合、ブロック２のワー
ド線Ｗ2 を５Ｖ、他のワード線を０Ｖ、ビット線Ｂ3 に
接続された主ビット線を３Ｖ、他の主ビット線を０Ｖ、
選択ワード線ＳＷ1 を５Ｖ及び選択ワード線ＳＷ2 を０
Ｖに夫々バイアスする。すると、選択トランジスタＳＴ
1 、ＳＴ3 、ＳＴ5 、ＳＴ7 、ＳＴ9 、ＳＴ11、ＳＴ13
が夫々オンになって、ビット線Ｂ3 とソース線Ｓ3 が夫
々３Ｖになるとともに、他のビット線及びソース線が総
て０Ｖになる。この結果、ブロック２のメモリセルＭ
(3,6) の制御ゲートに５Ｖ、ドレインに３Ｖ、ソースに
０Ｖが夫々印加される。このとき、ビット線Ｂ3 に電流
が流れるか否かによって、メモリセルＭ(3,6) が書き込
み状態又は消去状態のいずれであるかを判定する。
【００６４】次に、図１に示すフラッシュメモリの消去
動作を説明する。本例では、メモリセルアレイの全メモ
リセルの記憶内容を一括して消去する。そのために、総
てのブロックのワード線Ｗ0 〜Ｗ7 を−１２Ｖにバイア
スする。この結果、書き込み状態にあるメモリセルの浮
遊ゲートからＦＮトンネル現象により電子が引き抜か
れ、メモリセルに書き込まれたデータは消去される。
尚、或るワード線にのみ−１２Ｖをバイアスすることに
よって、そのワード線に接続されたメモリセルのみを消
去することもできる。
動作を説明する。本例では、メモリセルアレイの全メモ
リセルの記憶内容を一括して消去する。そのために、総
てのブロックのワード線Ｗ0 〜Ｗ7 を−１２Ｖにバイア
スする。この結果、書き込み状態にあるメモリセルの浮
遊ゲートからＦＮトンネル現象により電子が引き抜か
れ、メモリセルに書き込まれたデータは消去される。
尚、或るワード線にのみ−１２Ｖをバイアスすることに
よって、そのワード線に接続されたメモリセルのみを消
去することもできる。
【００６５】以上、本発明の第１の実施形態につき説明
したが、仮想接地方式を採用したフラッシュメモリにお
いては、１本のビット線が、行方向に配列された非常に
多くのメモリセルに接続されているため、例えば、ブロ
ック２のメモリセルＭ(3,6)にデータを書き込む場合、
副ビット線Ｂ3 に接続された総てのブロックのメモリセ
ルＭ(1,6) 、Ｍ(2,6) 等のきわめて多くのメモリセルに
関して、その制御ゲートに０Ｖ、ソースに０Ｖ及びドレ
インに６Ｖが印加されることになる。この条件は、デー
タを書き込まれたメモリセルが、浮遊ゲートとドレイン
との電位差によるファウラー・ノルドハイム（ＦＮ）ト
ンネル現象のためにデータ消去を起こしやすい条件であ
る。即ち、上述の仮想接地方式を採用したフラッシュメ
モリでは、書き込み時に他のメモリセルに誤消去が起こ
る可能性が高いという問題がある。
したが、仮想接地方式を採用したフラッシュメモリにお
いては、１本のビット線が、行方向に配列された非常に
多くのメモリセルに接続されているため、例えば、ブロ
ック２のメモリセルＭ(3,6)にデータを書き込む場合、
副ビット線Ｂ3 に接続された総てのブロックのメモリセ
ルＭ(1,6) 、Ｍ(2,6) 等のきわめて多くのメモリセルに
関して、その制御ゲートに０Ｖ、ソースに０Ｖ及びドレ
インに６Ｖが印加されることになる。この条件は、デー
タを書き込まれたメモリセルが、浮遊ゲートとドレイン
との電位差によるファウラー・ノルドハイム（ＦＮ）ト
ンネル現象のためにデータ消去を起こしやすい条件であ
る。即ち、上述の仮想接地方式を採用したフラッシュメ
モリでは、書き込み時に他のメモリセルに誤消去が起こ
る可能性が高いという問題がある。
【００６６】そして、例えば、ブロック２のメモリセル
Ｍ(3,6) にデータを書き込んだ後に誤消去検出を行って
装置の信頼性を高めようとする場合には、ビット線Ｂ3
に接続された総てのブロックのメモリセルに関して誤消
去検出動作を行う必要があり、その誤消去検出のために
長時間を要するという問題がある。
Ｍ(3,6) にデータを書き込んだ後に誤消去検出を行って
装置の信頼性を高めようとする場合には、ビット線Ｂ3
に接続された総てのブロックのメモリセルに関して誤消
去検出動作を行う必要があり、その誤消去検出のために
長時間を要するという問題がある。
【００６７】本発明の第２の実施形態の不揮発性半導体
記憶装置は、この問題を解決するため、１つのビット線
に接続されるメモリセルの数を少なくするように構成さ
れている。以下、第２の実施形態につき図面を参照して
説明する。
記憶装置は、この問題を解決するため、１つのビット線
に接続されるメモリセルの数を少なくするように構成さ
れている。以下、第２の実施形態につき図面を参照して
説明する。
【００６８】図７は、本発明の第２の実施形態によるフ
ラッシュメモリのメモリセルアレイの部分的な等価回路
図である。図７には、２つのメモリセルブロック（以
下、単に「ブロック」という。）１、２が描かれており
（尚、ブロック１は、紙面の都合上、下側半分だけを示
した。）、各ブロックには縦１６×横１３＝２０８個の
メモリセル（夫々をＭ(p,q) という記号で表す。ここ
で、p は１から１６までの自然数、q は１から１３まで
の自然数を夫々表すものとする。）がマトリックス状に
配列され且つＮＯＲ型に接続されている。メモリセルア
レイ内には、このようなブロックが縦横夫々の方向に多
数配列されている。各メモリセルＭ(p,q) は、半導体基
板の表面部分に互いに離隔して形成された一対の不純物
拡散層であるソース及びドレインと、これら不純物拡散
層の間の半導体基板上に絶縁膜を介して形成された浮遊
ゲートと、この浮遊ゲート上に絶縁膜を介して形成され
た制御ゲートとを有する不揮発性のメモリセルである。
ラッシュメモリのメモリセルアレイの部分的な等価回路
図である。図７には、２つのメモリセルブロック（以
下、単に「ブロック」という。）１、２が描かれており
（尚、ブロック１は、紙面の都合上、下側半分だけを示
した。）、各ブロックには縦１６×横１３＝２０８個の
メモリセル（夫々をＭ(p,q) という記号で表す。ここ
で、p は１から１６までの自然数、q は１から１３まで
の自然数を夫々表すものとする。）がマトリックス状に
配列され且つＮＯＲ型に接続されている。メモリセルア
レイ内には、このようなブロックが縦横夫々の方向に多
数配列されている。各メモリセルＭ(p,q) は、半導体基
板の表面部分に互いに離隔して形成された一対の不純物
拡散層であるソース及びドレインと、これら不純物拡散
層の間の半導体基板上に絶縁膜を介して形成された浮遊
ゲートと、この浮遊ゲート上に絶縁膜を介して形成され
た制御ゲートとを有する不揮発性のメモリセルである。
【００６９】各ブロックの各列のメモリセルＭ(p,q) の
制御ゲートの夫々は、図中列方向に隣接するメモリセル
の制御ゲートと連続して形成されることによって１６本
のワード線Ｗ0 〜Ｗ15を構成している。また、メモリセ
ルＭ(p,q) の夫々は、図中列方向（ワード線方向）に隣
接するメモリセルとソース又はドレインを共有してい
る。例えば、メモリセルＭ(4,5) は、左側のメモリセル
Ｍ(4,4) とドレインを共有し、右側のメモリセルＭ(4,
6) とソースを共有している。
制御ゲートの夫々は、図中列方向に隣接するメモリセル
の制御ゲートと連続して形成されることによって１６本
のワード線Ｗ0 〜Ｗ15を構成している。また、メモリセ
ルＭ(p,q) の夫々は、図中列方向（ワード線方向）に隣
接するメモリセルとソース又はドレインを共有してい
る。例えば、メモリセルＭ(4,5) は、左側のメモリセル
Ｍ(4,4) とドレインを共有し、右側のメモリセルＭ(4,
6) とソースを共有している。
【００７０】各ブロック１、２には、１６本のワード線
Ｗ0 〜Ｗ15と７本の副ビット線Ｂ0〜Ｂ6 と７本の副ソ
ース線Ｓ0 〜Ｓ6 とが夫々接続されている。各ブロック
のワード線Ｗ0 〜Ｗ15は夫々１３個のメモリセルＭ(1,
1) 〜Ｍ(1,13)、Ｍ(2,1) 〜Ｍ(2,13)、‥‥、Ｍ(16,1)
〜Ｍ(16,13) のゲートに接続されている。また、副ビッ
ト線Ｂ0 〜Ｂ6 及び副ソース線Ｓ0 〜Ｓ6 の夫々は、ワ
ード線Ｗ0 〜Ｗ15と直交する方向（行方向、即ち、ビッ
ト線方向）に配列したメモリセルのドレイン拡散層及び
ソース拡散層が夫々連続して形成されることによって構
成されている。
Ｗ0 〜Ｗ15と７本の副ビット線Ｂ0〜Ｂ6 と７本の副ソ
ース線Ｓ0 〜Ｓ6 とが夫々接続されている。各ブロック
のワード線Ｗ0 〜Ｗ15は夫々１３個のメモリセルＭ(1,
1) 〜Ｍ(1,13)、Ｍ(2,1) 〜Ｍ(2,13)、‥‥、Ｍ(16,1)
〜Ｍ(16,13) のゲートに接続されている。また、副ビッ
ト線Ｂ0 〜Ｂ6 及び副ソース線Ｓ0 〜Ｓ6 の夫々は、ワ
ード線Ｗ0 〜Ｗ15と直交する方向（行方向、即ち、ビッ
ト線方向）に配列したメモリセルのドレイン拡散層及び
ソース拡散層が夫々連続して形成されることによって構
成されている。
【００７１】副ビット線Ｂ0 〜Ｂ6 の夫々は、ブロック
毎に、即ち、１つのブロックに属する１６個のメモリセ
ルＭ(1,q) 〜Ｍ(16,q)毎に分断され、他のブロックの副
ビット線とは独立に制御可能になっている。一方、副ソ
ース線Ｓ0 〜Ｓ6 の夫々は、副ビット線方向に隣接する
２つのブロックに跨がって、即ち、１つのブロックに属
する８個のメモリセルＭ(9,q) 〜Ｍ(16,q)及び当該ブロ
ックと副ビット線方向に隣接するブロックに属する８個
のメモリセルＭ(1,q) 〜Ｍ(8,q) の計１６個のメモリセ
ル毎に分断されている。
毎に、即ち、１つのブロックに属する１６個のメモリセ
ルＭ(1,q) 〜Ｍ(16,q)毎に分断され、他のブロックの副
ビット線とは独立に制御可能になっている。一方、副ソ
ース線Ｓ0 〜Ｓ6 の夫々は、副ビット線方向に隣接する
２つのブロックに跨がって、即ち、１つのブロックに属
する８個のメモリセルＭ(9,q) 〜Ｍ(16,q)及び当該ブロ
ックと副ビット線方向に隣接するブロックに属する８個
のメモリセルＭ(1,q) 〜Ｍ(8,q) の計１６個のメモリセ
ル毎に分断されている。
【００７２】また、各ブロックのメモリセルＭ(8,q) と
メモリセルＭ(9,q) との間に形成された各ビットコンタ
クトＢＣ1 〜ＢＣ6 は、各一対のビット選択トランジス
タＳＴ1 とＳＴ2 、ＳＴ3 とＳＴ4 、ＳＴ5 とＳＴ6 、
ＳＴ7 とＳＴ8 、ＳＴ9 とＳＴ10、並びに、ＳＴ11とＳ
Ｔ12のドレインと図示しない絶縁膜を介して基板上に例
えばアルミニウム等の金属で形成された主ビット線１２
３１（図８参照）とを接続している。また、ビットコン
タクトＢＣ7 は、ビット選択トランジスタＳＴ13のドレ
インと図示しない絶縁膜を介して基板上に例えばアルミ
ニウム等の金属で形成された主ビット線１２３１（図８
参照）とを接続している。
メモリセルＭ(9,q) との間に形成された各ビットコンタ
クトＢＣ1 〜ＢＣ6 は、各一対のビット選択トランジス
タＳＴ1 とＳＴ2 、ＳＴ3 とＳＴ4 、ＳＴ5 とＳＴ6 、
ＳＴ7 とＳＴ8 、ＳＴ9 とＳＴ10、並びに、ＳＴ11とＳ
Ｔ12のドレインと図示しない絶縁膜を介して基板上に例
えばアルミニウム等の金属で形成された主ビット線１２
３１（図８参照）とを接続している。また、ビットコン
タクトＢＣ7 は、ビット選択トランジスタＳＴ13のドレ
インと図示しない絶縁膜を介して基板上に例えばアルミ
ニウム等の金属で形成された主ビット線１２３１（図８
参照）とを接続している。
【００７３】ビット選択トランジスタＳＴ1 、ＳＴ3 、
ＳＴ5 、ＳＴ7 、ＳＴ9 、ＳＴ11、ＳＴ13のソースに
は、副ビット線Ｂ0 、副ビット線Ｂ1 、‥‥、副ビット
線Ｂ6が夫々接続されているとともに、ゲートには、ワ
ード線方向に延びたビット選択ワード線ＳＷ2 が接続さ
れている。一方、ビット選択トランジスタＳＴ2 、ＳＴ
4 、ＳＴ6 、ＳＴ8 、ＳＴ10、ＳＴ12のソースには、副
ビット線Ｂ1 、副ビット線Ｂ2 、‥‥、副ビット線Ｂ6
が夫々接続されているとともに、ゲートには、ワード線
方向に延びたビット選択ワード線ＳＷ1 が接続されてい
る。
ＳＴ5 、ＳＴ7 、ＳＴ9 、ＳＴ11、ＳＴ13のソースに
は、副ビット線Ｂ0 、副ビット線Ｂ1 、‥‥、副ビット
線Ｂ6が夫々接続されているとともに、ゲートには、ワ
ード線方向に延びたビット選択ワード線ＳＷ2 が接続さ
れている。一方、ビット選択トランジスタＳＴ2 、ＳＴ
4 、ＳＴ6 、ＳＴ8 、ＳＴ10、ＳＴ12のソースには、副
ビット線Ｂ1 、副ビット線Ｂ2 、‥‥、副ビット線Ｂ6
が夫々接続されているとともに、ゲートには、ワード線
方向に延びたビット選択ワード線ＳＷ1 が接続されてい
る。
【００７４】ブロック１とブロック２との間に形成され
たソースコンタクトＳＣ1 〜ＳＣ7は、副ソース線Ｓ0
〜Ｓ6 と図示しない絶縁膜を介して基板上に例えばアル
ミニウム等の金属で形成された主ソース線１２４１（図
８参照）とを接続している。
たソースコンタクトＳＣ1 〜ＳＣ7は、副ソース線Ｓ0
〜Ｓ6 と図示しない絶縁膜を介して基板上に例えばアル
ミニウム等の金属で形成された主ソース線１２４１（図
８参照）とを接続している。
【００７５】本実施形態のように、各ブロックの中央位
置にビットコンタクトＢＣを設け、ブロック間にソース
コンタクトＳＣを設けることにより、メモリセルアレイ
中のコンタクトの分布が均一となって、素子の集積度を
高めることができる。
置にビットコンタクトＢＣを設け、ブロック間にソース
コンタクトＳＣを設けることにより、メモリセルアレイ
中のコンタクトの分布が均一となって、素子の集積度を
高めることができる。
【００７６】図８は、本実施形態のフラッシュメモリの
回路構成を示すブロック図である。図２において、メモ
リセルアレイ２１は、図７に示したようにマトリックス
状に配列されたメモリセルを多数有している。ワード線
デコーダ１２２には、メモリセルアレイ２１のブロック
毎に設けられたワード線Ｗ0 〜Ｗ15とビット選択ワード
線ＳＷ1 、ＳＷ2 が夫々接続されている。ビット線デコ
ーダ１２３及びこれとメモリセルアレイ２１を挟んで反
対側に示されたソース線デコーダ１２４には、メモリセ
ルアレイ２１の主ビット線１２３１及び主ソース線１２
４１が夫々接続されている。チップ制御回路２５は、入
力端子ＩＮから入力バッファ回路２６を介して送られた
アドレス信号の内容に応じて、データ書き換え及び読み
出しのための命令をワード線デコーダ１２２、ビット線
デコーダ１２３及びソース線デコーダ１２４に夫々送
る。
回路構成を示すブロック図である。図２において、メモ
リセルアレイ２１は、図７に示したようにマトリックス
状に配列されたメモリセルを多数有している。ワード線
デコーダ１２２には、メモリセルアレイ２１のブロック
毎に設けられたワード線Ｗ0 〜Ｗ15とビット選択ワード
線ＳＷ1 、ＳＷ2 が夫々接続されている。ビット線デコ
ーダ１２３及びこれとメモリセルアレイ２１を挟んで反
対側に示されたソース線デコーダ１２４には、メモリセ
ルアレイ２１の主ビット線１２３１及び主ソース線１２
４１が夫々接続されている。チップ制御回路２５は、入
力端子ＩＮから入力バッファ回路２６を介して送られた
アドレス信号の内容に応じて、データ書き換え及び読み
出しのための命令をワード線デコーダ１２２、ビット線
デコーダ１２３及びソース線デコーダ１２４に夫々送
る。
【００７７】電圧制御回路２９は、外部から１２Ｖ（電
源電圧５Ｖから昇圧された電圧）及び５Ｖ（電源電圧）
を夫々供給されており、その内部において３Ｖ及び６Ｖ
の電圧を発生する。これらの電圧（３Ｖ、５Ｖ、６Ｖ、
１２Ｖ）は、電圧制御回路２９からチップ制御回路２５
を介してワード線デコーダ１２２、ビット線デコーダ１
２３及びソース線デコーダ１２４に夫々供給される。そ
して、ワード線デコーダ１２２は０Ｖ、５Ｖ又は１２Ｖ
の電圧を、ビット線デコーダ１２３は０Ｖ又は６Ｖの電
圧を、ソース線デコーダ１２４は０Ｖ又は３Ｖの電圧
を、データ書き換え又は読み出しの各動作に応じて各メ
モリセルの制御ゲート、ドレイン及びソースに夫々印加
する。ソース線デコーダ１２４に接続されたマルチプレ
クサ２７は、チップ制御回路２５からの命令に応じてソ
ース線デコーダ１２４からの信号のいずれかを選択し、
これをセンスアンプ２８に向けて出力する。センスアン
プ２８において増幅された信号は、出力バッファ回路３
０を介して出力端子ＯＵＴから出力される。
源電圧５Ｖから昇圧された電圧）及び５Ｖ（電源電圧）
を夫々供給されており、その内部において３Ｖ及び６Ｖ
の電圧を発生する。これらの電圧（３Ｖ、５Ｖ、６Ｖ、
１２Ｖ）は、電圧制御回路２９からチップ制御回路２５
を介してワード線デコーダ１２２、ビット線デコーダ１
２３及びソース線デコーダ１２４に夫々供給される。そ
して、ワード線デコーダ１２２は０Ｖ、５Ｖ又は１２Ｖ
の電圧を、ビット線デコーダ１２３は０Ｖ又は６Ｖの電
圧を、ソース線デコーダ１２４は０Ｖ又は３Ｖの電圧
を、データ書き換え又は読み出しの各動作に応じて各メ
モリセルの制御ゲート、ドレイン及びソースに夫々印加
する。ソース線デコーダ１２４に接続されたマルチプレ
クサ２７は、チップ制御回路２５からの命令に応じてソ
ース線デコーダ１２４からの信号のいずれかを選択し、
これをセンスアンプ２８に向けて出力する。センスアン
プ２８において増幅された信号は、出力バッファ回路３
０を介して出力端子ＯＵＴから出力される。
【００７８】図９は、本実施形態におけるメモリセルア
レイの概略を示す部分的な平面図である。図９において
は、図７のメモリセルアレイのうち、ブロック２のメモ
リセルＭ(1,5) 〜Ｍ(1,12)、Ｍ(2,5) 〜Ｍ(2,12)、‥
‥、Ｍ(8,5) 〜Ｍ(8,12)の６４個のメモリセルを示して
いる。メモリセルＭ(1,5) 〜Ｍ(1,12)、‥‥、Ｍ(8,5)
〜Ｍ(8,12)の制御ゲートの夫々はワード線Ｗ0 、‥‥、
Ｗ7 と一体に形成されており、ワード線Ｗ0 、‥‥、Ｗ
7 の夫々の下には各メモリセルに対応して８つの浮遊ゲ
ート３１が形成されている。また、ワード線と直交する
方向に延びた副ビット線Ｂ3 〜Ｂ 5及び副ソース線Ｓ2
〜Ｓ 5は、シリコン基板の内部の隣接する浮遊ゲート３
１に挟まれる位置に交互に形成されている。本実施形態
のメモリセルでは、ワード線方向での１つのメモリセル
当たりの最小寸法が、ソースコンタクトＳＣ及びビット
コンタクトＢＣを介して副ビット線及び副ソース線に接
続される主ビット線及び主ソース線である例えばアルミ
配線のピッチで決められるとともに、ビット線方向での
１つのメモリセル当たりの最小寸法が、制御ゲートであ
るワード線Ｗ0 、‥‥、Ｗ7 のピッチで決められ、個々
のメモリセルのサイズを極めて小さくすることができ
る。
レイの概略を示す部分的な平面図である。図９において
は、図７のメモリセルアレイのうち、ブロック２のメモ
リセルＭ(1,5) 〜Ｍ(1,12)、Ｍ(2,5) 〜Ｍ(2,12)、‥
‥、Ｍ(8,5) 〜Ｍ(8,12)の６４個のメモリセルを示して
いる。メモリセルＭ(1,5) 〜Ｍ(1,12)、‥‥、Ｍ(8,5)
〜Ｍ(8,12)の制御ゲートの夫々はワード線Ｗ0 、‥‥、
Ｗ7 と一体に形成されており、ワード線Ｗ0 、‥‥、Ｗ
7 の夫々の下には各メモリセルに対応して８つの浮遊ゲ
ート３１が形成されている。また、ワード線と直交する
方向に延びた副ビット線Ｂ3 〜Ｂ 5及び副ソース線Ｓ2
〜Ｓ 5は、シリコン基板の内部の隣接する浮遊ゲート３
１に挟まれる位置に交互に形成されている。本実施形態
のメモリセルでは、ワード線方向での１つのメモリセル
当たりの最小寸法が、ソースコンタクトＳＣ及びビット
コンタクトＢＣを介して副ビット線及び副ソース線に接
続される主ビット線及び主ソース線である例えばアルミ
配線のピッチで決められるとともに、ビット線方向での
１つのメモリセル当たりの最小寸法が、制御ゲートであ
るワード線Ｗ0 、‥‥、Ｗ7 のピッチで決められ、個々
のメモリセルのサイズを極めて小さくすることができ
る。
【００７９】本実施形態のフラッシュメモリのメモリセ
ルは、基本的には図４で説明した第１の実施形態のフラ
ッシュメモリと同じ製造方法で製造される。
ルは、基本的には図４で説明した第１の実施形態のフラ
ッシュメモリと同じ製造方法で製造される。
【００８０】次に、図７に示すフラッシュメモリの書き
込み動作を図１２を参照して説明する。例えば、ブロッ
ク２のメモリセルＭ(4,5) にデータを書き込む場合、ブ
ロック２のワード線Ｗ3 を１２Ｖ、他のワード線を０
Ｖ、ビットコンタクトＢＣ3 に接続された主ビット線を
６Ｖ、他の主ビット線を０Ｖ、ソースコンタクトＳＣ2
に接続された主ソース線を３Ｖ、他の主ソース線を０
Ｖ、ブロック２のビット選択ワード線ＳＷ2 を５Ｖ及び
他のビット選択ワード線を０Ｖに夫々バイアスする。す
ると、図７に示すブロック２のビット選択トランジスタ
ＳＴ1 、ＳＴ3 、ＳＴ5 、ＳＴ7 、ＳＴ9 、ＳＴ11、Ｓ
Ｔ13が夫々オンになって、副ビット線Ｂ0 、Ｂ1 、Ｂ
3 、Ｂ4 、Ｂ5 、Ｂ6 の電位が夫々０Ｖになるととも
に、副ビット線Ｂ2 の電位が６Ｖになる。また、副ソー
ス線Ｓ0 、Ｓ2 、Ｓ3 、Ｓ4 、Ｓ5 、Ｓ6の電位が夫々
０Ｖになるとともに、副ソース線Ｓ1 の電位が３Ｖにな
る。この結果、ブロック２のメモリセルＭ(4,5) の制御
ゲートに１２Ｖ、ドレインに６Ｖ、ソースに０Ｖが夫々
印加され、メモリセルＭ(4,5) の浮遊ゲートにホットエ
レクトロンが注入されて、このメモリセルＭ(4,5) は書
き込まれた状態になる。
込み動作を図１２を参照して説明する。例えば、ブロッ
ク２のメモリセルＭ(4,5) にデータを書き込む場合、ブ
ロック２のワード線Ｗ3 を１２Ｖ、他のワード線を０
Ｖ、ビットコンタクトＢＣ3 に接続された主ビット線を
６Ｖ、他の主ビット線を０Ｖ、ソースコンタクトＳＣ2
に接続された主ソース線を３Ｖ、他の主ソース線を０
Ｖ、ブロック２のビット選択ワード線ＳＷ2 を５Ｖ及び
他のビット選択ワード線を０Ｖに夫々バイアスする。す
ると、図７に示すブロック２のビット選択トランジスタ
ＳＴ1 、ＳＴ3 、ＳＴ5 、ＳＴ7 、ＳＴ9 、ＳＴ11、Ｓ
Ｔ13が夫々オンになって、副ビット線Ｂ0 、Ｂ1 、Ｂ
3 、Ｂ4 、Ｂ5 、Ｂ6 の電位が夫々０Ｖになるととも
に、副ビット線Ｂ2 の電位が６Ｖになる。また、副ソー
ス線Ｓ0 、Ｓ2 、Ｓ3 、Ｓ4 、Ｓ5 、Ｓ6の電位が夫々
０Ｖになるとともに、副ソース線Ｓ1 の電位が３Ｖにな
る。この結果、ブロック２のメモリセルＭ(4,5) の制御
ゲートに１２Ｖ、ドレインに６Ｖ、ソースに０Ｖが夫々
印加され、メモリセルＭ(4,5) の浮遊ゲートにホットエ
レクトロンが注入されて、このメモリセルＭ(4,5) は書
き込まれた状態になる。
【００８１】このとき、図７に示すようにブロック２の
副ビット線Ｂ2 のみに６Ｖが印加され、他のブロックの
副ビット線Ｂ2 には６Ｖが印加されない。従って、第１
の実施形態に比べてドレインに６Ｖが印加されるメモリ
セルの数が大幅に減少する。即ち、書き込み時に誤消去
の虞のあるメモリセルの数が大幅に少なくなる。また、
副ソース線Ｓ1 に３Ｖを印加することにより、図７に示
すように、メモリセルＭ(4,4) のドレインには６Ｖ、ソ
ースには３Ｖが印加されるとともに、メモリセルＭ(4,
3) のドレインには０Ｖ、ソースには３Ｖが印加され
る。このため、従来のようにソースが開放状態であると
きに比べて誤書き込みを起こしにくくしている。尚、こ
の副ソース線Ｓ1 に与える電圧は、０Ｖと６Ｖの中間の
電圧であって、メモリセルＭ(4,4) とメモリセルＭ(4,
3) のいずれのメモリセルの浮遊ゲートに対してもホッ
トエレクトロン注入が起こらない電圧であれば、３Ｖに
限られるものではない。
副ビット線Ｂ2 のみに６Ｖが印加され、他のブロックの
副ビット線Ｂ2 には６Ｖが印加されない。従って、第１
の実施形態に比べてドレインに６Ｖが印加されるメモリ
セルの数が大幅に減少する。即ち、書き込み時に誤消去
の虞のあるメモリセルの数が大幅に少なくなる。また、
副ソース線Ｓ1 に３Ｖを印加することにより、図７に示
すように、メモリセルＭ(4,4) のドレインには６Ｖ、ソ
ースには３Ｖが印加されるとともに、メモリセルＭ(4,
3) のドレインには０Ｖ、ソースには３Ｖが印加され
る。このため、従来のようにソースが開放状態であると
きに比べて誤書き込みを起こしにくくしている。尚、こ
の副ソース線Ｓ1 に与える電圧は、０Ｖと６Ｖの中間の
電圧であって、メモリセルＭ(4,4) とメモリセルＭ(4,
3) のいずれのメモリセルの浮遊ゲートに対してもホッ
トエレクトロン注入が起こらない電圧であれば、３Ｖに
限られるものではない。
【００８２】次に、例えば、ブロック２のメモリセルＭ
(4,6) にデータを書き込む場合には、図７に示すブロッ
ク２のワード線Ｗ3 を１２Ｖ、他のワード線を０Ｖ、ビ
ットコンタクトＢＣ3 に接続された主ビット線を６Ｖ、
他の主ビット線を０Ｖ、ソースコンタクトＳＣ4 に接続
された主ソース線を３Ｖ、他の主ソース線を０Ｖ、ブロ
ック２のビット選択ワード線ＳＷ1 を５Ｖ及び他のビッ
ト選択ワード線を０Ｖに夫々バイアスする。すると、ブ
ロック２のビット選択トランジスタＳＴ2 、ＳＴ4 、Ｓ
Ｔ6 、ＳＴ8 、ＳＴ10、ＳＴ12が夫々オンになって、副
ビット線Ｂ0 、Ｂ1 、Ｂ2 、Ｂ4 、Ｂ5 、Ｂ6 の電位が
夫々０Ｖになるとともに、副ビット線Ｂ3 の電位が６Ｖ
になる。また、副ソース線Ｓ0 、Ｓ1 、Ｓ2 、Ｓ4 、Ｓ
5 、Ｓ6の電位が夫々０Ｖになるとともに、副ソース線
Ｓ3 の電位が３Ｖになる。この結果、ブロック２のメモ
リセルＭ(4,6) の制御ゲートに１２Ｖ、ドレインに６
Ｖ、ソースに０Ｖが夫々印加され、メモリセルＭ(4,6)
の浮遊ゲートにホットエレクトロンが注入されて、この
メモリセルＭ(4,6) は書き込まれた状態になる。
(4,6) にデータを書き込む場合には、図７に示すブロッ
ク２のワード線Ｗ3 を１２Ｖ、他のワード線を０Ｖ、ビ
ットコンタクトＢＣ3 に接続された主ビット線を６Ｖ、
他の主ビット線を０Ｖ、ソースコンタクトＳＣ4 に接続
された主ソース線を３Ｖ、他の主ソース線を０Ｖ、ブロ
ック２のビット選択ワード線ＳＷ1 を５Ｖ及び他のビッ
ト選択ワード線を０Ｖに夫々バイアスする。すると、ブ
ロック２のビット選択トランジスタＳＴ2 、ＳＴ4 、Ｓ
Ｔ6 、ＳＴ8 、ＳＴ10、ＳＴ12が夫々オンになって、副
ビット線Ｂ0 、Ｂ1 、Ｂ2 、Ｂ4 、Ｂ5 、Ｂ6 の電位が
夫々０Ｖになるとともに、副ビット線Ｂ3 の電位が６Ｖ
になる。また、副ソース線Ｓ0 、Ｓ1 、Ｓ2 、Ｓ4 、Ｓ
5 、Ｓ6の電位が夫々０Ｖになるとともに、副ソース線
Ｓ3 の電位が３Ｖになる。この結果、ブロック２のメモ
リセルＭ(4,6) の制御ゲートに１２Ｖ、ドレインに６
Ｖ、ソースに０Ｖが夫々印加され、メモリセルＭ(4,6)
の浮遊ゲートにホットエレクトロンが注入されて、この
メモリセルＭ(4,6) は書き込まれた状態になる。
【００８３】このときも、上述したメモリセルＭ(4,5)
にデータを書き込む場合と同様、ブロック２の副ビット
線Ｂ3 に接続されたメモリセルのドレインのみに６Ｖが
印加されるので、第１の実施形態比べてドレインに６Ｖ
が印加されるメモリセルの数が大幅に減少する。また、
副ソース線Ｓ3 に３Ｖを印加することにより、メモリセ
ルＭ(4,7) のドレインには６Ｖ、ソースには３Ｖが印加
されるとともに、メモリセルＭ(4,8) のドレインには０
Ｖ、ソースには３Ｖが印加される。これらの条件は、従
来のようにソースが開放状態であるときに比べて誤書き
込みを起こしにくい条件である。
にデータを書き込む場合と同様、ブロック２の副ビット
線Ｂ3 に接続されたメモリセルのドレインのみに６Ｖが
印加されるので、第１の実施形態比べてドレインに６Ｖ
が印加されるメモリセルの数が大幅に減少する。また、
副ソース線Ｓ3 に３Ｖを印加することにより、メモリセ
ルＭ(4,7) のドレインには６Ｖ、ソースには３Ｖが印加
されるとともに、メモリセルＭ(4,8) のドレインには０
Ｖ、ソースには３Ｖが印加される。これらの条件は、従
来のようにソースが開放状態であるときに比べて誤書き
込みを起こしにくい条件である。
【００８４】次に、図７に示すフラッシュメモリの読み
出し動作を説明する。例えば、ブロック２のメモリセル
Ｍ(4,5) からデータを読み出す場合、ブロック２のワー
ド線Ｗ3 を５Ｖ、他のワード線を０Ｖ、ビットコンタク
トＢＣ3 に接続された主ビット線を３Ｖ、他の主ビット
線を０Ｖ、総ての主ソース線を０Ｖ、ブロック２のビッ
ト選択ワード線ＳＷ2 を５Ｖ及び他のビット選択ワード
線を０Ｖに夫々バイアスする。すると、ビット選択トラ
ンジスタＳＴ1 、ＳＴ3 、ＳＴ5 、ＳＴ7 、ＳＴ9 、Ｓ
Ｔ11、ＳＴ13が夫々オンになって、副ビット線Ｂ0 、Ｂ
1 、Ｂ3 、Ｂ4、Ｂ5 、Ｂ6 の電位が夫々０Ｖになると
ともに、副ビット線Ｂ2 の電位が３Ｖになる。また、総
ての副ソース線の電位が０Ｖになる。この結果、ブロッ
ク２のメモリセルＭ(4,5) の制御ゲートに５Ｖ、ドレイ
ンに３Ｖ、ソースに０Ｖが夫々印加される。このとき、
主ソース線に電流が流れるか否かによって、メモリセル
Ｍ(4,5) が書き込み状態又は消去状態のいずれであるか
を判定する。
出し動作を説明する。例えば、ブロック２のメモリセル
Ｍ(4,5) からデータを読み出す場合、ブロック２のワー
ド線Ｗ3 を５Ｖ、他のワード線を０Ｖ、ビットコンタク
トＢＣ3 に接続された主ビット線を３Ｖ、他の主ビット
線を０Ｖ、総ての主ソース線を０Ｖ、ブロック２のビッ
ト選択ワード線ＳＷ2 を５Ｖ及び他のビット選択ワード
線を０Ｖに夫々バイアスする。すると、ビット選択トラ
ンジスタＳＴ1 、ＳＴ3 、ＳＴ5 、ＳＴ7 、ＳＴ9 、Ｓ
Ｔ11、ＳＴ13が夫々オンになって、副ビット線Ｂ0 、Ｂ
1 、Ｂ3 、Ｂ4、Ｂ5 、Ｂ6 の電位が夫々０Ｖになると
ともに、副ビット線Ｂ2 の電位が３Ｖになる。また、総
ての副ソース線の電位が０Ｖになる。この結果、ブロッ
ク２のメモリセルＭ(4,5) の制御ゲートに５Ｖ、ドレイ
ンに３Ｖ、ソースに０Ｖが夫々印加される。このとき、
主ソース線に電流が流れるか否かによって、メモリセル
Ｍ(4,5) が書き込み状態又は消去状態のいずれであるか
を判定する。
【００８５】次に、図７に示すフラッシュメモリの消去
動作を説明する。本実施形態では、メモリセルアレイの
全メモリセルの記憶内容を一括して消去する。そのため
に、総てのブロックのワード線Ｗ0 〜Ｗ15を−１２Ｖ、
総ての主ビット線をフローティング、総ての主ソース線
を０Ｖ及び総てのブロックのビット選択ワード線ＳＷ2
（又はＳＷ1 ）を０Ｖに夫々バイアスする。この結果、
書き込み状態にあるメモリセルの浮遊ゲートからＦＮト
ンネル現象により電子が引き抜かれ、メモリセルに書き
込まれたデータは消去される。尚、或るワード線にのみ
−１２Ｖをバイアスすることによって、そのワード線に
接続されたメモリセルのみを消去することもできる。
動作を説明する。本実施形態では、メモリセルアレイの
全メモリセルの記憶内容を一括して消去する。そのため
に、総てのブロックのワード線Ｗ0 〜Ｗ15を−１２Ｖ、
総ての主ビット線をフローティング、総ての主ソース線
を０Ｖ及び総てのブロックのビット選択ワード線ＳＷ2
（又はＳＷ1 ）を０Ｖに夫々バイアスする。この結果、
書き込み状態にあるメモリセルの浮遊ゲートからＦＮト
ンネル現象により電子が引き抜かれ、メモリセルに書き
込まれたデータは消去される。尚、或るワード線にのみ
−１２Ｖをバイアスすることによって、そのワード線に
接続されたメモリセルのみを消去することもできる。
【００８６】図１０は、本発明の第３の実施形態による
フラッシュメモリの構成を示す図であり、図７と共通す
る部位には同じ符号を付す。図１０に示す例は、副ソー
ス線Ｓ0 〜Ｓ6 が対応する主ソース線（図示せず）とソ
ースコンタクトＳＣ1 〜ＳＣ 7 及びソース選択トランジ
スタＳＴ14〜ＳＴ20を夫々介して接続されており、ま
た、ブロック毎に設けられ且つワード線方向に延びたソ
ース選択ワード線ＳＷ3とソース選択トランジスタＳＴ
11〜ＳＴ17の夫々のゲートとが接続されている点におい
てのみ図７の例と異なる。本実施形態によると、例え
ば、ブロック２のメモリセルＭ(4,5) にデータを書き込
む場合、第２の実施形態の場合と同様にメモリセルの誤
消去及び誤書き込みを防止できるとともに、ソース選択
ワード線ＳＷ3 に選択的に５Ｖを印加することによって
ブロック１とブロック２に跨がって形成された副ソース
線Ｓ2 にのみ３Ｖを印加することができるので、誤書き
込み等がより起こりにくくなって、一層信頼性が高い。
尚、本実施形態において、ソース選択ワード線ＳＷ3
は、図８に示すワード線デコーダ１２２に接続されてい
る。
フラッシュメモリの構成を示す図であり、図７と共通す
る部位には同じ符号を付す。図１０に示す例は、副ソー
ス線Ｓ0 〜Ｓ6 が対応する主ソース線（図示せず）とソ
ースコンタクトＳＣ1 〜ＳＣ 7 及びソース選択トランジ
スタＳＴ14〜ＳＴ20を夫々介して接続されており、ま
た、ブロック毎に設けられ且つワード線方向に延びたソ
ース選択ワード線ＳＷ3とソース選択トランジスタＳＴ
11〜ＳＴ17の夫々のゲートとが接続されている点におい
てのみ図７の例と異なる。本実施形態によると、例え
ば、ブロック２のメモリセルＭ(4,5) にデータを書き込
む場合、第２の実施形態の場合と同様にメモリセルの誤
消去及び誤書き込みを防止できるとともに、ソース選択
ワード線ＳＷ3 に選択的に５Ｖを印加することによって
ブロック１とブロック２に跨がって形成された副ソース
線Ｓ2 にのみ３Ｖを印加することができるので、誤書き
込み等がより起こりにくくなって、一層信頼性が高い。
尚、本実施形態において、ソース選択ワード線ＳＷ3
は、図８に示すワード線デコーダ１２２に接続されてい
る。
【００８７】図１１は、本発明の第４の実施形態による
フラッシュメモリの構成を示す図であり、図７と共通す
る部位には同じ符号を付す。図１１に示す例は、副ビッ
ト線Ｂ0 がビット選択トランジスタＳＴ21及びビットコ
ンタクトＢＣ1 を夫々介し、副ビット線Ｂ1 がビット選
択トランジスタＳＴ22及びビットコンタクトＢＣ2 を夫
々介し、‥‥、副ビット線Ｂ6 がビット選択トランジス
タＳＴ27及びビットコンタクトＢＣ7 を夫々介して対応
する主ビット線１２３１（図８参照）に接続されてお
り、また、ブロック毎に設けられ且つワード線方向に延
びたビット選択ワード線ＳＷ11とビット選択トランジス
タＳＴ21〜ＳＴ27の夫々のゲートとが接続されている点
においてのみ図７の例と異なる。本実施形態によると、
例えば、ブロック２のメモリセルＭ(4,5) にデータを書
き込む場合、第２の実施形態の場合と同様にメモリセル
の誤消去及び誤書き込みを防止できるとともに、第２の
実施形態の構成と比較して、主ビット線と副ビット線の
組み合わせを変えられないという短所はあるものの（第
１実施形態の構成では、１本の主ビット線に対し２本の
副ビット線のいずれかを対応させることが可能）、ビッ
ト選択ワード線及びビット選択トランジスタを夫々少な
くすることができるので、より高集積化に適しており且
つ制御が容易である。
フラッシュメモリの構成を示す図であり、図７と共通す
る部位には同じ符号を付す。図１１に示す例は、副ビッ
ト線Ｂ0 がビット選択トランジスタＳＴ21及びビットコ
ンタクトＢＣ1 を夫々介し、副ビット線Ｂ1 がビット選
択トランジスタＳＴ22及びビットコンタクトＢＣ2 を夫
々介し、‥‥、副ビット線Ｂ6 がビット選択トランジス
タＳＴ27及びビットコンタクトＢＣ7 を夫々介して対応
する主ビット線１２３１（図８参照）に接続されてお
り、また、ブロック毎に設けられ且つワード線方向に延
びたビット選択ワード線ＳＷ11とビット選択トランジス
タＳＴ21〜ＳＴ27の夫々のゲートとが接続されている点
においてのみ図７の例と異なる。本実施形態によると、
例えば、ブロック２のメモリセルＭ(4,5) にデータを書
き込む場合、第２の実施形態の場合と同様にメモリセル
の誤消去及び誤書き込みを防止できるとともに、第２の
実施形態の構成と比較して、主ビット線と副ビット線の
組み合わせを変えられないという短所はあるものの（第
１実施形態の構成では、１本の主ビット線に対し２本の
副ビット線のいずれかを対応させることが可能）、ビッ
ト選択ワード線及びビット選択トランジスタを夫々少な
くすることができるので、より高集積化に適しており且
つ制御が容易である。
【００８８】次に、本発明の第２〜４の実施形態による
フラッシュメモリの書き換え動作の他の例について図１
３を参照して説明する。
フラッシュメモリの書き換え動作の他の例について図１
３を参照して説明する。
【００８９】図１３は、図７、図１０又は図１１に示す
ブロック２の下側部分を示す等価回路図である。その他
の構成は図７の第２の実施形態において説明したものと
同様であり、その構造等の説明はここでは省略する。ま
た、本実施形態では、記述を簡略化するために、図１３
に示された範囲内においてのみ電圧の印加等の状態を説
明することとし、主ビット線、主ソース線及び選択ワー
ド線に印加する電圧については、その説明を省略する。
ブロック２の下側部分を示す等価回路図である。その他
の構成は図７の第２の実施形態において説明したものと
同様であり、その構造等の説明はここでは省略する。ま
た、本実施形態では、記述を簡略化するために、図１３
に示された範囲内においてのみ電圧の印加等の状態を説
明することとし、主ビット線、主ソース線及び選択ワー
ド線に印加する電圧については、その説明を省略する。
【００９０】図１３において、例えば、メモリセルＭ(1
1,4)にデータを書き込む場合、ワード線Ｗ10を１２Ｖ、
他のワード線を０Ｖ、副ビット線Ｂ2 を６Ｖ、他の副ビ
ット線を０Ｖ、副ソース線Ｓ2 をフローティング及び他
の副ソース線を０Ｖに夫々バイアスする。この結果、メ
モリセルＭ(11,4)の制御ゲートに１２Ｖ、ドレインに６
Ｖ、ソースに０Ｖが夫々印加され、メモリセルＭ(11,4)
の浮遊ゲートにホットエレクトロンが注入されて、この
メモリセルＭ(11,4)は書き込まれた状態になる。また、
副ソース線Ｓ2 をフローティングとすることにより、メ
モリセルＭ(11,5)の書き込みを防止できる。
1,4)にデータを書き込む場合、ワード線Ｗ10を１２Ｖ、
他のワード線を０Ｖ、副ビット線Ｂ2 を６Ｖ、他の副ビ
ット線を０Ｖ、副ソース線Ｓ2 をフローティング及び他
の副ソース線を０Ｖに夫々バイアスする。この結果、メ
モリセルＭ(11,4)の制御ゲートに１２Ｖ、ドレインに６
Ｖ、ソースに０Ｖが夫々印加され、メモリセルＭ(11,4)
の浮遊ゲートにホットエレクトロンが注入されて、この
メモリセルＭ(11,4)は書き込まれた状態になる。また、
副ソース線Ｓ2 をフローティングとすることにより、メ
モリセルＭ(11,5)の書き込みを防止できる。
【００９１】尚、本実施形態の場合、メモリセルＭ(11,
6)は、制御ゲートに１２Ｖ及びドレインに０Ｖが夫々印
加され、ソースがフローティングである。しかしなが
ら、開放状態の副ソース線Ｓ2 の電位は、隣のメモリセ
ルＭ(11,5)を介して制御されるので、従来のように誤書
き込みが起こることはない。
6)は、制御ゲートに１２Ｖ及びドレインに０Ｖが夫々印
加され、ソースがフローティングである。しかしなが
ら、開放状態の副ソース線Ｓ2 の電位は、隣のメモリセ
ルＭ(11,5)を介して制御されるので、従来のように誤書
き込みが起こることはない。
【００９２】上記の動作のため、図８に示す回路が用い
られるが、ソース線デコーダ１２４は、データ書き換え
又は読み出しの夫々の動作に応じて各メモリセルのソー
スに０Ｖの電圧を印加する又はフローティング（開放状
態）にするようにしている。
られるが、ソース線デコーダ１２４は、データ書き換え
又は読み出しの夫々の動作に応じて各メモリセルのソー
スに０Ｖの電圧を印加する又はフローティング（開放状
態）にするようにしている。
【００９３】次に、本発明の第２〜４の実施形態による
フラッシュメモリの書き換え動作のさらに他の例につい
て図１４を参照して説明する。
フラッシュメモリの書き換え動作のさらに他の例につい
て図１４を参照して説明する。
【００９４】図１４は、図７、図１０又は図１１に示す
ブロック２の下側部分を示す等価回路図である。その他
の構成は図７の第２の実施形態において説明したものと
同様であり、その構造等の説明はここでは省略する。ま
た、本実施形態では、記述を簡略化するために、図１４
に示された範囲内においてのみ電圧の印加等の状態を説
明することとし、主ビット線、主ソース線及び選択ワー
ド線に印加する電圧については、その説明を省略する。
ブロック２の下側部分を示す等価回路図である。その他
の構成は図７の第２の実施形態において説明したものと
同様であり、その構造等の説明はここでは省略する。ま
た、本実施形態では、記述を簡略化するために、図１４
に示された範囲内においてのみ電圧の印加等の状態を説
明することとし、主ビット線、主ソース線及び選択ワー
ド線に印加する電圧については、その説明を省略する。
【００９５】本実施形態において、例えば、メモリセル
Ｍ(11,4)にデータを書き込む場合、ワード線Ｗ10を１２
Ｖ、他のワード線を０Ｖ、副ビット線Ｂ2 を６Ｖ、副ビ
ット線Ｂ3 を３Ｖ、他の副ビット線を０Ｖ、副ソース線
Ｓ2 を６Ｖ、副ソース線Ｓ3を３Ｖ、他の副ソース線を
０Ｖに夫々バイアスする。この結果、メモリセルＭ(11,
4)の制御ゲートに１２Ｖ、ドレインに６Ｖ、ソースに０
Ｖが夫々印加され、メモリセルＭ(11,4)の浮遊ゲートに
ホットエレクトロンが注入されて、このメモリセルＭ(1
1,4)は書き込まれた状態になる。このとき、副ソース線
Ｓ2 に６Ｖを印加することによりメモリセルＭ(11,5)の
誤書き込みを防止し、副ビット線Ｂ3 に３Ｖを印加する
ことによりメモリセルＭ(11,6)の誤書き込みを防止し、
更に、副ソース線Ｓ3 に３Ｖを印加することによりメモ
リセルＭ(11,7)の誤書き込みを防止している。
Ｍ(11,4)にデータを書き込む場合、ワード線Ｗ10を１２
Ｖ、他のワード線を０Ｖ、副ビット線Ｂ2 を６Ｖ、副ビ
ット線Ｂ3 を３Ｖ、他の副ビット線を０Ｖ、副ソース線
Ｓ2 を６Ｖ、副ソース線Ｓ3を３Ｖ、他の副ソース線を
０Ｖに夫々バイアスする。この結果、メモリセルＭ(11,
4)の制御ゲートに１２Ｖ、ドレインに６Ｖ、ソースに０
Ｖが夫々印加され、メモリセルＭ(11,4)の浮遊ゲートに
ホットエレクトロンが注入されて、このメモリセルＭ(1
1,4)は書き込まれた状態になる。このとき、副ソース線
Ｓ2 に６Ｖを印加することによりメモリセルＭ(11,5)の
誤書き込みを防止し、副ビット線Ｂ3 に３Ｖを印加する
ことによりメモリセルＭ(11,6)の誤書き込みを防止し、
更に、副ソース線Ｓ3 に３Ｖを印加することによりメモ
リセルＭ(11,7)の誤書き込みを防止している。
【００９６】上述の実施形態では、ドレインからのホッ
トエレクトロン注入により書き込みを行うようにした
が、ソースからのホットエレクトロン注入により書き込
みを行うように構成することもできる。
トエレクトロン注入により書き込みを行うようにした
が、ソースからのホットエレクトロン注入により書き込
みを行うように構成することもできる。
【００９７】
【発明の効果】本発明によれば、仮想接地方式による高
い集積度を維持しつつ、書き込み動作時に他のメモリセ
ルの誤消去及び誤書き込みの少ない信頼性の高いフラッ
シュメモリ等の不揮発性半導体記憶装置及びその書き込
み方法を実現できる。
い集積度を維持しつつ、書き込み動作時に他のメモリセ
ルの誤消去及び誤書き込みの少ない信頼性の高いフラッ
シュメモリ等の不揮発性半導体記憶装置及びその書き込
み方法を実現できる。
【図１】本発明を適用する第１の実施形態のフラッシュ
メモリのメモリセルアレイの部分的な等価回路図であ
る。
メモリのメモリセルアレイの部分的な等価回路図であ
る。
【図２】図１のフラッシュメモリのブロック回路図であ
る。
る。
【図３】図１に示すメモリセルアレイの平面図である。
【図４】図１に示すメモリセルアレイの製造方法を工程
順に示す断面図である。
順に示す断面図である。
【図５】図１に示すメモリセルアレイへの印加電圧を示
す概念図である。
す概念図である。
【図６】図１に示すメモリセルアレイへの印加電圧を示
す概念図である。
す概念図である。
【図７】本発明の第２の実施形態のフラッシュメモリの
メモリセルアレイの部分的な等価回路図である。
メモリセルアレイの部分的な等価回路図である。
【図８】本発明の第２の実施形態のフラッシュメモリの
ブロック図である。
ブロック図である。
【図９】図７に示すメモリセルアレイの平面図である。
【図１０】本発明の第３の実施形態のフラッシュメモリ
のメモリセルアレイの部分的な等価回路図である。
のメモリセルアレイの部分的な等価回路図である。
【図１１】本発明の第４の実施形態のフラッシュメモリ
のメモリセルアレイの部分的な等価回路図である。
のメモリセルアレイの部分的な等価回路図である。
【図１２】図７、図１０、図１１に示すメモリセルアレ
イへの印加電圧を示す概念図である。
イへの印加電圧を示す概念図である。
【図１３】図７、図１０、図１１に示すメモリセルアレ
イへの印加電圧を示す概念図である。
イへの印加電圧を示す概念図である。
【図１４】図７、図１０、図１１に示すメモリセルアレ
イへの印加電圧を示す概念図である。
イへの印加電圧を示す概念図である。
【図１５】従来の仮想接地方式によるフラッシュメモリ
のメモリセルアレイの部分的な等価回路図である。
のメモリセルアレイの部分的な等価回路図である。
１、２、３ メモリセルブロック ２１ メモリセルアレイ ２２ 列線デコーダ ２３ 第１行デコーダ ２４ 第２行デコーダ ２５ 制御回路 ２６ 入力バッファ ２７ マルチプレクサ ２８ センスアンプ ２９ 電圧制御回路 ３０ 出力バッファ Ｗ0 〜Ｗ7 ワード線 Ｂ0 〜Ｂ6 ビット線 Ｓ0 〜Ｓ6 ソース線 ＳＷ1 、ＳＷ2 選択ワード線 ＢＣ1 〜ＢＣ7 ビットコンタクト ＳＴ0 〜ＳＴ13 選択トランジスタ
Claims (23)
- 【請求項１】 半導体基板上に行および列のマトリック
スに配置されるように形成され、各メモリセルがソー
ス、ドレイン及び浮遊ゲートと制御ゲートを含む複合ゲ
ート構造を有するメモリセルアレイを備えた不揮発性半
導体記憶装置であって、各列に配置されたメモリセルの
隣接する２つが、それぞれのソース又はドレインとなる
１つの不純物拡散層を共有し、各列に配置された上記メ
モリセルの上記制御ゲートを含んでワード線が構成され
ており、列方向に交互に複数のビット線及び複数のソー
ス線が配列されており、上記メモリセルのソース又はド
レインである上記不純物拡散層が上記半導体基板内で行
方向に連続的に形成されてソース線又はビット線の少な
くとも一部を構成している不揮発性半導体記憶装置にお
いて、 各ビット線を、隣接する２つのソース線の一方に選択的
に接続する選択的接続手段を備えていることを特徴とす
る不揮発性半導体記憶装置。 - 【請求項２】 上記選択的接続手段は、各ビット線を上
記隣接する２つのソース線の一方に接続する第１の選択
トランジスタと、上記隣接する２つのソース線の他方に
接続する第２の選択トランジスタとを有していることを
特徴とする請求項１に記載の不揮発性半導体記憶装置。 - 【請求項３】 上記選択的接続手段は、上記第１の選択
トランジスタの導通を制御する第１の制御手段と、上記
第２の選択トランジスタの導通を制御する第２の制御手
段とを有していることを特徴とする請求項２に記載の不
揮発性半導体記憶装置。 - 【請求項４】 上記メモリセルアレイは、各ブロックの
１つの行に含まれるメモリセルの数が同じになるよう
に、行方向に複数のブロックに分割され、 上記第１の選択トランジスタと上記第２の選択トランジ
スタは、各ブロック毎に独立に設けられていることを特
徴とする請求項２に記載の不揮発性半導体記憶装置。 - 【請求項５】 半導体基板上に行および列のマトリック
スに配置されるように形成され、各メモリセルがソー
ス、ドレイン及び浮遊ゲートと制御ゲートを含む複合ゲ
ート構造を有するメモリセルアレイを備えた不揮発性半
導体記憶装置であって、各列に配置されたメモリセルの
隣接する２つが、それぞれのソース又はドレインとなる
１つの不純物拡散層を共有し、各列に配置された上記メ
モリセルの上記制御ゲートを含んでワード線が構成され
ており、上記メモリセルアレイが、各ブロックの各行が
２ｎ（ｎは正の整数）のメモリセルを含むように複数の
ブロックに分割された不揮発性半導体記憶装置におい
て、 各ブロックに設けられた複数の副ビット線のそれぞれ
が、上記半導体基板内に形成された連続した１つの層を
含み、その連続した１つの層により該ブロックの行方向
に配置されたメモリセルのドレインとなる不純物拡散層
が連続的に接続されており、 隣接する２つのブロックに跨がるように形成された複数
の副ソース線のそれぞれが、上記半導体基板内に形成さ
れた連続した１つの層を含み、その連続した１つの層に
より上記２つのブロックの行方向に配置された２ｎ個の
メモリセルのソースとなる不純物拡散層が連続的に接続
されており、 各ブロックにおいて、上記副ビット線と上記副ソース線
とが交互に配置されており、 複数の主ビット線が上記行方向に形成されており、 各ブロックに設けられた上記複数の副ビット線のそれぞ
れを、該ブロックに形成されたビットコンタクトを介し
て上記複数の主ビット線の少なくとも１つに接続するた
めのスイッチング手段を有していることを特徴とする不
揮発性半導体記憶装置。 - 【請求項６】 上記スイッチング手段の導通を制御する
手段をさらに有していることを特徴とする請求項５に記
載の不揮発性半導体記憶装置。 - 【請求項７】 上記スイッチング手段は、上記複数の副
ビット線のそれぞれを、隣接する２つの上記主ビット線
のいずれか１つに接続する手段を有していることを特徴
とする請求項５に記載の不揮発性半導体記憶装置。 - 【請求項８】 上記スイッチング手段は、上記複数の副
ビット線のそれぞれを、１つの上記主ビット線に接続す
る第１の選択トランジスタと、この主ビット線に隣接す
る他の主ビット線に接続する第２の選択トランジスタと
を有していることを特徴とする請求項７に記載の不揮発
性半導体記憶装置。 - 【請求項９】 上記第１の選択トランジスタ及び上記第
２の選択トランジスタの導通を制御する手段をさらに有
していることを特徴とする請求項８に記載の不揮発性半
導体記憶装置。 - 【請求項１０】 上記行方向にそれぞれ形成され、上記
複数の主ビット線と交互に配置された複数の主ソース線
と、 上記複数の副ソース線のそれぞれを、関連する上記２つ
のブロック間に設けられたソースコンタクトを介して上
記主ソース線の１つに接続する手段とをさらに有してい
ることを特徴とする請求項５に記載の不揮発性半導体記
憶装置。 - 【請求項１１】 半導体基板上に行および列のマトリッ
クスに配置されるように形成され、各メモリセルがソー
ス、ドレイン及び浮遊ゲートと制御ゲートを含む複合ゲ
ート構造を有するメモリセルアレイを備えた不揮発性半
導体記憶装置であって、各列に配置されたメモリセルの
隣接する２つが、それぞれのソース又はドレインとなる
１つの不純物拡散層を共有し、各列に配置された上記メ
モリセルの上記制御ゲートを含んでワード線が構成され
ており、列方向に交互に複数のビット線及び複数のソー
ス線が配列されており、上記メモリセルのソース又はド
レインである上記不純物拡散層が上記半導体基板内で行
方向に連続的に形成されて上記ソース線又は上記ビット
線の少なくとも一部を構成している不揮発性半導体記憶
装置の書き込み方法において、 書き込むべき第１のメモリセルの制御ゲートに第１の電
圧、ドレインに第２の電圧、ソースに上記第２の電圧よ
り小さい第３の電圧を印加して、該メモリセルの浮遊ゲ
ートにホットエレクトロンを注入し、 上記第１のメモリセルとドレインを共有し、ソースを共
有しない第２のメモリセルのソースに上記第２の電圧を
印加し、 上記第２のメモリセルとソースを共有し、ドレインを共
有しない第３のメモリセルのドレイン、及び、上記第３
のメモリセルとドレインを共有し、ソースを共有しない
第４のメモリセルのソースに、上記第２の電圧より小さ
く、上記第３の電圧より大きい第４の電圧を印加するこ
とを特徴とする不揮発性半導体記憶装置の書き込み方
法。 - 【請求項１２】 上記第１、第２、第３及び第４の電圧
は、それぞれ１２Ｖ、６Ｖ、０Ｖ及び３Ｖであることを
特徴とする請求項１１に記載の不揮発性半導体記憶装置
の書き込み方法。 - 【請求項１３】 半導体基板上に行および列のマトリッ
クスに配置されるように形成され、各メモリセルがソー
ス、ドレイン及び浮遊ゲートと制御ゲートを含む複合ゲ
ート構造を有するメモリセルアレイを備えた不揮発性半
導体記憶装置であって、各列に配置されたメモリセルの
隣接する２つが、それぞれのソース又はドレインとなる
１つの不純物拡散層を共有し、各列に配置された上記メ
モリセルの上記制御ゲートを含んでワード線が構成され
ており、列方向に交互に複数のビット線及び複数のソー
ス線が配列されており、上記メモリセルのソース又はド
レインである上記不純物拡散層が上記半導体基板内で行
方向に連続的に形成されて上記ソース線又は上記ビット
線の少なくとも一部を構成している不揮発性半導体記憶
装置の書き込み方法において、 書き込むべき第１のメモリセルの制御ゲートに第１の電
圧、ドレインに第２の電圧、ソースに上記第２の電圧よ
り小さい第３の電圧を印加して、該メモリセルの浮遊ゲ
ートにホットエレクトロンを注入し、 上記第１のメモリセルとドレインを共有し、ソースを共
有しない第２のメモリセルのソースに上記第３の電圧よ
り大きく、上記第２の電圧より小さい第４の電圧を印加
することを特徴とする不揮発性半導体記憶装置の書き込
み方法。 - 【請求項１４】 上記第１、第２、第３及び第４の電圧
は、それぞれ１２Ｖ、６Ｖ、０Ｖ及び３Ｖであることを
特徴とする請求項１３に記載の不揮発性半導体記憶装置
の書き込み方法。 - 【請求項１５】 半導体基板上に行および列のマトリッ
クスに配置されるように形成され、各メモリセルがソー
ス、ドレイン及び浮遊ゲートと制御ゲートを含む複合ゲ
ート構造を有するメモリセルアレイを備えた不揮発性半
導体記憶装置であって、各列に配置されたメモリセルの
隣接する２つが、それぞれのソース又はドレインとなる
１つの不純物拡散層を共有し、各列に配置された上記メ
モリセルの上記制御ゲートを含んでワード線が構成され
ており、列方向に交互に複数のビット線及び複数のソー
ス線が配列されており、上記メモリセルのソース又はド
レインである上記不純物拡散層が上記半導体基板内で行
方向に連続的に形成されて上記ソース線又は上記ビット
線の少なくとも一部を構成している不揮発性半導体記憶
装置の書き込み方法において、 書き込むべき第１のメモリセルの制御ゲートに第１の電
圧、ドレインに第２の電圧、ソースに上記第２の電圧よ
り小さい第３の電圧を印加して、該メモリセルの浮遊ゲ
ートにホットエレクトロンを注入し、 上記第１のメモリセルとドレインを共有し、ソースを共
有しない第２のメモリセルのソースを開放状態にするこ
とを特徴とする不揮発性半導体記憶装置の書き込み方
法。 - 【請求項１６】 上記第１、第２及び第３の電圧は、そ
れぞれ１２Ｖ、６Ｖ及び０Ｖであることを特徴とする請
求項１５に記載の不揮発性半導体記憶装置の書き込み方
法。 - 【請求項１７】 半導体基板に形成され且つ浮遊ゲート
と制御ゲートの複合ゲート構造を有するメモリセルがマ
トリックス状に配列されたメモリセルアレイを備えた不
揮発性半導体記憶装置であって、 上記制御ゲートで構成されるワード線の方向に隣接する
各２つの上記メモリセルがソース又はドレインである不
純物拡散層を共有し、 上記ワード線と直交する方向に配列した上記メモリセル
が２ｎ個（ｎ：自然数）毎のブロックに分割され、 上記ワード線と直交する方向に配列した上記メモリセル
のドレインである上記不純物拡散層が上記ブロック毎に
上記半導体基板内に連続的に形成されて、副ビット線を
構成し、 上記ワード線と直交する方向に配列した上記メモリセル
のソースである上記不純物拡散層が、隣接する各２つの
ブロックに跨がった２ｎ個の上記メモリセルにおいて上
記半導体基板内に連続的に形成されて、副ソース線を構
成し、 上記各副ビット線が、上記ブロック毎に設けられたビッ
ト選択トランジスタ及びビットコンタクトを介して主ビ
ット線に接続し、 上記ビット選択トランジスタのゲートがビット選択ワー
ド線に接続し、 上記各副ソース線が、上記各ブロック間に設けられたソ
ースコンタクトを介して主ソース線に接続していること
を特徴とする不揮発性半導体記憶装置。 - 【請求項１８】 上記各副ソース線が、上記各ブロック
間に設けられたソース選択トランジスタ及び上記ソース
コンタクトを介して上記主ソース線に接続し、上記ソー
ス選択トランジスタのゲートがソース選択ワード線に接
続していることを特徴とする請求項１７に記載の不揮発
性半導体記憶装置。 - 【請求項１９】 上記ワード線、上記ビット選択ワード
線及び上記ソース選択ワード線が夫々接続されたワード
線デコーダと、上記主ビット線が接続されたビット線デ
コーダと、上記主ソース線が接続されたソース線デコー
ダとを有することを特徴とする請求項１８に記載の不揮
発性半導体記憶装置。 - 【請求項２０】 請求項１７〜１９のいずれかに記載の
不揮発性半導体記憶装置の書き込み方法において、 書き込むべきメモリセルの上記制御ゲートに第１の電
圧、ドレインに第２の電圧及びソースに上記第２の電圧
よりも小さい第３の電圧を印加するとともに、上記書き
込むべきメモリセルとドレインを共有し且つソースを共
有しないメモリセルのソースに上記第３の電圧よりも大
きく上記第２の電圧よりも小さい第４の電圧を印加する
ことを特徴とする不揮発性半導体記憶装置の書き込み方
法。 - 【請求項２１】 請求項１７〜１９のいずれかに記載の
不揮発性半導体記憶装置の書き込み方法において、 書き込むべきメモリセルの上記制御ゲートに第１の電
圧、ドレインに第２の電圧及びソースに上記第２の電圧
よりも小さい第３の電圧を印加するとともに、上記書き
込むべきメモリセルとドレインを共有し且つソースを共
有しないメモリセルのソースを開放状態にすることを特
徴とする不揮発性半導体記憶装置の書き込み方法。 - 【請求項２２】 請求項１７〜１９のいずれかに記載の
不揮発性半導体記憶装置の書き込み方法において、 書き込むべきメモリセルの上記制御ゲートに第１の電
圧、ドレインに第２の電圧及びソースに上記第２の電圧
よりも小さい第３の電圧を印加するとともに、上記書き
込むべきメモリセルとドレインを共有し且つソースを共
有しない第２のメモリセルのソースに上記第２の電圧を
印加し、上記第２のメモリセルとソースを共有し且つド
レインを共有しない第３のメモリセルのドレイン及び上
記第３のメモリセルとドレインを共有し且つソースを共
有しない第４のメモリセルのソースに上記第３の電圧よ
りも大きく上記第２の電圧よりも小さい第４の電圧を夫
々印加することを特徴とする不揮発性半導体記憶装置の
書き込み方法。 - 【請求項２３】 メモリセルへの書き込みがそのメモリ
セルの上記浮遊ゲートへのホットエレクトロン注入によ
り行われることを特徴とする請求項２０〜２２のいずれ
か１項に記載の不揮発性半導体記憶装置の書き込み方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35008795A JP3540881B2 (ja) | 1994-12-26 | 1995-12-22 | 不揮発性半導体記憶装置の書き込み方法 |
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33722194 | 1994-12-26 | ||
| JP33722294 | 1994-12-26 | ||
| JP6-337222 | 1994-12-26 | ||
| JP6-337221 | 1994-12-26 | ||
| JP35008795A JP3540881B2 (ja) | 1994-12-26 | 1995-12-22 | 不揮発性半導体記憶装置の書き込み方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08236650A true JPH08236650A (ja) | 1996-09-13 |
| JP3540881B2 JP3540881B2 (ja) | 2004-07-07 |
Family
ID=27340821
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35008795A Expired - Fee Related JP3540881B2 (ja) | 1994-12-26 | 1995-12-22 | 不揮発性半導体記憶装置の書き込み方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3540881B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007052684A1 (ja) * | 2005-11-02 | 2007-05-10 | Sharp Kabushiki Kaisha | 不揮発性半導体記憶装置 |
| CN113674786A (zh) * | 2021-08-20 | 2021-11-19 | 广东省大湾区集成电路与系统应用研究院 | 存内计算单元、模块和系统 |
-
1995
- 1995-12-22 JP JP35008795A patent/JP3540881B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007052684A1 (ja) * | 2005-11-02 | 2007-05-10 | Sharp Kabushiki Kaisha | 不揮発性半導体記憶装置 |
| US7800948B2 (en) | 2005-11-02 | 2010-09-21 | Sharp Kabushiki Kaisha | Nonvolatile semiconductor memory device |
| CN113674786A (zh) * | 2021-08-20 | 2021-11-19 | 广东省大湾区集成电路与系统应用研究院 | 存内计算单元、模块和系统 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3540881B2 (ja) | 2004-07-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6738310B2 (en) | Nonvolatile semiconductor memory | |
| US6563733B2 (en) | Memory array architectures based on a triple-polysilicon source-side injection non-volatile memory cell | |
| KR100323970B1 (ko) | 비휘발성메모리구조 | |
| US5557569A (en) | Low voltage flash EEPROM C-cell using fowler-nordheim tunneling | |
| JPH11504768A (ja) | スプリットゲートとソース側注入を用いたｅｅｐｒｏｍ | |
| KR960001320B1 (ko) | 반도체기억장치 | |
| US4527259A (en) | Semiconductor device having insulated gate type non-volatile semiconductor memory elements | |
| US5815441A (en) | Non-volatile semiconductor memory device | |
| US6031771A (en) | Memory redundancy circuit using single polysilicon floating gate transistors as redundancy elements | |
| KR960000723B1 (ko) | Eeprom | |
| JP2004326965A (ja) | 不揮発性半導体記憶装置 | |
| US5780890A (en) | Nonvolatile semiconductor memory device and a method of writing data in the same | |
| KR100629987B1 (ko) | 3층 금속 배선을 이용한 플래시 메모리 아키텍처 | |
| JP3540881B2 (ja) | 不揮発性半導体記憶装置の書き込み方法 | |
| US6853027B2 (en) | Semiconductor nonvolatile memory with low programming voltage | |
| US5280187A (en) | Electrically programmable and erasable semiconductor memory and method of operating same | |
| JP2960377B2 (ja) | メモリセルアレー | |
| EP0647947A2 (en) | Low voltage flash EEPROM X-cell using Fowler-Nordheim tunneling | |
| JPH0660679A (ja) | 不揮発性半導体記憶装置 | |
| JPH05275658A (ja) | 不揮発性半導体記憶装置 | |
| JP3515362B2 (ja) | 不揮発性半導体メモリ | |
| JPH11250680A (ja) | 不揮発性半導体メモリ | |
| JPH05243530A (ja) | 不揮発性半導体メモリ | |
| JPH06112441A (ja) | 電気的に消去可能な不揮発性半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040316 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040326 |
|
| R154 | Certificate of patent or utility model (reissue) |
Free format text: JAPANESE INTERMEDIATE CODE: R154 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080402 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090402 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100402 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100402 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110402 Year of fee payment: 7 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120402 Year of fee payment: 8 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130402 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |