JP2960377B2 - メモリセルアレー - Google Patents
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- H10B—ELECTRONIC MEMORY DEVICES
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0416—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and no select transistor, e.g. UV EPROM
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【発明の属する技術分野】本発明はメモリセルアレーに
関し、特に素子の集積度を向上させることができる構造
を有するメモリセルアレーに関するものである。
関し、特に素子の集積度を向上させることができる構造
を有するメモリセルアレーに関するものである。
【０００２】
【従来の技術】一般に電気的プログラム（ｐｒｏｇｒａ
ｍ）及び消去（ｅｒａｓｕｒｅ）機能をもつフラッシュ
（ｆｌａｓｈ）メモリ装置は周辺回路とメモリセルアレ
ー（ｍｅｍｏｒｙ ｃｅｌｌ ａｒｒａｙ）とにより構
成されメモリセルアレーはワードライン（ｗｏｒｄ ｌ
ｉｎｅ）及びビットライン（ｂｉｔ ｌｉｎｅ）信号に
より各々選択された多数のメモリセル（ｍｅｍｏｒｙ
ｃｅｌｌ）とによりなる。
ｍ）及び消去（ｅｒａｓｕｒｅ）機能をもつフラッシュ
（ｆｌａｓｈ）メモリ装置は周辺回路とメモリセルアレ
ー（ｍｅｍｏｒｙ ｃｅｌｌ ａｒｒａｙ）とにより構
成されメモリセルアレーはワードライン（ｗｏｒｄ ｌ
ｉｎｅ）及びビットライン（ｂｉｔ ｌｉｎｅ）信号に
より各々選択された多数のメモリセル（ｍｅｍｏｒｙ
ｃｅｌｌ）とによりなる。
【０００３】メモリセルにデータを記憶させるためのプ
ログラム動作はフローティングゲート（ｆｌｏａｔｉｎ
ｇ ｇａｔｅ）にホットエレクトロン（ｈｏｔ ｅｌｅ
ｃｔｒｏｎ）が注入（ｉｎｊｅｃｔｉｏｎ）されること
によりなり、記憶された情報を消去するための消去動作
はフローティングゲートに注入された電子が消失（ｄｉ
ｓｃｈａｒｇｅ）されることによりなる。
ログラム動作はフローティングゲート（ｆｌｏａｔｉｎ
ｇ ｇａｔｅ）にホットエレクトロン（ｈｏｔ ｅｌｅ
ｃｔｒｏｎ）が注入（ｉｎｊｅｃｔｉｏｎ）されること
によりなり、記憶された情報を消去するための消去動作
はフローティングゲートに注入された電子が消失（ｄｉ
ｓｃｈａｒｇｅ）されることによりなる。
【０００４】このようなメモリセルはゲート電極の形態
によって積層ゲート型（ｓｔａｃｋｇａｔｅ ｔｙｐ
ｅ）とスプリットゲート型（ｓｐｌｉｔ ｇａｔｅ ｔ
ｙｐｅ）に区分される。
によって積層ゲート型（ｓｔａｃｋｇａｔｅ ｔｙｐ
ｅ）とスプリットゲート型（ｓｐｌｉｔ ｇａｔｅ ｔ
ｙｐｅ）に区分される。
【０００５】このうち一つの積層ゲート型のメモリセル
によりなる従来のメモリセルアレーを図１を通じて説明
すると次の通りである。図１は従来のメモリセルアレー
を説明するためのレイアウトであり、シリコン基板の素
子分離領域に多数のフィールド酸化膜１が各々形成さ
れ、シリコン基板のチャンネル領域にはトンネル酸化膜
によりシリコン基板と電気的に分離されたフローティン
グゲート２が各々形成される。
によりなる従来のメモリセルアレーを図１を通じて説明
すると次の通りである。図１は従来のメモリセルアレー
を説明するためのレイアウトであり、シリコン基板の素
子分離領域に多数のフィールド酸化膜１が各々形成さ
れ、シリコン基板のチャンネル領域にはトンネル酸化膜
によりシリコン基板と電気的に分離されたフローティン
グゲート２が各々形成される。
【０００６】各フローティングゲート２は両端部がフィ
ールド酸化膜１と一部重なる。各フィールド酸化膜１と
交差する形態で形成されたフローティングゲート２の上
部には誘電体膜によりフローティングゲート２と電気的
に分離されたコントロールゲート３が形成される。
ールド酸化膜１と一部重なる。各フィールド酸化膜１と
交差する形態で形成されたフローティングゲート２の上
部には誘電体膜によりフローティングゲート２と電気的
に分離されたコントロールゲート３が形成される。
【０００７】フィールド酸化膜１と各々交差するコント
ロールゲート３内側のシリコン基板にはドレーン領域６
が形成され、コントロールゲート３外側のシリコン基板
にはソース領域５が形成される。更にドレーン領域６に
はコントロールゲート３と交差するように形成されたビ
ットライン７との接続のためのコンタクト部４が形成さ
れる。
ロールゲート３内側のシリコン基板にはドレーン領域６
が形成され、コントロールゲート３外側のシリコン基板
にはソース領域５が形成される。更にドレーン領域６に
はコントロールゲート３と交差するように形成されたビ
ットライン７との接続のためのコンタクト部４が形成さ
れる。
【０００８】前記のように構成されたメモリセルアレー
は２個のビット（ｂｉｔ）、即ち２個のメモリセルのド
レーン領域６が共通に接続される。更に共通に接続され
たドレーン領域６のコンタクト部４に形成されるコンタ
クトホールを通じてドレーン領域６がビットライン７と
接続される。
は２個のビット（ｂｉｔ）、即ち２個のメモリセルのド
レーン領域６が共通に接続される。更に共通に接続され
たドレーン領域６のコンタクト部４に形成されるコンタ
クトホールを通じてドレーン領域６がビットライン７と
接続される。
【０００９】
【発明が解決しようとする課題】しかし、素子の大きさ
はコンタクトホールの大きさとコンタクトホールが占め
る面積によって決定されるため前記のようなレイアウト
を利用する場合、素子の集積度を向上させることが容易
でなくコントロールゲート３とコンタクト部４及びコン
タクト部とフィールド酸化膜１間の適正な距離を維持さ
せることには多くの困難が伴う。
はコンタクトホールの大きさとコンタクトホールが占め
る面積によって決定されるため前記のようなレイアウト
を利用する場合、素子の集積度を向上させることが容易
でなくコントロールゲート３とコンタクト部４及びコン
タクト部とフィールド酸化膜１間の適正な距離を維持さ
せることには多くの困難が伴う。
【００１０】したがって、本発明は４個のメモリセルが
一つのソース領域又はドレーン領域を共有するように構
成され、前記の短所を解消することができるメモリセル
アレーを提供することにその目的がある。
一つのソース領域又はドレーン領域を共有するように構
成され、前記の短所を解消することができるメモリセル
アレーを提供することにその目的がある。
【００１１】
【課題を解決するための手段】前記の目的を達成するた
めの、本発明のメモリセルアレーは、シリコン基板の素
子分離領域にそれぞれ形成された多数のフィールド酸化
膜と、互いに隣接する前記フィールド酸化膜の間の前記
シリコン基板上にそれぞれ形成され、上端部及び下端部
が前記フィールド酸化膜と一部重なり、トンネル酸化膜
によって前記シリコン基板と電気的に分離される多数の
フローティングゲートと、水平方向に隣接するように形
成された前記フローティングゲートを含む前記フィール
ド酸化膜の上部に前記フローティングゲートと同一の幅
で形成され、誘電体膜によって前記フローティングゲー
トと電気的に分離される多数のコントロールゲートと、
隣接する四つの前記フィールド酸化膜とフローティング
ゲートによって囲まれている部分の前記シリコン基板に
形成されソースコンタクト部を有する多数のソース領域
と、前記ソース領域と隣接している前記フローティング
ゲートの他の一側部に隣接する前記シリコン基板に形成
される。そして、ドレインコンタクト部を有するドレイ
ン領域とからなるメモリセルアレイの各メモリセルが次
のような電圧条件によってプログラムされる。選択され
たメモリセルのコントロールゲートに接続されたワード
ライン：８乃至２０Ｖ、選択されていないメモリセルの
コントロールゲートに接続されたワードライン：０Ｖ、
選択されたメモリセルのドレインに接続されたビットラ
イン：３乃至１０Ｖ、選択されたメモリセルより前に位
置するメモリセルのソース及びドレインに接続されたビ
ットライン：０Ｖ、選択されたメモリセルより後に位置
するメモリセルのソース及びドレインに接続されたビッ
トライン：３乃至１０Ｖとする。
めの、本発明のメモリセルアレーは、シリコン基板の素
子分離領域にそれぞれ形成された多数のフィールド酸化
膜と、互いに隣接する前記フィールド酸化膜の間の前記
シリコン基板上にそれぞれ形成され、上端部及び下端部
が前記フィールド酸化膜と一部重なり、トンネル酸化膜
によって前記シリコン基板と電気的に分離される多数の
フローティングゲートと、水平方向に隣接するように形
成された前記フローティングゲートを含む前記フィール
ド酸化膜の上部に前記フローティングゲートと同一の幅
で形成され、誘電体膜によって前記フローティングゲー
トと電気的に分離される多数のコントロールゲートと、
隣接する四つの前記フィールド酸化膜とフローティング
ゲートによって囲まれている部分の前記シリコン基板に
形成されソースコンタクト部を有する多数のソース領域
と、前記ソース領域と隣接している前記フローティング
ゲートの他の一側部に隣接する前記シリコン基板に形成
される。そして、ドレインコンタクト部を有するドレイ
ン領域とからなるメモリセルアレイの各メモリセルが次
のような電圧条件によってプログラムされる。選択され
たメモリセルのコントロールゲートに接続されたワード
ライン：８乃至２０Ｖ、選択されていないメモリセルの
コントロールゲートに接続されたワードライン：０Ｖ、
選択されたメモリセルのドレインに接続されたビットラ
イン：３乃至１０Ｖ、選択されたメモリセルより前に位
置するメモリセルのソース及びドレインに接続されたビ
ットライン：０Ｖ、選択されたメモリセルより後に位置
するメモリセルのソース及びドレインに接続されたビッ
トライン：３乃至１０Ｖとする。
【００１２】
【発明の実施の形態】以下に添付した図面を参照して本
発明を詳細に説明する。図２は本発明によるメモリセル
アレーを説明するためのレイアウトであり、メモリセル
アレーの構成を次の通り説明する。
発明を詳細に説明する。図２は本発明によるメモリセル
アレーを説明するためのレイアウトであり、メモリセル
アレーの構成を次の通り説明する。
【００１３】シリコン基板の素子分離領域には多角形、
例えば六角形の形態を有する多数のフィールド酸化膜11
が形成され、各フィールド酸化膜11は隣接する多数の列
R1，R2，R3形態に配置される。各列（例えばR2）のフィ
ールド酸化膜11は隣接する更に他の列R1，R3のフィール
ド酸化膜11間の空間に対応することになる。
例えば六角形の形態を有する多数のフィールド酸化膜11
が形成され、各フィールド酸化膜11は隣接する多数の列
R1，R2，R3形態に配置される。各列（例えばR2）のフィ
ールド酸化膜11は隣接する更に他の列R1，R3のフィール
ド酸化膜11間の空間に対応することになる。
【００１４】ある一つの酸化膜11と、それと隣接した列
のフィールド酸化膜11の間には両端部が両側のフィール
ド酸化膜11と一部重なるフローティングゲート12が形成
され、フローティングゲート12とフィールド酸化膜11の
上部にはフローティングゲート12の幅と同一の幅により
なるコントロールゲート13が形成される。各フローティ
ングゲート12とコントロールゲート13は誘電体膜により
電気的に分離される。
のフィールド酸化膜11の間には両端部が両側のフィール
ド酸化膜11と一部重なるフローティングゲート12が形成
され、フローティングゲート12とフィールド酸化膜11の
上部にはフローティングゲート12の幅と同一の幅により
なるコントロールゲート13が形成される。各フローティ
ングゲート12とコントロールゲート13は誘電体膜により
電気的に分離される。
【００１５】図２に図示されたように、ある一つのコン
トロールゲート13はフィールド酸化膜11間に形成された
フローティングゲート12とその両側のフィールド酸化膜
11の上部に形成される。したがって、各フィールド酸化
膜11の上部には互いに離隔された２個のコントロールゲ
ート12が位置する。
トロールゲート13はフィールド酸化膜11間に形成された
フローティングゲート12とその両側のフィールド酸化膜
11の上部に形成される。したがって、各フィールド酸化
膜11の上部には互いに離隔された２個のコントロールゲ
ート12が位置する。
【００１６】一方、隣接する４個のフィールド酸化膜11
と４個のフローティングゲート12により囲まれた部分の
シリコン基板にはソースコンタクト部14B を有するソー
ス領域15又はドレーンコンタクト部14A を有するドレー
ン領域16が各々形成され、各ドレーンコンタクト部14A
及びソースコンタクト部14B にコンタクトホールが各々
形成される。
と４個のフローティングゲート12により囲まれた部分の
シリコン基板にはソースコンタクト部14B を有するソー
ス領域15又はドレーンコンタクト部14A を有するドレー
ン領域16が各々形成され、各ドレーンコンタクト部14A
及びソースコンタクト部14B にコンタクトホールが各々
形成される。
【００１７】ここで、図２に図示されたように、各ソー
ス領域15とドレーン領域16は４個のフィールド酸化膜11
と４個のフローティングゲート12に囲まれることにな
る。更にソース領域15とドレーン領域16間にはフローテ
ィングゲート12が位置し、ドレーン領域16と更に他のド
レーン領域16間及びソース領域15とソース領域15間には
フィールド酸化膜11が位置する。したがって、図２に図
示されたように４個のメモリセルが一つのソース領域15
又はドレーン領域16を共有することになる。
ス領域15とドレーン領域16は４個のフィールド酸化膜11
と４個のフローティングゲート12に囲まれることにな
る。更にソース領域15とドレーン領域16間にはフローテ
ィングゲート12が位置し、ドレーン領域16と更に他のド
レーン領域16間及びソース領域15とソース領域15間には
フィールド酸化膜11が位置する。したがって、図２に図
示されたように４個のメモリセルが一つのソース領域15
又はドレーン領域16を共有することになる。
【００１８】本発明の理解を深めるために図２に図示さ
れたメモリセルアレーの各部分を図３（ａ）乃至図３
（ｃ）を参照して説明する。図３（ａ）は図２のＡ−Ａ
線に沿って切り取った状態の断面図であり、隣接するフ
ィールド酸化膜11間のシリコン基板20にソース領域15が
形成されていることを図示している。
れたメモリセルアレーの各部分を図３（ａ）乃至図３
（ｃ）を参照して説明する。図３（ａ）は図２のＡ−Ａ
線に沿って切り取った状態の断面図であり、隣接するフ
ィールド酸化膜11間のシリコン基板20にソース領域15が
形成されていることを図示している。
【００１９】図３（ｂ）は図２の線Ｂ−Ｂに沿って切り
取った状態の断面図であり、隣接するフィールド酸化膜
11間のシリコン基板20上にトンネル酸化膜21、フローテ
ィングゲート12、誘電体膜22及びコントロールゲート13
が積層された構造のゲート電極が形成される。
取った状態の断面図であり、隣接するフィールド酸化膜
11間のシリコン基板20上にトンネル酸化膜21、フローテ
ィングゲート12、誘電体膜22及びコントロールゲート13
が積層された構造のゲート電極が形成される。
【００２０】図３（ｃ）は図２の線Ｃ−Ｃに沿つて切り
取つた状態の断面図であり、ソース領域とドレーン領域
16間のシリコン基板20上にはトンネル酸化膜21、フロー
ティングゲート12、誘電体膜22及びコントロールゲート
13の積層された構造が形成される。
取つた状態の断面図であり、ソース領域とドレーン領域
16間のシリコン基板20上にはトンネル酸化膜21、フロー
ティングゲート12、誘電体膜22及びコントロールゲート
13の積層された構造が形成される。
【００２１】以上のようにメモリセルアレーは４個のビ
ット、即ち４個のメモリセルが一つのソース領域15又は
ドレーン領域16を共有することになり、したがって、全
体的にコンタクトホールが占める面積が従来よりも減少
し、素子の大きさが減少する。反面、各フィールド酸化
膜11及びフローティングゲート12の大きさは従来より増
加することができるため素子間の電気的絶縁度及び動作
特性が向上する。
ット、即ち４個のメモリセルが一つのソース領域15又は
ドレーン領域16を共有することになり、したがって、全
体的にコンタクトホールが占める面積が従来よりも減少
し、素子の大きさが減少する。反面、各フィールド酸化
膜11及びフローティングゲート12の大きさは従来より増
加することができるため素子間の電気的絶縁度及び動作
特性が向上する。
【００２２】さらに、本発明によるメモリセルアレーは
図４のような回路図で表示され、図４に図示されたＡ部
分のメモリセルに所定のデータをプログラムする動作
と、消去および読み出し動作を次のように説明する。
図４のような回路図で表示され、図４に図示されたＡ部
分のメモリセルに所定のデータをプログラムする動作
と、消去および読み出し動作を次のように説明する。
【００２３】初めに、プログラム動作時に第３ワードラ
インWL3 にはＶPG（８乃至２０Ｖ）、他のワードライン
には０Ｖの電圧が印加されるようにし、第３ビットライ
ンBL3 にはＶDP（３乃至１０Ｖ）、第１及び第２ビット
ラインBL1 ，BL2 には０Ｖ、第４及び第５ビットライン
BL4 ，BL5 にはＶDPの電圧が各々印加されるようにす
る。
インWL3 にはＶPG（８乃至２０Ｖ）、他のワードライン
には０Ｖの電圧が印加されるようにし、第３ビットライ
ンBL3 にはＶDP（３乃至１０Ｖ）、第１及び第２ビット
ラインBL1 ，BL2 には０Ｖ、第４及び第５ビットライン
BL4 ，BL5 にはＶDPの電圧が各々印加されるようにす
る。
【００２４】即ち、ｎ番目のビットライン（ＢＬｎ）が
選択された場合、ｉ（ｉ＜ｎ）番目までのビットライン
には０Ｖの電圧が印加され、ｊ（ｊ＞ｎ）番目からのビ
ットラインにはＶDPの電圧が印加される。
選択された場合、ｉ（ｉ＜ｎ）番目までのビットライン
には０Ｖの電圧が印加され、ｊ（ｊ＞ｎ）番目からのビ
ットラインにはＶDPの電圧が印加される。
【００２５】次に、消去動作時、第３ワードラインWL3
にはＶEGの電圧が印加されるようにし、その他全てのビ
ットラインにはＶED（１乃至１０Ｖ）の電圧が印加され
るようにする。
にはＶEGの電圧が印加されるようにし、その他全てのビ
ットラインにはＶED（１乃至１０Ｖ）の電圧が印加され
るようにする。
【００２６】三番目に、読み出し動作時、第３ワードラ
インWL3 にはＶREF （３乃至６Ｖ）、他のワードライン
には０Ｖの電圧が印加されるようにし、第３ビットライ
ンBL3 にはＶREAD（０．５乃至２Ｖ）、前記第１及び第
２ビットラインBL1 ，BL2 には０Ｖ、第４及び第５ビッ
トラインBL4 ，BL5 にはＶDPの電圧が各々印加されるよ
うにする。
インWL3 にはＶREF （３乃至６Ｖ）、他のワードライン
には０Ｖの電圧が印加されるようにし、第３ビットライ
ンBL3 にはＶREAD（０．５乃至２Ｖ）、前記第１及び第
２ビットラインBL1 ，BL2 には０Ｖ、第４及び第５ビッ
トラインBL4 ，BL5 にはＶDPの電圧が各々印加されるよ
うにする。
【００２７】即ち、ｎ番目のビットライン（ＢＬｎ）が
選択された場合、ｉ（ｉ＜ｎ）番目までのビットライン
には０Ｖの電圧が印加され、ｊ（ｊ＞ｎ）番目からのビ
ットラインにはＶDPの電圧が印加される。
選択された場合、ｉ（ｉ＜ｎ）番目までのビットライン
には０Ｖの電圧が印加され、ｊ（ｊ＞ｎ）番目からのビ
ットラインにはＶDPの電圧が印加される。
【００２８】
【発明の効果】上述したように、本発明によれば４個の
メモリセルが一つのソース領域又はドレーン領域を共有
するようにメモリセルアレーを形成することにより全体
的にコンタクトホールが占める面積が減少する。したが
って、このような方法を利用すると素子の集積度を効果
的に向上することができ、且つフィールド酸化膜及びフ
ローティングゲートの大きさが増加することにより素子
の動作特性を向上させることができる。
メモリセルが一つのソース領域又はドレーン領域を共有
するようにメモリセルアレーを形成することにより全体
的にコンタクトホールが占める面積が減少する。したが
って、このような方法を利用すると素子の集積度を効果
的に向上することができ、且つフィールド酸化膜及びフ
ローティングゲートの大きさが増加することにより素子
の動作特性を向上させることができる。
【図１】従来のメモリセルアレーを説明するためのレイ
アウト図である。
アウト図である。
【図２】本発明によるメモリセルアレーを説明するため
のレイアウト図である。
のレイアウト図である。
【図３】（ａ）は図２の線Ａ−Ａに沿って切り取った状
態の断面図、（ｂ）は図２の線Ｂ−Ｂに沿って切り取っ
た状態の断面図、（ｃ）は図２の線Ｃ−Ｃに沿って切り
取った状態の断面図である。
態の断面図、（ｂ）は図２の線Ｂ−Ｂに沿って切り取っ
た状態の断面図、（ｃ）は図２の線Ｃ−Ｃに沿って切り
取った状態の断面図である。
【図４】本発明によるメモリセルアレーの回路図であ
る。
る。
１，11…フィールド酸化膜 ２，12…フローティングゲート ３，13…コントロールゲート ４…コンタクト部 ５，15…ソース領域 ６，16…ドレーン領域 ７…ビットライン 14A …ドレーンコンタクト部 14B …ソースコンタクト部 20…シリコン基板 21…トンネル酸化膜 22…誘電体膜
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/115 H01L 21/8247 H01L 29/788 H01L 29/792
Claims (3)
- 【請求項１】シリコン基板の素子分離領域に多数の列形
態に配置され、隣接する列のフィールド酸化膜とは互い
にすれ違う形態に形成された多数のフィールド酸化膜
と、 互いに隣接する前記フィールド酸化膜の間の前記シリコ
ン基板上にそれぞれ形成され、上端部及び下端部が前記
フィールド酸化膜と一部重なり、トンネル酸化膜によっ
て前記シリコン基板と電気的に分離される多数のフロー
ティングゲートと、 水平方向に隣接するように形成された前記フローティン
グゲートを含む前記フィールド酸化膜の上部に前記フロ
ーティングゲートと同一の幅で形成され、誘電体膜によ
って前記フローティングゲートと電気的に分離される多
数のコントロールゲートと、 隣接する四つの前記フィールド酸化膜とフローティング
ゲートに囲まれている部分の前記シリコン基板に形成さ
れソースコンタクト部を有する多数のソース領域と、 前記ソース領域と隣接している前記フローティングゲー
トの他の一側部に隣接する前記シリコン基板に形成さ
れ、ドレインコンタクト部を有するドレイン領域とから
なるメモリセルアレイの各メモリセルが次のような電圧
条件によってプログラムされるように構成されることを
特徴とするメモリセルアレイ。 【表１】 - 【請求項２】シリコン基板の素子分離領域に多数の列形
態に配置され、隣接する列のフィールド酸化膜とは互い
にすれ違う形態に形成された多数のフィールド酸化膜
と、 互いに隣接する前記フィールド酸化膜の間の前記シリコ
ン基板上にそれぞれ形成され、上端部及び下端部が前記
フィールド酸化膜と一部重なり、トンネル酸化膜によっ
て前記シリコン基板と電気的に分離される多数のフロー
ティングゲートと、 水平方向に隣接するように形成された前記フローティン
グゲートを含む前記フィールド酸化膜の上部に前記フロ
ーティングゲートと同一の幅で形成され、誘電体膜によ
って前記フローティングゲートと電気的に分離される多
数のコントロールゲートと、 隣接する四つの前記フィールド酸化膜とフローティング
ゲートに囲まれている部分の前記シリコン基板に形成さ
れソースコンタクト部を有する多数のソース領域と、 前記ソース領域と隣接している前記フローティングゲー
トの他の一側部に隣接する前記シリコン基板に形成さ
れ、ドレインコンタクト部を有するドレイン領域とから
なるメモリセルアレイの各メモリセルが次のような電圧
条件によって消去されるように構成されることを特徴と
するメモリセルアレイ。 【表２】 - 【請求項３】シリコン基板の素子分離領域に多数の列形
態に配置され、隣接する列のフィールド酸化膜とは互い
にすれ違う形態に形成された多数のフィールド酸化膜
と、 互いに隣接する前記フィールド酸化膜の間の前記シリコ
ン基板上にそれぞれ形成され、上端部及び下端部が前記
フィールド酸化膜と一部重なり、トンネル酸化膜によっ
て前記シリコン基板と電気的に分離される多数のフロー
ティングゲートと、 水平方向に隣接するように形成された前記フローティン
グゲートを含む前記フィールド酸化膜の上部に前記フロ
ーティングゲートと同一の幅で形成され、誘電体膜によ
って前記フローティングゲートと電気的に分離される多
数のコントロールゲートと、 隣接する四つの前記フィールド酸化膜とフローティング
ゲートに囲まれている部分の前記シリコン基板に形成さ
れソースコンタクト部を有する多数のソース領域と、 前記ソース領域と隣接している前記フローティングゲー
トの他の一側部に隣接する前記シリコン基板に形成さ
れ、ドレインコンタクト部を有するドレイン領域とから
なるメモリセルアレイの各メモリセルが次のような電圧
条件によって読み出されるように構成されることを特徴
とするメモリセルアレイ。 【表３】
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR96-36631 | 1996-08-30 | ||
| KR1019960036631A KR100246782B1 (ko) | 1996-08-30 | 1996-08-30 | 메모리 셀 어레이 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1093057A JPH1093057A (ja) | 1998-04-10 |
| JP2960377B2 true JP2960377B2 (ja) | 1999-10-06 |
Family
ID=19471563
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9233490A Expired - Fee Related JP2960377B2 (ja) | 1996-08-30 | 1997-08-29 | メモリセルアレー |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5787035A (ja) |
| JP (1) | JP2960377B2 (ja) |
| KR (1) | KR100246782B1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10258194B4 (de) * | 2002-12-12 | 2005-11-03 | Infineon Technologies Ag | Halbleiterspeicher mit Charge-trapping-Speicherzellen und Herstellungsverfahren |
| US6972226B2 (en) * | 2004-03-31 | 2005-12-06 | Infineon Technologies Ag | Charge-trapping memory cell array and method for production |
| WO2006087796A1 (ja) * | 2005-02-18 | 2006-08-24 | Fujitsu Limited | 不揮発性半導体記憶装置 |
| KR100886859B1 (ko) * | 2007-08-20 | 2009-03-05 | 후지쯔 마이크로일렉트로닉스 가부시키가이샤 | 비휘발성 반도체 기억 장치 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4300212A (en) * | 1979-01-24 | 1981-11-10 | Xicor, Inc. | Nonvolatile static random access memory devices |
| US4281397A (en) * | 1979-10-29 | 1981-07-28 | Texas Instruments Incorporated | Virtual ground MOS EPROM or ROM matrix |
| JPS56156985A (en) * | 1980-02-04 | 1981-12-03 | Texas Instruments Inc | Decoder |
| JP2511485B2 (ja) * | 1988-01-12 | 1996-06-26 | 沖電気工業株式会社 | 半導体記憶装置 |
| JP3032240B2 (ja) * | 1990-05-22 | 2000-04-10 | 富士通株式会社 | 半導体記憶装置 |
| JPH0567759A (ja) * | 1991-07-05 | 1993-03-19 | Sony Corp | 浮遊ゲート型不揮発性半導体記憶装置及びその製造方法 |
| US5411908A (en) * | 1992-05-28 | 1995-05-02 | Texas Instruments Incorporated | Flash EEPROM array with P-tank insulated from substrate by deep N-tank |
-
1996
- 1996-08-30 KR KR1019960036631A patent/KR100246782B1/ko not_active IP Right Cessation
-
1997
- 1997-08-29 US US08/924,005 patent/US5787035A/en not_active Expired - Lifetime
- 1997-08-29 JP JP9233490A patent/JP2960377B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5787035A (en) | 1998-07-28 |
| JPH1093057A (ja) | 1998-04-10 |
| KR100246782B1 (ko) | 2000-03-15 |
| KR19980016929A (ko) | 1998-06-05 |
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