JP2809546B2 - 不揮発性メモリ及びその読み出し方法 - Google Patents
不揮発性メモリ及びその読み出し方法Info
- Publication number
- JP2809546B2 JP2809546B2 JP6386792A JP6386792A JP2809546B2 JP 2809546 B2 JP2809546 B2 JP 2809546B2 JP 6386792 A JP6386792 A JP 6386792A JP 6386792 A JP6386792 A JP 6386792A JP 2809546 B2 JP2809546 B2 JP 2809546B2
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- impurity diffusion
- electrode
- memory cells
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【０００１】
【産業上の利用分野】この発明は高集積化可能な不揮発
性メモリ及びその読み出し方法に関し、更に詳しくは、
第１の不純物拡散層としてのソースと、第２の不純物拡
散層としてのドレインを有する半導体基板上に、絶縁膜
を介して形成される第１電極としての補助ゲート（AUXI
LIARY GATE：以下ＡＧという）と、ＡＧの側壁に絶縁膜
を介して形成されるフローティングゲート（以下ＦＧと
いう）と、絶縁膜を介して少なくともＦＧ上に配設され
る第２電極としてのコントロールゲート（以下ＣＧとい
う）を有するメモリセルが複数個をＸ方向、Ｙ方向にマ
トリックス状に配列されたメモリセルアレイを備えた大
容量化に適したスタック型のＦＬＡＳＨ ＥＥＰＲＯＭ
及びその読み出し方法に関するものである。
性メモリ及びその読み出し方法に関し、更に詳しくは、
第１の不純物拡散層としてのソースと、第２の不純物拡
散層としてのドレインを有する半導体基板上に、絶縁膜
を介して形成される第１電極としての補助ゲート（AUXI
LIARY GATE：以下ＡＧという）と、ＡＧの側壁に絶縁膜
を介して形成されるフローティングゲート（以下ＦＧと
いう）と、絶縁膜を介して少なくともＦＧ上に配設され
る第２電極としてのコントロールゲート（以下ＣＧとい
う）を有するメモリセルが複数個をＸ方向、Ｙ方向にマ
トリックス状に配列されたメモリセルアレイを備えた大
容量化に適したスタック型のＦＬＡＳＨ ＥＥＰＲＯＭ
及びその読み出し方法に関するものである。
【０００２】
【従来の技術及び発明が解決しようとする課題】一般
に、この種セルの読み出しは、例えば図７に示すような
読み出しすべき選択セル（リード・セレクト・セル：Ｒ
ｅａｄ Ｓｅｌｅｃｔ Ｃｅｌｌ）において説明する
と、ＣＧ、ＡＧ及びドレインにそれぞれ所定電圧Ｖ
CG,READ 、ＶAG,R EAD 及びＶD,READを印加して行ってい
た。
に、この種セルの読み出しは、例えば図７に示すような
読み出しすべき選択セル（リード・セレクト・セル：Ｒ
ｅａｄ Ｓｅｌｅｃｔ Ｃｅｌｌ）において説明する
と、ＣＧ、ＡＧ及びドレインにそれぞれ所定電圧Ｖ
CG,READ 、ＶAG,R EAD 及びＶD,READを印加して行ってい
た。
【０００３】上記に示されるメモリセルの従来の配列構
造は、例えばマトリックス状のＸ方向に配列した２個の
メモリセルＣ１１、Ｃ１２の一方のメモリセルＣ１１の
ソースと隣接する他のメモリセルＣ１２のドレインとが
連続して形成されており、一方のメモリセルＣ１１とＹ
方向に配列したメモリセルＣ２１、そして、他のメモリ
セルＣ１２とＹ方向に配列した他のメモリセルＣ２２と
がそれぞれ埋め込み拡散層で接続されているから、ソー
ス、ドレインとして機能する不純物拡散層と金属配線層
とを接続するためのコンタクト領域を必要としないか
ら，セルアレイを縮小でき、素子の高集積化を可能にで
きる。
造は、例えばマトリックス状のＸ方向に配列した２個の
メモリセルＣ１１、Ｃ１２の一方のメモリセルＣ１１の
ソースと隣接する他のメモリセルＣ１２のドレインとが
連続して形成されており、一方のメモリセルＣ１１とＹ
方向に配列したメモリセルＣ２１、そして、他のメモリ
セルＣ１２とＹ方向に配列した他のメモリセルＣ２２と
がそれぞれ埋め込み拡散層で接続されているから、ソー
ス、ドレインとして機能する不純物拡散層と金属配線層
とを接続するためのコンタクト領域を必要としないか
ら，セルアレイを縮小でき、素子の高集積化を可能にで
きる。
【０００４】しかし、メモリセルＣ１１、Ｃ２１、Ｃ１
２、Ｃ２２から構成される上記従来の配列構造の等価回
路を示す図８において、（ｉ）メモリセルＣ１１の読み
出し時に上述したようにＣＧ1 （第１のコントロールゲ
ート）をＨｉｇｈの状態にしてＡＧ1 （第１の補助ゲー
ト）、ＢＬ1 （第１のビット・ライン）に電圧を印加す
る（ＡＧ1 及びＢＬ1 をＨｉｇｈの状態にする）が、こ
の時、メモリセルＣ２１のＡＧ1 、ドレインＤにも電圧
がかかる（Ｈｉｇｈの状態になる）ためメモリセルＣ２
１のＡＧ1 ・トランジスタＴ21もオン状態となり、もし
メモリセルＣ２１が過剰消去（オーバーイレイズ：ＯＶ
ＥＲ ＥＲＡＳＥ）の状態であると、メモリセルＣ２１
にリーク電流が流れる恐れがある。なお、ＣＧ2 （第２
のコントロールゲート）、ＡＧ2 （第２の補助ゲー
ト）、ＢＬ2 （第２のビット・ライン）、ＢＬ0 （もう
１つのビット・ライン）はそれぞれＬＯＷの状態であ
る。
２、Ｃ２２から構成される上記従来の配列構造の等価回
路を示す図８において、（ｉ）メモリセルＣ１１の読み
出し時に上述したようにＣＧ1 （第１のコントロールゲ
ート）をＨｉｇｈの状態にしてＡＧ1 （第１の補助ゲー
ト）、ＢＬ1 （第１のビット・ライン）に電圧を印加す
る（ＡＧ1 及びＢＬ1 をＨｉｇｈの状態にする）が、こ
の時、メモリセルＣ２１のＡＧ1 、ドレインＤにも電圧
がかかる（Ｈｉｇｈの状態になる）ためメモリセルＣ２
１のＡＧ1 ・トランジスタＴ21もオン状態となり、もし
メモリセルＣ２１が過剰消去（オーバーイレイズ：ＯＶ
ＥＲ ＥＲＡＳＥ）の状態であると、メモリセルＣ２１
にリーク電流が流れる恐れがある。なお、ＣＧ2 （第２
のコントロールゲート）、ＡＧ2 （第２の補助ゲー
ト）、ＢＬ2 （第２のビット・ライン）、ＢＬ0 （もう
１つのビット・ライン）はそれぞれＬＯＷの状態であ
る。
【０００５】（ii）また、図８において、メモリセルＣ
１２の読み出し時も同様に、ＡＧ2、ＢＬ2 に電圧を印
加するが、メモリセルＣ２２のＡＧ2 、ドレインＤにも
電圧がかかるためメモリセルＣ２２のＡＧ2 ・トランジ
スタＴ22 もオン状態となり、もしメモリセルＣ２２が
過剰消去の状態であると、メモリセルＣ２２にリーク電
流が流れる恐れがある。
１２の読み出し時も同様に、ＡＧ2、ＢＬ2 に電圧を印
加するが、メモリセルＣ２２のＡＧ2 、ドレインＤにも
電圧がかかるためメモリセルＣ２２のＡＧ2 ・トランジ
スタＴ22 もオン状態となり、もしメモリセルＣ２２が
過剰消去の状態であると、メモリセルＣ２２にリーク電
流が流れる恐れがある。
【０００６】この発明では、選択されたメモリセルのデ
ータを読み出す時に、選択されたセルと同一ワード線上
にある過剰消去の状態である非選択メモリセル（リード
・アンセレクトセル：Ｒｅａｄ Ｕｎｓｅｌｅｃｔ Ｃ
ｅｌｌ）にリーク電流が流れるのを防止できる不揮発性
メモリ及びその読み出し方法を提供しようとするもので
ある。
ータを読み出す時に、選択されたセルと同一ワード線上
にある過剰消去の状態である非選択メモリセル（リード
・アンセレクトセル：Ｒｅａｄ Ｕｎｓｅｌｅｃｔ Ｃ
ｅｌｌ）にリーク電流が流れるのを防止できる不揮発性
メモリ及びその読み出し方法を提供しようとするもので
ある。
【０００７】
【課題を解決するための手段及び作用】かくして、この
発明によれば、第１，第２の不純物拡散層を有する半導
体基板上に形成される第１電極と、その第１電極の側壁
に絶縁膜を介して形成されるフローティングゲートと、
絶縁膜を介して少なくともフローティングゲート上に配
設され、それによってフローティングゲートの電位を制
御しうる第２電極とからなるメモリセルを備え、このメ
モリセルが複数個をＸ方向、Ｙ方向にマトリックス状に
配列され、上記マトリックス状のＹ方向に配列したメモ
リセルの第１電極がＹ方向に共通接続され、上記マトリ
ックス状のＸ方向に連接された一つのメモリセルの第１
の不純物拡散層とこの一つのメモリセルの一方に隣接す
る一方のメモリセルの第１の不純物拡散層とを共通して
設けるとともに、上記一つのメモリセルの第２の不純物
拡散層とこの一つのメモリセルの他方に隣接する他方の
メモリセルの第２の不純物拡散層とを共通に設けてな
り、Ｘ方向に配列されたメモリセルの上記各第１の不純
物拡散層が導電層によって接続され、 更に、第２電極
は、上記マトリックス状のＹ方向に共通接続されてなる
不揮発性メモリが提供される。
発明によれば、第１，第２の不純物拡散層を有する半導
体基板上に形成される第１電極と、その第１電極の側壁
に絶縁膜を介して形成されるフローティングゲートと、
絶縁膜を介して少なくともフローティングゲート上に配
設され、それによってフローティングゲートの電位を制
御しうる第２電極とからなるメモリセルを備え、このメ
モリセルが複数個をＸ方向、Ｙ方向にマトリックス状に
配列され、上記マトリックス状のＹ方向に配列したメモ
リセルの第１電極がＹ方向に共通接続され、上記マトリ
ックス状のＸ方向に連接された一つのメモリセルの第１
の不純物拡散層とこの一つのメモリセルの一方に隣接す
る一方のメモリセルの第１の不純物拡散層とを共通して
設けるとともに、上記一つのメモリセルの第２の不純物
拡散層とこの一つのメモリセルの他方に隣接する他方の
メモリセルの第２の不純物拡散層とを共通に設けてな
り、Ｘ方向に配列されたメモリセルの上記各第１の不純
物拡散層が導電層によって接続され、 更に、第２電極
は、上記マトリックス状のＹ方向に共通接続されてなる
不揮発性メモリが提供される。
【０００８】この発明では、第１の不純物拡散層（例え
ばソース）上に第２電極（コントロールゲート）が存在
しないように、第２電極形成用の層を半導体基板上に形
成した後少なくとも第１の不純物拡散層上の第２電極形
成用の層を除去して導電層（例えばソースライン）を有
するコンタクト部が形成されている。この際、コンタク
ト部においては、隣接するメモリセルの各第１電極（補
助ゲート）がフローティングゲートをもたないよう第１
の不純物拡散層をＸ方向に配線する方がメモリセル間、
ひいては素子間を狭くできるので、この方がメモリセル
の各第１電極の両側壁にフローティングゲートを設ける
よりも好ましい。また、第１の不純物拡散層としてドレ
インを用いてＸ方向に配列された複数個のメモリセルご
とに、各ドレインがＸ方向に配線された導電層（ドレイ
ンライン）を有するコンタクト部を形成しても良い。
ばソース）上に第２電極（コントロールゲート）が存在
しないように、第２電極形成用の層を半導体基板上に形
成した後少なくとも第１の不純物拡散層上の第２電極形
成用の層を除去して導電層（例えばソースライン）を有
するコンタクト部が形成されている。この際、コンタク
ト部においては、隣接するメモリセルの各第１電極（補
助ゲート）がフローティングゲートをもたないよう第１
の不純物拡散層をＸ方向に配線する方がメモリセル間、
ひいては素子間を狭くできるので、この方がメモリセル
の各第１電極の両側壁にフローティングゲートを設ける
よりも好ましい。また、第１の不純物拡散層としてドレ
インを用いてＸ方向に配列された複数個のメモリセルご
とに、各ドレインがＸ方向に配線された導電層（ドレイ
ンライン）を有するコンタクト部を形成しても良い。
【０００９】また、この発明は、別の観点から、不揮発
性メモリの所望のメモリセルから読み出しを行うに際し
て、 複数個のメモリセルのうち読み出しを行うよう選
択される選択メモリセルと同一の第１電極を共通にもつ
非選択メモリセルの第１電極に高電位が印加される時
は、非選択メモリセルの第１、第２の不純物拡散層の電
位を同電位になるようにし、それによって選択メモリセ
ルから読み出しを行うことからなる不揮発性メモリの読
み出し方法が提供される。
性メモリの所望のメモリセルから読み出しを行うに際し
て、 複数個のメモリセルのうち読み出しを行うよう選
択される選択メモリセルと同一の第１電極を共通にもつ
非選択メモリセルの第１電極に高電位が印加される時
は、非選択メモリセルの第１、第２の不純物拡散層の電
位を同電位になるようにし、それによって選択メモリセ
ルから読み出しを行うことからなる不揮発性メモリの読
み出し方法が提供される。
【００１０】要するに、従来メモリセルの読み出しは、
図７に示すように読み出しすべき選択セルにおいて説明
すると、符号81のＣＧ、符号82のＡＧ及び符号83のドレ
インにそれぞれ所定電圧ＶCG,READ 、ＶAG,READ 及びＶ
D,READを印加して行っていた訳であるが、この選択メモ
リセルのデータを読み出す時に、上記選択メモリセルと
同一ワード線上にある図６に示すような非選択メモリセ
ルが過剰消去の状態であると、この非選択メモリセルに
リーク電流が矢印71に示す方向に流れる恐れがある。
図７に示すように読み出しすべき選択セルにおいて説明
すると、符号81のＣＧ、符号82のＡＧ及び符号83のドレ
インにそれぞれ所定電圧ＶCG,READ 、ＶAG,READ 及びＶ
D,READを印加して行っていた訳であるが、この選択メモ
リセルのデータを読み出す時に、上記選択メモリセルと
同一ワード線上にある図６に示すような非選択メモリセ
ルが過剰消去の状態であると、この非選択メモリセルに
リーク電流が矢印71に示す方向に流れる恐れがある。
【００１１】その問題点を解決するために、この発明で
は、非選択メモリセルが、図５に示すようにＶAG＝０と
することによりＡＧトランジスタを常にＯＦＦ状態にな
るようにし、又は、ＶAGに高電位が印加された場合、そ
の非選択メモリセルが、図４に示すようにＶS ＝Ｖ
D,READと、ソース84とドレイン83を同電位になるように
メモリセルを配列したものである。図１は、例えば４つ
のメモリセルＣ１、Ｃ２、Ｃ３、Ｃ４を配列したこの発
明の一実施例の等価回路を示す。また、図２及び図３は
そのメモリセル構造を示す。
は、非選択メモリセルが、図５に示すようにＶAG＝０と
することによりＡＧトランジスタを常にＯＦＦ状態にな
るようにし、又は、ＶAGに高電位が印加された場合、そ
の非選択メモリセルが、図４に示すようにＶS ＝Ｖ
D,READと、ソース84とドレイン83を同電位になるように
メモリセルを配列したものである。図１は、例えば４つ
のメモリセルＣ１、Ｃ２、Ｃ３、Ｃ４を配列したこの発
明の一実施例の等価回路を示す。また、図２及び図３は
そのメモリセル構造を示す。
【００１２】このようなメモリセルの配列により、選択
メモリセルと同一ワード線上にある非選択メモリセルが
過剰消去の状態であっても、この非選択メモリセルにリ
ーク電流が流れる恐れはなくなる。
メモリセルと同一ワード線上にある非選択メモリセルが
過剰消去の状態であっても、この非選択メモリセルにリ
ーク電流が流れる恐れはなくなる。
【００１３】
【実施例】以下この発明の実施例について説明する。な
お、これによってその発明は限定を受けるものではな
い。図２、図３において、不揮発性メモリのメモリセル
Ｃ１は、ソース（第１の不純物拡散層）21，ドレイン
（第２の不純物拡散層）22を有するＳｉ基板（半導体基
板）23上に形成される補助ゲート（第１電極）24と、そ
の補助ゲートの側壁に絶縁膜25ａを介して形成されるフ
ローティングゲート26と、絶縁膜25ｂを介して少なくと
もフローティングゲート26上に配設され、それによって
フローティングゲート26の電位を制御しうるコントロー
ルゲート（第２電極）27とからなり、これらメモリセル
Ｃ０（Ｃ５），Ｃ１（Ｃ３），Ｃ２（Ｃ４）の複数個が
Ｘ方向、Ｙ方向にマトリックス状に配列され、上記マト
リックス状のＹ方向に配列したメモリセルＣ１、Ｃ３の
補助ゲート24がＹ方向に共通接続され、上記マトリック
ス状のＸ方向に連接された一つのメモリセルＣ１のソー
ス21とこの一つのメモリセルＣ１に隣接する一方のメモ
リセルＣ０のソース21とを共通して設けるとともに、上
記一つのメモリセルＣ１のドレイン22とこの一つのメモ
リセルＣ１の他方に隣接する他方のメモリセルＣ２のド
レイン22とを共通に設けてなり、Ｘ方向に配列された複
数個のメモリセル（Ｃ０，Ｃ１，Ｃ２）、（Ｃ５，Ｃ
３，Ｃ４）ごとに、各ソース21がＸ方向に配線されたソ
ースライン（導電層）29に接続され、更に、コントロー
ルゲート27は、マトリックス状のＸ方向にフローティン
グゲート26をを覆って一つのメモリセルＣ１から他方の
メモリセルＣ２にまたがって配設されるとともに、マト
リックス状のＹ方向に共通接続されてなる。また、ソー
スライン29は補助ゲート24とＸーＹ平面で直交してい
る。なお、符号28は活性領域であり、符号30はＳｉＯ2
膜である。
お、これによってその発明は限定を受けるものではな
い。図２、図３において、不揮発性メモリのメモリセル
Ｃ１は、ソース（第１の不純物拡散層）21，ドレイン
（第２の不純物拡散層）22を有するＳｉ基板（半導体基
板）23上に形成される補助ゲート（第１電極）24と、そ
の補助ゲートの側壁に絶縁膜25ａを介して形成されるフ
ローティングゲート26と、絶縁膜25ｂを介して少なくと
もフローティングゲート26上に配設され、それによって
フローティングゲート26の電位を制御しうるコントロー
ルゲート（第２電極）27とからなり、これらメモリセル
Ｃ０（Ｃ５），Ｃ１（Ｃ３），Ｃ２（Ｃ４）の複数個が
Ｘ方向、Ｙ方向にマトリックス状に配列され、上記マト
リックス状のＹ方向に配列したメモリセルＣ１、Ｃ３の
補助ゲート24がＹ方向に共通接続され、上記マトリック
ス状のＸ方向に連接された一つのメモリセルＣ１のソー
ス21とこの一つのメモリセルＣ１に隣接する一方のメモ
リセルＣ０のソース21とを共通して設けるとともに、上
記一つのメモリセルＣ１のドレイン22とこの一つのメモ
リセルＣ１の他方に隣接する他方のメモリセルＣ２のド
レイン22とを共通に設けてなり、Ｘ方向に配列された複
数個のメモリセル（Ｃ０，Ｃ１，Ｃ２）、（Ｃ５，Ｃ
３，Ｃ４）ごとに、各ソース21がＸ方向に配線されたソ
ースライン（導電層）29に接続され、更に、コントロー
ルゲート27は、マトリックス状のＸ方向にフローティン
グゲート26をを覆って一つのメモリセルＣ１から他方の
メモリセルＣ２にまたがって配設されるとともに、マト
リックス状のＹ方向に共通接続されてなる。また、ソー
スライン29は補助ゲート24とＸーＹ平面で直交してい
る。なお、符号28は活性領域であり、符号30はＳｉＯ2
膜である。
【００１４】図２、図３においては、ソース21上にコン
トロールゲート27が存在しないように、コントロールゲ
ート形成用の層をSi基板23上に形成した後少なくともソ
ース21上のコントロールゲート形成用の層を除去してソ
ースライン29を有するコンタクト部を形成している。こ
の際、コンタクト部においては、隣接するメモリセルＣ
０，メモリセルＣ１の各補助ゲート24がフローティング
ゲートをもたないようソース21をＸ方向に配線する方が
メモリセル間、ひいては素子間を狭くできるので、この
方がメモリセルの各補助ゲートの両側壁にフローティン
グゲートを設けるよりも好ましい。また、ソースライン
のかわりにＸ方向に配列された複数個のメモリセル（Ｃ
０，Ｃ１，Ｃ２）、（Ｃ５，Ｃ３，Ｃ４）ごとに、各ド
レイン22がＸ方向に配線されたドレインラインを有する
コンタクト部を形成しても良い。
トロールゲート27が存在しないように、コントロールゲ
ート形成用の層をSi基板23上に形成した後少なくともソ
ース21上のコントロールゲート形成用の層を除去してソ
ースライン29を有するコンタクト部を形成している。こ
の際、コンタクト部においては、隣接するメモリセルＣ
０，メモリセルＣ１の各補助ゲート24がフローティング
ゲートをもたないようソース21をＸ方向に配線する方が
メモリセル間、ひいては素子間を狭くできるので、この
方がメモリセルの各補助ゲートの両側壁にフローティン
グゲートを設けるよりも好ましい。また、ソースライン
のかわりにＸ方向に配列された複数個のメモリセル（Ｃ
０，Ｃ１，Ｃ２）、（Ｃ５，Ｃ３，Ｃ４）ごとに、各ド
レイン22がＸ方向に配線されたドレインラインを有する
コンタクト部を形成しても良い。
【００１５】次に、図１にこの実施例のメモリセルＣ
１、Ｃ２、Ｃ３及びＣ４の動作を示す。図１の等価回路
において、メモリセルＣ１の読み出し時にＣＧ1 をＨｉ
ｇｈの状態にしてＡＧ1 、ＳＬ1 （ＳＯＵＲＣＥ ＬＩ
ＮＥ）に電圧を印加する（ＡＧ 1 及びＳＬ1 をＨｉｇｈ
の状態にする）が、この時、メモリセルＣ３のＡＧ1 、
ＣＧ1 にも電圧がかかる（Ｈｉｇｈの状態になる）。も
し、メモリセルＣ３が過剰消去（ＯＶＥＲ ＥＲＡＳ
Ｅ）の状態であっても、メモリセルＣ３のソース２１と
ドレイン２１が同電位に設定されているので、メモリセ
ルＣ３にリーク電流が流れる恐れはない。たとえば、表
１のような電圧を印加することにより動作させることが
できる。
１、Ｃ２、Ｃ３及びＣ４の動作を示す。図１の等価回路
において、メモリセルＣ１の読み出し時にＣＧ1 をＨｉ
ｇｈの状態にしてＡＧ1 、ＳＬ1 （ＳＯＵＲＣＥ ＬＩ
ＮＥ）に電圧を印加する（ＡＧ 1 及びＳＬ1 をＨｉｇｈ
の状態にする）が、この時、メモリセルＣ３のＡＧ1 、
ＣＧ1 にも電圧がかかる（Ｈｉｇｈの状態になる）。も
し、メモリセルＣ３が過剰消去（ＯＶＥＲ ＥＲＡＳ
Ｅ）の状態であっても、メモリセルＣ３のソース２１と
ドレイン２１が同電位に設定されているので、メモリセ
ルＣ３にリーク電流が流れる恐れはない。たとえば、表
１のような電圧を印加することにより動作させることが
できる。
【００１６】また、メモリセルＣ２のコントロールゲー
ト、ソースに電圧がかかるが、メモリセルＣ２の補助ゲ
ート24であるAG2 には電圧がかからないので、リーク電
流は流れない。
ト、ソースに電圧がかかるが、メモリセルＣ２の補助ゲ
ート24であるAG2 には電圧がかからないので、リーク電
流は流れない。
【００１７】
【表１】
【００１８】このように上記実施例では、メモリセルＣ
０（Ｃ５），Ｃ１（Ｃ３），Ｃ２（Ｃ４）がＸ方向に連
接され、かつ一つのメモリセルＣ１のソース21とこの一
つのメモリセルに隣接する一方のメモリセルＣ０のソー
スとを共通して設けると共に、一つのメモリセルＣ１の
ドレイン22とこの一つのメモリセルに隣接する他方のメ
モリセルＣ２のドレインとを共通に設け、図５に示すよ
うに非選択メモリセルのＶAGをＶAG＝０とすることによ
りＡＧトランジスタを常にＯＦＦ状態になるようにする
か、又は、非選択メモリセルが、図４に示すようにＶS
＝ＶD,READと、ソース84とドレイン83を同電位になるよ
うにメモリセルを配列したことから、選択されたメモリ
セルのデータを読み出す時に、選択されたセルと同一ワ
ード線上にある過剰消去の状態である非選択メモリセル
にリーク電流が流れるのを防止できる。
０（Ｃ５），Ｃ１（Ｃ３），Ｃ２（Ｃ４）がＸ方向に連
接され、かつ一つのメモリセルＣ１のソース21とこの一
つのメモリセルに隣接する一方のメモリセルＣ０のソー
スとを共通して設けると共に、一つのメモリセルＣ１の
ドレイン22とこの一つのメモリセルに隣接する他方のメ
モリセルＣ２のドレインとを共通に設け、図５に示すよ
うに非選択メモリセルのＶAGをＶAG＝０とすることによ
りＡＧトランジスタを常にＯＦＦ状態になるようにする
か、又は、非選択メモリセルが、図４に示すようにＶS
＝ＶD,READと、ソース84とドレイン83を同電位になるよ
うにメモリセルを配列したことから、選択されたメモリ
セルのデータを読み出す時に、選択されたセルと同一ワ
ード線上にある過剰消去の状態である非選択メモリセル
にリーク電流が流れるのを防止できる。
【００１９】また、フローティングゲートが第１電極の
側壁にサイドウォールスペーサとしてセルフアラインで
形成され、コントロールゲート27に対してセルフアライ
ンでないためフローティングゲートがコントロールゲー
ト27で覆われるためＲccが大きくとれ、低電圧動作に適
合する不揮発性メモリを得ることができる。
側壁にサイドウォールスペーサとしてセルフアラインで
形成され、コントロールゲート27に対してセルフアライ
ンでないためフローティングゲートがコントロールゲー
ト27で覆われるためＲccが大きくとれ、低電圧動作に適
合する不揮発性メモリを得ることができる。
【００２０】
【発明の効果】以上のようにこの発明によれば、選択さ
れたメモリセルのデータを読み出す時に、選択されたセ
ルと同一ワード線上にある過剰消去の状態である非選択
メモリセルにリーク電流が流れるのを防止できる。ま
た、フローティングゲートが第１電極の側壁にサイドウ
ォールスペーサとしてセルフアラインで形成され、コン
トロールゲートに対してセルフアラインでないためフロ
ーティングゲートがコントロールゲートで覆われるため
にＲccが大きくとれ、低電圧動作に適合する不揮発性メ
モリを得ることができる。
れたメモリセルのデータを読み出す時に、選択されたセ
ルと同一ワード線上にある過剰消去の状態である非選択
メモリセルにリーク電流が流れるのを防止できる。ま
た、フローティングゲートが第１電極の側壁にサイドウ
ォールスペーサとしてセルフアラインで形成され、コン
トロールゲートに対してセルフアラインでないためフロ
ーティングゲートがコントロールゲートで覆われるため
にＲccが大きくとれ、低電圧動作に適合する不揮発性メ
モリを得ることができる。
【００２１】さらに、第１の不純物拡散層（例えばソー
ス）上に第２電極（コントロールゲート）が存在しない
ように、第２電極形成用の層を半導体基板上に形成した
後少なくとも第１の不純物拡散層上の第２電極形成用の
層を除去して導電層（例えばソースライン）を有するコ
ンタクト部が形成されていることから、コンタクト部に
おいては、隣接するメモリセルの各第１電極がフローテ
ィングゲートをもたない分だけメモリセル間を狭くで
き、ひいては素子を縮小できる利点を有する。
ス）上に第２電極（コントロールゲート）が存在しない
ように、第２電極形成用の層を半導体基板上に形成した
後少なくとも第１の不純物拡散層上の第２電極形成用の
層を除去して導電層（例えばソースライン）を有するコ
ンタクト部が形成されていることから、コンタクト部に
おいては、隣接するメモリセルの各第１電極がフローテ
ィングゲートをもたない分だけメモリセル間を狭くで
き、ひいては素子を縮小できる利点を有する。
【図１】この発明の一実施例の一部を示す等価回路図で
ある。
ある。
【図２】上記実施例における構成説明図である。
【図３】図２のIII−III線の矢印方向からみた構成説明
図である。
図である。
【図４】上記実施例における好ましい非選択メモリセル
の状態を示す回路図である。
の状態を示す回路図である。
【図５】上記実施例における好ましい非選択メモリセル
の状態を示す回路図である。
の状態を示す回路図である。
【図６】従来の非選択メモリセルの状態を示す回路図で
ある。
ある。
【図７】一般の選択メモリセルの状態を示す回路図であ
る。
る。
【図８】従来例を示す等価回路図である。
２１ ソース（第１の不純物拡散層） ２２ ドレイン（第２の不純物拡散層） ２３ Ｓｉ基板 ２４ 補助ゲート( 第１電極) ２６ フローティングゲート ２７ コントロールゲート( 第２電極） ２９ ソースライン（導電層）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/792
Claims (2)
- 【請求項１】 第１，第２の不純物拡散層を有する半導
体基板上に形成される第１電極と、その第１電極の側壁
に絶縁膜を介して形成されるフローティングゲートと、
絶縁膜を介して少なくともフローティングゲート上に配
設され、それによってフローティングゲートの電位を制
御しうる第２電極とからなるメモリセルを備え、 このメモリセルが複数個をＸ方向、Ｙ方向にマトリック
ス状に配列され、 上記マトリックス状のＹ方向に配列したメモリセルの第
１電極がＹ方向に共通接続され、上記マトリックス状の
Ｘ方向に連接された一つのメモリセルの第１の不純物拡
散層とこの一つのメモリセルの一方に隣接する一方のメ
モリセルの第１の不純物拡散層とを共通して設けるとと
もに、上記一つのメモリセルの第２の不純物拡散層とこ
の一つのメモリセルの他方に隣接する他方のメモリセル
の第２の不純物拡散層とを共通に設けてなり、Ｘ方向に
配列されたメモリセルの上記各第１の不純物拡散層が導
電層によって接続され、 更に、第２電極は、上記マトリックス状のＹ方向に共通
接続されてなる不揮発性メモリ。 - 【請求項２】 第１，第２の不純物拡散層を有する半導
体基板上に形成される第１電極と、その第１電極の側壁
に絶縁膜を介して形成されるフローティングゲートと、
絶縁膜を介して少なくともフローティングゲート上に配
設され、それによってフローティングゲートの電位を制
御しうる第２電極とからなるメモリセルを備え、 このメモリセルが複数個をＸ方向、Ｙ方向にマトリック
ス状に配列され、 上記マトリックス状のＹ方向に配列したメモリセルの第
１電極がＹ方向に共通接続され、上記マトリックス状の
Ｘ方向に連接された一つのメモリセルの第１の不純物拡
散層とこの一つのメモリセルの一方に隣接する一方のメ
モリセルの第１の不純物拡散層とを共通して設けるとと
もに、上記一つのメモリセルの第２の不純物拡散層とこ
の一つのメモリセルの他方に隣接する他方のメモリセル
の第２の不純物拡散層とを共通に設けてなり、Ｘ方向に
配列されたメモリセルの上記各第１の不純物拡散層が導
電層によって接続され、 更に、第２電極は、上記マトリックス状のＹ方向に共通
接続されてなる不揮発性メモリの所望のメモリセルから
読み出しを行うに際して、 複数個のメモリセルのうち読み出しを行うよう選択され
る選択メモリセルと同一の第１電極を共通にもつ非選択
メモリセルの第１電極に高電位が印加される時は、非選
択メモリセルの第１、第２の不純物拡散層の電位を同電
位になるようにし、それによって選択メモリセルから読
み出しを行うことからなる不揮発性メモリの読み出し方
法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6386792A JP2809546B2 (ja) | 1992-03-19 | 1992-03-19 | 不揮発性メモリ及びその読み出し方法 |
| US08/033,560 US5414286A (en) | 1992-03-19 | 1993-03-18 | Nonvolatile memory, method of fabricating the same, and method of reading information from the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6386792A JP2809546B2 (ja) | 1992-03-19 | 1992-03-19 | 不揮発性メモリ及びその読み出し方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05267685A JPH05267685A (ja) | 1993-10-15 |
| JP2809546B2 true JP2809546B2 (ja) | 1998-10-08 |
Family
ID=13241690
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6386792A Expired - Lifetime JP2809546B2 (ja) | 1992-03-19 | 1992-03-19 | 不揮発性メモリ及びその読み出し方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2809546B2 (ja) |
-
1992
- 1992-03-19 JP JP6386792A patent/JP2809546B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05267685A (ja) | 1993-10-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6101123A (en) | Nonvolatile semiconductor memory with programming and erasing verification | |
| JP3192861B2 (ja) | 不揮発性半導体記憶装置 | |
| US5986934A (en) | Semiconductor memory array with buried drain lines and methods therefor | |
| KR100754541B1 (ko) | 메모리 셀, 메모리, 메모리 셀 제조 방법, 메모리 제조방법, 메모리 셀의 프로그래밍 또는 디프로그래밍 방법 및메모리 셀 판독 방법 | |
| US5763308A (en) | Method for fabricating flash memory cells using a composite insulating film | |
| JPH04352362A (ja) | 半導体装置 | |
| JPH11195718A (ja) | 不揮発性半導体記憶装置と、その製造方法及びその駆動方法 | |
| JP2809546B2 (ja) | 不揮発性メモリ及びその読み出し方法 | |
| JP2960377B2 (ja) | メモリセルアレー | |
| JP2960082B2 (ja) | 不揮発性半導体メモリ | |
| JP3522836B2 (ja) | 半導体装置 | |
| JP2809802B2 (ja) | 不揮発性半導体記憶装置 | |
| JP3228996B2 (ja) | 不揮発性半導体記憶装置 | |
| JPH0653517A (ja) | 不揮発性メモリ及びその書き込み方法 | |
| JPH07183407A (ja) | 不揮発性半導体記憶装置 | |
| JPH11162181A (ja) | 不揮発性半導体記憶装置 | |
| JP2725086B2 (ja) | 不揮発性半導体記憶装置の消去方法 | |
| JPH05243530A (ja) | 不揮発性半導体メモリ | |
| JPH05121749A (ja) | 電気的に書込みおよび消去可能な半導体記憶装置およびその製造方法 | |
| JPH05129614A (ja) | 電気的に書込および消去可能な半導体記憶装置の製造方法 | |
| JPH0586199U (ja) | 不揮発性半導体記憶装置 | |
| JPH07105451B2 (ja) | 不揮発性半導体メモリ | |
| JPS6322398B2 (ja) | ||
| JPH05129624A (ja) | 半導体記憶装置 | |
| JPH09213910A (ja) | 不揮発性半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070731 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080731 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080731 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090731 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100731 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110731 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110731 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120731 Year of fee payment: 14 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120731 Year of fee payment: 14 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120731 Year of fee payment: 14 |