JPH04352362A - 半導体装置 - Google Patents
半導体装置Info
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- JPH04352362A JPH04352362A JP3155821A JP15582191A JPH04352362A JP H04352362 A JPH04352362 A JP H04352362A JP 3155821 A JP3155821 A JP 3155821A JP 15582191 A JP15582191 A JP 15582191A JP H04352362 A JPH04352362 A JP H04352362A
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- Japan
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- memory cell
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- 239000004065 semiconductor Substances 0.000 title claims description 16
- 230000015654 memory Effects 0.000 claims abstract description 77
- 239000011159 matrix material Substances 0.000 claims abstract description 8
- 230000005684 electric field Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 6
- 239000000758 substrate Substances 0.000 description 5
- 150000004767 nitrides Chemical class 0.000 description 4
- LPQOADBMXVRBNX-UHFFFAOYSA-N ac1ldcw0 Chemical compound Cl.C1CN(C)CCN1C1=C(F)C=C2C(=O)C(C(O)=O)=CN3CCSC1=C32 LPQOADBMXVRBNX-UHFFFAOYSA-N 0.000 description 1
- 238000010893 electron trap Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
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- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Non-Volatile Memory (AREA)
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はＭＮＯＳやＭＯＮＯＳ等
の如きトラップ型の不揮発性メモリをマトリクス状に配
した半導体装置に関するものである。
の如きトラップ型の不揮発性メモリをマトリクス状に配
した半導体装置に関するものである。
【０００２】
【従来の技術】従来、このような半導体装置では基板（
ウエル）は全メモリセルについて共通であり、１つのメ
モリトランジスタのゲ−トを選択すると、そのラインに
つながっている他のメモリトランジスタが全て選択され
てしまう。よって、非選択のメモリトランジスタに対し
ては書き込みを禁止するためビット線に電圧を印加する
ようにしており、そのビット線の電流の漏洩を防ぐため
メモリトランジスタとは別に選択用トランジスタを設け
ていた。
ウエル）は全メモリセルについて共通であり、１つのメ
モリトランジスタのゲ−トを選択すると、そのラインに
つながっている他のメモリトランジスタが全て選択され
てしまう。よって、非選択のメモリトランジスタに対し
ては書き込みを禁止するためビット線に電圧を印加する
ようにしており、そのビット線の電流の漏洩を防ぐため
メモリトランジスタとは別に選択用トランジスタを設け
ていた。
【０００３】図５、図６は斯る従来の半導体装置の回路
構成を示している。図５は特開昭６２−４５１８２号に
開示されているものと同じであり、図６は特開昭５９−
２１１２８１号に開示されているものと同じである。図
５において、３０はウエルであり、メモリセルＭ１，Ｍ
２，Ｍ３，Ｍ４・・・・・全てに対し共通となっている
。各メモリセルにはメモリトランジスタＱｍ以外に選択
用トランジスタＱｓが設けられている。図６においても
、３１、３２で示している部分が全てのメモリＭ１〜Ｍ
３につながっている如くウエルは共通であり、各メモリ
セルにはメモリトランジスタ３３と選択用トランジスタ
３４が設けられている。
構成を示している。図５は特開昭６２−４５１８２号に
開示されているものと同じであり、図６は特開昭５９−
２１１２８１号に開示されているものと同じである。図
５において、３０はウエルであり、メモリセルＭ１，Ｍ
２，Ｍ３，Ｍ４・・・・・全てに対し共通となっている
。各メモリセルにはメモリトランジスタＱｍ以外に選択
用トランジスタＱｓが設けられている。図６においても
、３１、３２で示している部分が全てのメモリＭ１〜Ｍ
３につながっている如くウエルは共通であり、各メモリ
セルにはメモリトランジスタ３３と選択用トランジスタ
３４が設けられている。
【０００４】
【発明が解決しようとする課題】このように、従来のメ
モリ・マトリクスの半導体装置では各メモリセルにメモ
リトランジスタとは別に選択トランジスタを必要として
いるので、その分、各メモリセルは大きくなり、従って
半導体装置全体が大型化していた。しかも選択用トラン
ジスタに対する配線を施したり、電圧を与えたりするの
で、構成が複雑であった。本発明はこのような点に鑑み
なされたものであって、選択用トランジスタを不要とし
た簡単な構成の半導体装置を提供することを目的とする
。
モリ・マトリクスの半導体装置では各メモリセルにメモ
リトランジスタとは別に選択トランジスタを必要として
いるので、その分、各メモリセルは大きくなり、従って
半導体装置全体が大型化していた。しかも選択用トラン
ジスタに対する配線を施したり、電圧を与えたりするの
で、構成が複雑であった。本発明はこのような点に鑑み
なされたものであって、選択用トランジスタを不要とし
た簡単な構成の半導体装置を提供することを目的とする
。
【０００５】
【課題を解決するための手段】上記の目的を達成するた
め本発明では、トラップ型のメモリセルをマトリクス状
に配してなる半導体装置において、メモリトランジスタ
が一列に並ぶようにウエルを分離する手段と、分離され
た各ウエルごとに電圧を印加する第１の電圧印加手段と
、分離された各ウエルの同一行のメモリトランジスタの
ゲ−ト電極を結ぶ複数の配線と、前記複数の配線に対し
各配線ごとに電圧を印加する第２の電圧印加手段と、を
備え、情報の書き込みを前記第１、第２の電圧印加手段
によって行ない得るようにしている。
め本発明では、トラップ型のメモリセルをマトリクス状
に配してなる半導体装置において、メモリトランジスタ
が一列に並ぶようにウエルを分離する手段と、分離され
た各ウエルごとに電圧を印加する第１の電圧印加手段と
、分離された各ウエルの同一行のメモリトランジスタの
ゲ−ト電極を結ぶ複数の配線と、前記複数の配線に対し
各配線ごとに電圧を印加する第２の電圧印加手段と、を
備え、情報の書き込みを前記第１、第２の電圧印加手段
によって行ない得るようにしている。
【０００６】また、本発明の半導体装置では、情報の書
き込み時に情報の書き込みを行なうべく選択されたメモ
リトランジスタを有するウエルには接地電位又は低電圧
を印加するとともに該選択されたメモリトランジスタの
ゲ−ト電極にはプログラム電圧ＶＰＰを印加し、前記メ
モリトランジスタとウエルを共通にする情報の書き込み
を行なわない非選択のメモリトランジスタのゲ−ト電極
には情報の書き込みが行なわれない範囲内の高い電圧Ｖ
ＷＰを印加し、前記選択されたメモリトランジスタと上
記配線の１つを共通にする非選択のメモリトランジスタ
のウエルには（ＶＰＰ−ＶＷＰ）以上の電圧を印加する
ようにしている。
き込み時に情報の書き込みを行なうべく選択されたメモ
リトランジスタを有するウエルには接地電位又は低電圧
を印加するとともに該選択されたメモリトランジスタの
ゲ−ト電極にはプログラム電圧ＶＰＰを印加し、前記メ
モリトランジスタとウエルを共通にする情報の書き込み
を行なわない非選択のメモリトランジスタのゲ−ト電極
には情報の書き込みが行なわれない範囲内の高い電圧Ｖ
ＷＰを印加し、前記選択されたメモリトランジスタと上
記配線の１つを共通にする非選択のメモリトランジスタ
のウエルには（ＶＰＰ−ＶＷＰ）以上の電圧を印加する
ようにしている。
【０００７】
【作用】このような構成によると、メモリセルはゲ−ト
の配線とウエルのマトリクスから選択されるので、書き
込みや消去を各メモリセルごとに行なうことができる。 また、選択用のトランジスタが存しないので、各メモリ
セルが縮小されるとともに配線数も少なくなる。
の配線とウエルのマトリクスから選択されるので、書き
込みや消去を各メモリセルごとに行なうことができる。 また、選択用のトランジスタが存しないので、各メモリ
セルが縮小されるとともに配線数も少なくなる。
【０００８】
【実施例】本発明を実施した図１において、Ｗ１〜Ｗ４
は互いに分離されたウエルであり、各メモリセルはメモ
リトランジスタＴ１１〜Ｔ４４のみで構成されており、
従来例で用いられていたような選択用トランジスタは存
在しない。各ウエルＷ１〜Ｗ４にはメモリトランジスタ
がＹ方向に並んでいる。Ｙ１〜Ｙ４はウエルＷ１〜Ｗ４
に関しＸ方向に並んだメモリトランジスタのゲ−ト電極
に共通なゲ−ト制御配線である。１は書き込み時に前記
ウエルＷ１、Ｗ２、Ｗ３、Ｗ４ごとに電圧を与える書き
込み用のＸ・デコ−ダであり、２は書き込み時及び読み
出し時にゲ−ト制御配線Ｙ１、Ｙ２、Ｙ３、Ｙ４ごとに
電圧を与えるＹ・デコ−ダである。また、３は読み出し
時にウエルＷ１、Ｗ２、Ｗ３、Ｗ４ごとに電圧を与える
読み出し用のＸ・デコ−ダである。
は互いに分離されたウエルであり、各メモリセルはメモ
リトランジスタＴ１１〜Ｔ４４のみで構成されており、
従来例で用いられていたような選択用トランジスタは存
在しない。各ウエルＷ１〜Ｗ４にはメモリトランジスタ
がＹ方向に並んでいる。Ｙ１〜Ｙ４はウエルＷ１〜Ｗ４
に関しＸ方向に並んだメモリトランジスタのゲ−ト電極
に共通なゲ−ト制御配線である。１は書き込み時に前記
ウエルＷ１、Ｗ２、Ｗ３、Ｗ４ごとに電圧を与える書き
込み用のＸ・デコ−ダであり、２は書き込み時及び読み
出し時にゲ−ト制御配線Ｙ１、Ｙ２、Ｙ３、Ｙ４ごとに
電圧を与えるＹ・デコ−ダである。また、３は読み出し
時にウエルＷ１、Ｗ２、Ｗ３、Ｗ４ごとに電圧を与える
読み出し用のＸ・デコ−ダである。
【０００９】Ｄ１〜Ｄ４はドレイン用の配線であり、Ｓ
は全メモリトランジスタに共通に接続されたソ−ス用の
配線である。このように本実施例では配線Ｙ１〜Ｙ４と
ウエルＷ１〜Ｗ４は互いに直交しメモリ・マトリクスを
構成している。
は全メモリトランジスタに共通に接続されたソ−ス用の
配線である。このように本実施例では配線Ｙ１〜Ｙ４と
ウエルＷ１〜Ｗ４は互いに直交しメモリ・マトリクスを
構成している。
【００１０】図２、図３は前記ウエルＷ１〜Ｗ４を互い
に分離する構造例を示しており、図２はｎ型の半導体基
板１１の上部に形成されたＰウエル層を酸化膜よりなる
トレンチ１２ａ〜１２ｃで分離した場合を示している。 ここで、１３はウエル内に形成されたソ−ス領域、１４
はドレイン領域であり、１５はゲ−ト電極、１６はＳｉ
Ｏ２の酸化膜、１７はＳｉＮの窒化膜である。一方、図
３は図２のトレンチ１２ａ〜１２ｃの代わりにｎ型の基
板１１に独立に形成した各ＰウエルＷ１〜Ｗ４と基板１
１とのＰＮ接合を逆バイアスすることによりウエルＷ１
〜Ｗ４を分離しており、上方にはフィ−ルド酸化膜１８
ａ〜１８ｅが図示の如く設けられている。他の部分は図
２と同一である。
に分離する構造例を示しており、図２はｎ型の半導体基
板１１の上部に形成されたＰウエル層を酸化膜よりなる
トレンチ１２ａ〜１２ｃで分離した場合を示している。 ここで、１３はウエル内に形成されたソ−ス領域、１４
はドレイン領域であり、１５はゲ−ト電極、１６はＳｉ
Ｏ２の酸化膜、１７はＳｉＮの窒化膜である。一方、図
３は図２のトレンチ１２ａ〜１２ｃの代わりにｎ型の基
板１１に独立に形成した各ＰウエルＷ１〜Ｗ４と基板１
１とのＰＮ接合を逆バイアスすることによりウエルＷ１
〜Ｗ４を分離しており、上方にはフィ−ルド酸化膜１８
ａ〜１８ｅが図示の如く設けられている。他の部分は図
２と同一である。
【００１１】次に図示の半導体装置の書き込みにおける
各メモリトランジスタＴ１１〜Ｔ４４に対する印加電圧
動作について図４を参照しながら説明する。今、メモリ
セル５に書き込みを行なうものとする。この場合、まず
ウエルＷ２に接地電位（又は低電圧）を与え、ゲ−ト制
御配線Ｙ２に図４に示すようなプログラム電圧ＶＰＰを
印加する。すると、メモリセル５のメモリトランジスタ
Ｔ２２のゲ−ト電極とウエルＷ２間には高電界が発生し
電子が基板１１から注入され窒化膜１７にトラップされ
る。これにより、メモリセル５に対する書き込み状態が
実現される。
各メモリトランジスタＴ１１〜Ｔ４４に対する印加電圧
動作について図４を参照しながら説明する。今、メモリ
セル５に書き込みを行なうものとする。この場合、まず
ウエルＷ２に接地電位（又は低電圧）を与え、ゲ−ト制
御配線Ｙ２に図４に示すようなプログラム電圧ＶＰＰを
印加する。すると、メモリセル５のメモリトランジスタ
Ｔ２２のゲ−ト電極とウエルＷ２間には高電界が発生し
電子が基板１１から注入され窒化膜１７にトラップされ
る。これにより、メモリセル５に対する書き込み状態が
実現される。
【００１２】非選択のメモリセル、例えば選択されたメ
モリセル５とウエルＷ２を共通にするメモリセル８のゲ
−ト電極にはゲ−ト制御配線Ｙ１を介して図４に示す電
圧ＶＷＰをかける。この電圧ＶＷＰは書き込みが起こら
ない範囲の最大の電圧であるが、必ずしもその値に選ぶ
必要はなく、ＶＷＰよりやや低い電圧であってもよい。 いずれにしても、この電圧ＶＷＰではメモリセル８のメ
モリトランジスタＴ１２のゲ−ト電極とウエルＷ２間に
生じる電界は弱く、電子の注入は生じない。従って、電
子のトラップもないので、記憶状態は生じない。
モリセル５とウエルＷ２を共通にするメモリセル８のゲ
−ト電極にはゲ−ト制御配線Ｙ１を介して図４に示す電
圧ＶＷＰをかける。この電圧ＶＷＰは書き込みが起こら
ない範囲の最大の電圧であるが、必ずしもその値に選ぶ
必要はなく、ＶＷＰよりやや低い電圧であってもよい。 いずれにしても、この電圧ＶＷＰではメモリセル８のメ
モリトランジスタＴ１２のゲ−ト電極とウエルＷ２間に
生じる電界は弱く、電子の注入は生じない。従って、電
子のトラップもないので、記憶状態は生じない。
【００１３】次にメモリセル１０のように前記選択メモ
リセル５とウエルは異にするがゲ−ト制御配線Ｙ２を共
通にする非選択のメモリセルはゲ−ト電極とウエル間の
電位差（ＶＰＰ−Ｘ）がＶＰＰ−Ｘ≦ＶＷＰなる電圧Ｘ
，即ちＸ≧ＶＰＰ−ＶＷＰなる電圧をかけておく。
リセル５とウエルは異にするがゲ−ト制御配線Ｙ２を共
通にする非選択のメモリセルはゲ−ト電極とウエル間の
電位差（ＶＰＰ−Ｘ）がＶＰＰ−Ｘ≦ＶＷＰなる電圧Ｘ
，即ちＸ≧ＶＰＰ−ＶＷＰなる電圧をかけておく。
【００１４】このようにすると、選択されたメモリセル
５とウエルもゲ−ト制御配線も共通にしない他の非選択
のメモリセル９等に対して、 ＶＷＰ−（ＶＰＰ−ＶＷＰ）＝（２ＶＷＰ−ＶＰＰ）な
る電位差がかかるが、これが−ＶＷＮ〜ＶＷＰの範囲に
あれば、書き込み、消去のいずれにおいても誤動作は生
じない。尚、図４によれば（２ＶＷＰ−ＶＰＰ）はほぼ
０Ｖになる。以上の書き込み動作において各メモリセル
のメモリトランジスタのソ−ス領域・ドレイン領域には
電圧を印加する必要がなく、オ−プン状態のままでよい
。
５とウエルもゲ−ト制御配線も共通にしない他の非選択
のメモリセル９等に対して、 ＶＷＰ−（ＶＰＰ−ＶＷＰ）＝（２ＶＷＰ−ＶＰＰ）な
る電位差がかかるが、これが−ＶＷＮ〜ＶＷＰの範囲に
あれば、書き込み、消去のいずれにおいても誤動作は生
じない。尚、図４によれば（２ＶＷＰ−ＶＰＰ）はほぼ
０Ｖになる。以上の書き込み動作において各メモリセル
のメモリトランジスタのソ−ス領域・ドレイン領域には
電圧を印加する必要がなく、オ−プン状態のままでよい
。
【００１５】以上において、主として書き込み動作につ
いて述べたが、消去の場合も同様にゲ−ト制御配線とウ
エルの電圧を選ぶことでメモリセルの完全な選択と非選
択が行なえる。
いて述べたが、消去の場合も同様にゲ−ト制御配線とウ
エルの電圧を選ぶことでメモリセルの完全な選択と非選
択が行なえる。
【００１６】
【発明の効果】以上説明したように本発明によれば、メ
モリセルはゲ−トの配線とウエルのマトリクスから選択
されるので、書き込みや消去を各メモリセルごとに行な
うことができる。また、選択用のトランジスタが存しな
いので、各メモリセルが縮小されるとともに配線数も少
なくなるという効果があり、本発明は極めて有用である
。
モリセルはゲ−トの配線とウエルのマトリクスから選択
されるので、書き込みや消去を各メモリセルごとに行な
うことができる。また、選択用のトランジスタが存しな
いので、各メモリセルが縮小されるとともに配線数も少
なくなるという効果があり、本発明は極めて有用である
。
【図１】 本発明を実施した半導体装置の回路結線図
。
。
【図２】 そのウエルを複数に分割する構造例を示す
図。
図。
【図３】 同じくウエルを複数に分割する他の構造例
を示す図。
を示す図。
【図４】 メモリトランジスタのゲ−トとウエルに印
加する電圧関係を説明するための図。
加する電圧関係を説明するための図。
【図５】 従来例の回路結線図。
【図６】 他の従来例の回路結線図。
Ｗ１〜Ｗ４ ウエル
Ｙ１〜Ｙ４ ゲ−ト制御配線
Ｔ１１〜Ｔ４４ メモリトランジスタ１１ 半導体
基板 １２ａ〜１２ｃ トレンチ １３ ソ−ス領域 １４ ドレイン領域 １５ ゲ−ト電極 １６ 酸化膜 １７ 窒化膜 １８ａ〜１８ｅ フィ−ルド酸化膜
基板 １２ａ〜１２ｃ トレンチ １３ ソ−ス領域 １４ ドレイン領域 １５ ゲ−ト電極 １６ 酸化膜 １７ 窒化膜 １８ａ〜１８ｅ フィ−ルド酸化膜
Claims (3)
- 【請求項１】トラップ型のメモリセルをマトリクス状に
配してなる半導体装置において、メモリトランジスタが
一列に並ぶようにウエルを分離する手段と、分離された
各ウエルごとに電圧を印加する第１の電圧印加手段と、
分離された各ウエルの同一行のメモリトランジスタのゲ
−ト電極を結ぶ複数の配線と、前記複数の配線に対し各
配線ごとに電圧を印加する第２の電圧印加手段と、を備
え、情報の書き込みを前記第１、第２の電圧印加手段に
よって行ない得るようにしたことを特徴とする半導体装
置。 - 【請求項２】情報の消去も前記第１、第２電圧印加手段
によって行なうようにしたことを特徴とする請求項１に
記載の半導体装置。 - 【請求項３】情報の書き込み時に情報の書き込みを行な
うべく選択されたメモリトランジスタを有するウエルに
は接地電位又は低電圧を印加するとともに該選択された
メモリトランジスタのゲ−ト電極にはプログラム電圧Ｖ
ＰＰを印加し、前記メモリトランジスタとウエルを共通
にする情報の書き込みを行なわない非選択のメモリトラ
ンジスタのゲ−ト電極には情報の書き込みが行なわれな
い範囲内の高い電圧ＶＷＰを印加し、前記選択されたメ
モリトランジスタと上記配線の１つを共通にする非選択
のメモリトランジスタのウエルには（ＶＰＰ−ＶＷＰ）
以上の電圧を印加するようにしたことを特徴とする請求
項１に記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15582191A JP2655765B2 (ja) | 1991-05-29 | 1991-05-29 | 半導体装置 |
| US07/813,136 US5343423A (en) | 1991-05-29 | 1991-12-23 | FET memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15582191A JP2655765B2 (ja) | 1991-05-29 | 1991-05-29 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04352362A true JPH04352362A (ja) | 1992-12-07 |
| JP2655765B2 JP2655765B2 (ja) | 1997-09-24 |
Family
ID=15614226
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15582191A Expired - Fee Related JP2655765B2 (ja) | 1991-05-29 | 1991-05-29 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5343423A (ja) |
| JP (1) | JP2655765B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5994732A (en) * | 1996-05-10 | 1999-11-30 | Mitsubishi Denki Kabushiki Kaisha | Nonvolatile semiconductor memory device |
| US6657893B2 (en) | 1997-12-10 | 2003-12-02 | Matsushita Electric Industrial Co., Ltd. | Nonvolatile semiconductor memory device and method for driving the same |
| US6952075B2 (en) | 2001-03-29 | 2005-10-04 | Kabushiki Kaisha Toshiba | Cold cathode and cold cathode discharge device |
| JP2005537649A (ja) * | 2002-08-29 | 2005-12-08 | マイクロン・テクノロジー・インコーポレイテッド | 非コンタクト形態のトンネル分離ｐウェルを有する不揮発性メモリアレイの構造、製造方法及び操作方法 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3406077B2 (ja) * | 1994-08-26 | 2003-05-12 | 三菱電機株式会社 | 不揮発性半導体記憶装置 |
| DE19652547C2 (de) | 1996-12-17 | 2002-04-25 | Infineon Technologies Ag | Speicherzellenanordnung mit Grabenstruktur und einem Gatedielektrikum, das ein Material mit Ladungsträger-Haftstellen enthält, und Verfahren zu deren Herstellung |
| EP1068645B1 (de) * | 1998-03-24 | 2014-05-07 | Infineon Technologies AG | Speicherzellenanordnung und verfahren zu ihrer herstellung |
| US6107896A (en) * | 1998-05-01 | 2000-08-22 | Berg Technology, Inc. | Linear attenuation equalizer and method for designing same |
| US6300183B1 (en) * | 1999-03-19 | 2001-10-09 | Microchip Technology Incorporated | Independently programmable memory segments within a PMOS electrically erasable programmable read only memory array achieved by N-well separation and method therefor |
| US7495279B2 (en) * | 2005-09-09 | 2009-02-24 | Infineon Technologies Ag | Embedded flash memory devices on SOI substrates and methods of manufacture thereof |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6146058A (ja) * | 1984-08-10 | 1986-03-06 | Hitachi Ltd | 半導体装置およびその読み出し方法 |
| JPH03209766A (ja) * | 1989-11-21 | 1991-09-12 | Texas Instr Inc <Ti> | 不揮発性メモリ及びその製造方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55120171A (en) * | 1979-03-12 | 1980-09-16 | Toshiba Corp | Semiconductor integrated circuit |
| US4375087C1 (en) * | 1980-04-09 | 2002-01-01 | Hughes Aircraft Co | Electrically erasable programmable read-only memory |
| JPS59211281A (ja) * | 1983-05-17 | 1984-11-30 | Citizen Watch Co Ltd | メモリ−マトリックス回路 |
| US4763177A (en) * | 1985-02-19 | 1988-08-09 | Texas Instruments Incorporated | Read only memory with improved channel length isolation and method of forming |
| JPS6245182A (ja) * | 1985-08-23 | 1987-02-27 | Hitachi Vlsi Eng Corp | 半導体記憶装置 |
| US4797804A (en) * | 1987-03-09 | 1989-01-10 | International Business Machines Corporation | High density, high performance, single event upset immune data storage cell |
| US4996668A (en) * | 1988-08-09 | 1991-02-26 | Texas Instruments Incorporated | Erasable programmable memory |
-
1991
- 1991-05-29 JP JP15582191A patent/JP2655765B2/ja not_active Expired - Fee Related
- 1991-12-23 US US07/813,136 patent/US5343423A/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6146058A (ja) * | 1984-08-10 | 1986-03-06 | Hitachi Ltd | 半導体装置およびその読み出し方法 |
| JPH03209766A (ja) * | 1989-11-21 | 1991-09-12 | Texas Instr Inc <Ti> | 不揮発性メモリ及びその製造方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5994732A (en) * | 1996-05-10 | 1999-11-30 | Mitsubishi Denki Kabushiki Kaisha | Nonvolatile semiconductor memory device |
| US6657893B2 (en) | 1997-12-10 | 2003-12-02 | Matsushita Electric Industrial Co., Ltd. | Nonvolatile semiconductor memory device and method for driving the same |
| US6952075B2 (en) | 2001-03-29 | 2005-10-04 | Kabushiki Kaisha Toshiba | Cold cathode and cold cathode discharge device |
| JP2005537649A (ja) * | 2002-08-29 | 2005-12-08 | マイクロン・テクノロジー・インコーポレイテッド | 非コンタクト形態のトンネル分離ｐウェルを有する不揮発性メモリアレイの構造、製造方法及び操作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5343423A (en) | 1994-08-30 |
| JP2655765B2 (ja) | 1997-09-24 |
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