JPS59211281A - メモリ−マトリックス回路 - Google Patents
メモリ−マトリックス回路Info
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- JPS59211281A JPS59211281A JP58086377A JP8637783A JPS59211281A JP S59211281 A JPS59211281 A JP S59211281A JP 58086377 A JP58086377 A JP 58086377A JP 8637783 A JP8637783 A JP 8637783A JP S59211281 A JPS59211281 A JP S59211281A
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- Japan
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- memory
- voltage
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- matrix circuit
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、半導体不揮発性記憶装置のマトリックス回路
に関するものである。
に関するものである。
絶縁ゲート形電界効果トランジスタ構造を有する半導体
不揮発性記憶装置は、一般に知られている様にＭＮＯＳ
型、ＭＡＯ８型構造があるが、これらは共に書込（消去
）手段として第１層絶縁膜を通しての直接トンネルやＦ
ｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル現象等を誘起す
ることで、１．０論理レベルを設定することが常であっ
た。
不揮発性記憶装置は、一般に知られている様にＭＮＯＳ
型、ＭＡＯ８型構造があるが、これらは共に書込（消去
）手段として第１層絶縁膜を通しての直接トンネルやＦ
ｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル現象等を誘起す
ることで、１．０論理レベルを設定することが常であっ
た。
そのため、トンネルきよりゃバリヤー高さなどで制約さ
れるトンネル効率や記憶保持能力による圧は２０Ｖ以上
の高電圧印加が余儀なくされていた。そのため、時計用
ＩＣ内部に上述の半導体不揮発性記憶装置をオンチップ
化する場合、周辺ＩＣが薄膜絶縁ゲート構造を有するＣ
ＭＯ８構造で構成されているため、従来の２０■以上の
書込（消去）電圧を用℃・る不揮発性記憶装置（以後Ｅ
２ＰＲＯＭとする）に対しては、周辺ＩＣが誤動作や破
壊の原因になりうるという欠点を有する。
れるトンネル効率や記憶保持能力による圧は２０Ｖ以上
の高電圧印加が余儀なくされていた。そのため、時計用
ＩＣ内部に上述の半導体不揮発性記憶装置をオンチップ
化する場合、周辺ＩＣが薄膜絶縁ゲート構造を有するＣ
ＭＯ８構造で構成されているため、従来の２０■以上の
書込（消去）電圧を用℃・る不揮発性記憶装置（以後Ｅ
２ＰＲＯＭとする）に対しては、周辺ＩＣが誤動作や破
壊の原因になりうるという欠点を有する。
更にそのため高電圧印加の周辺ＩＣへの影響を避けるた
め、高耐圧設計（例えばＰＮ接合分離、基板分離ｅｔｃ
）の特殊な工夫が余儀なくされるため、面積的に不都
合を生じ、容量アンプに対しては、非常に不利な点が多
かった。
め、高耐圧設計（例えばＰＮ接合分離、基板分離ｅｔｃ
）の特殊な工夫が余儀なくされるため、面積的に不都
合を生じ、容量アンプに対しては、非常に不利な点が多
かった。
又ＩＣ内部高電圧発生源を用いて、Ｂ２１） ＲＯＭな
書込（消去）む場合、時計用電源電圧（例えば−１，５
５Ｖ）から高電圧を発生する手段に於（・ても昇圧効率
等の問題から昇圧回路が著しい大面積を占める等の欠点
も有する。
書込（消去）む場合、時計用電源電圧（例えば−１，５
５Ｖ）から高電圧を発生する手段に於（・ても昇圧効率
等の問題から昇圧回路が著しい大面積を占める等の欠点
も有する。
又電子時計等にＢ２ Ｐｌｌ、ＯＭを内蔵するＩＣに於
いては、時計基板（地板）が最高電位に有るため、例え
ばＮ型基板を用（・て内部電源から書込電圧をＥ２ＰＩ
ｔＯＭに提供する設計では、特殊な基板（例えばサファ
イヤ）分離等の工夫を行なって、正、負の書込電圧を発
生する手段の選択が余儀な本発明はかかる上述の欠点を
除去し、低電圧書込（消去）可能なＭＯＮＯ８構造のＢ
２ ＦＲＯＭを時計用ＩＣ内にオンチップ化し、更に本
発明のメモリーセルを用いてマトリックス化することで
、負の低電圧の単極性電圧を用いて周辺低耐圧時計用Ｃ
ＭＯ８に悪影響を与えず、書込（消去）動作を可能にす
るばかりか、容量アンプにも著しく改善するもので、そ
の効果は著しく大きい。以下図面て従って説明する。
いては、時計基板（地板）が最高電位に有るため、例え
ばＮ型基板を用（・て内部電源から書込電圧をＥ２ＰＩ
ｔＯＭに提供する設計では、特殊な基板（例えばサファ
イヤ）分離等の工夫を行なって、正、負の書込電圧を発
生する手段の選択が余儀な本発明はかかる上述の欠点を
除去し、低電圧書込（消去）可能なＭＯＮＯ８構造のＢ
２ ＦＲＯＭを時計用ＩＣ内にオンチップ化し、更に本
発明のメモリーセルを用いてマトリックス化することで
、負の低電圧の単極性電圧を用いて周辺低耐圧時計用Ｃ
ＭＯ８に悪影響を与えず、書込（消去）動作を可能にす
るばかりか、容量アンプにも著しく改善するもので、そ
の効果は著しく大きい。以下図面て従って説明する。
第１図（ａ）は本発明に用いるＭＯＮＯ８構造断面図で
、第１図（ｂ）はｖ＋ｈ（しきい値電圧）−Ｖ６（ゲー
トを圧）ヒステリシス曲線を示す。
、第１図（ｂ）はｖ＋ｈ（しきい値電圧）−Ｖ６（ゲー
トを圧）ヒステリシス曲線を示す。
Ｍ ＯＮ ＯＳ構造は３層絶縁膜（酸化膜１、窒化膜２
、トップ膜６）でゲート部分が構成され、ゲート絶縁膜
１の総厚も１００Ａ前後迄薄膜化されるために、実質的
には、従来の２０■以上の書込み電圧のＭＮＯ８構造と
同様のトンネル確率を低電圧（例えば１０■）で得られ
ること、更には電極４側にバリア高さの大きい酸化膜６
を形成することで、従来のＭＮＯ３構造Ｅ２ ＰＲＯＭ
に比較し、記憶保持能力も著しく改善できるなど、特に
電子時計等の薄膜低耐圧ＭＯＳトランジスタからなるＩ
Ｃと同一基板上に形成する場合に於いては著しく有効で
あることがわかる。
、トップ膜６）でゲート部分が構成され、ゲート絶縁膜
１の総厚も１００Ａ前後迄薄膜化されるために、実質的
には、従来の２０■以上の書込み電圧のＭＮＯ８構造と
同様のトンネル確率を低電圧（例えば１０■）で得られ
ること、更には電極４側にバリア高さの大きい酸化膜６
を形成することで、従来のＭＮＯ３構造Ｅ２ ＰＲＯＭ
に比較し、記憶保持能力も著しく改善できるなど、特に
電子時計等の薄膜低耐圧ＭＯＳトランジスタからなるＩ
Ｃと同一基板上に形成する場合に於いては著しく有効で
あることがわかる。
第２図（ａ）は本発明のメモリーマトリックス回路の実
施−例で９ビツト構成の例を示す。
施−例で９ビツト構成の例を示す。
同一基板内に設けた同一チャネル例えばＮチャネル構成
のアドレストランジスタ１１と八＝Ｉ ＯＮ ＯＳ構造
を有する不揮発性記憶素子１２のメモリーセルからなり
、該Ｎチャネルアドレストランジスタ１１のドレイン端
子をデータ出力端子り、とし、該トレイン端子Ｄ１を負
荷１６を介して■ＤＤ（接地）端子に接続する。
のアドレストランジスタ１１と八＝Ｉ ＯＮ ＯＳ構造
を有する不揮発性記憶素子１２のメモリーセルからなり
、該Ｎチャネルアドレストランジスタ１１のドレイン端
子をデータ出力端子り、とし、該トレイン端子Ｄ１を負
荷１６を介して■ＤＤ（接地）端子に接続する。
次に該Ｎチャネルアトレストランジータ１１０ソース端
子２１と該ＮチャネルＭＯＮＯ８Ｅ２ＰＲＯｉ＼・１１
２のトレイン（又ソース）２２端子を接続する。
子２１と該ＮチャネルＭＯＮＯ８Ｅ２ＰＲＯｉ＼・１１
２のトレイン（又ソース）２２端子を接続する。
マトリックス状に配列した各行のアドレストランジスタ
及ＭＯＮＯ８’Ｅ”Ｐｌ’ｔＯＭ各該アドレストランジ
スタ１１及ＭＯＮＯ８Ｅ２．ｆ）Ｉ’ｔＯＭ１２のゲー
ト端子短絡し、それぞれＡ１〜Ａ３端子、Ｍ１〜Ｍ３端
子とし、各セルに共通な基板端子Ｉ）−をＢ１各列の各
該ＭＯＮＯ８Ｂ２ＰＲＯＭ１２のソース（又はドレイン
）端子を接続し、８１〜Ｓ、とする。
及ＭＯＮＯ８’Ｅ”Ｐｌ’ｔＯＭ各該アドレストランジ
スタ１１及ＭＯＮＯ８Ｅ２．ｆ）Ｉ’ｔＯＭ１２のゲー
ト端子短絡し、それぞれＡ１〜Ａ３端子、Ｍ１〜Ｍ３端
子とし、各セルに共通な基板端子Ｉ）−をＢ１各列の各
該ＭＯＮＯ８Ｂ２ＰＲＯＭ１２のソース（又はドレイン
）端子を接続し、８１〜Ｓ、とする。
第２図（ｂ）は各モードに於ける各端子のパルス波形を
示す。本発明は、基板端子Ｂを一１５５■ＭＯＮＯ８Ｅ
２ ＰＲＯＭ１２のソース端子（Ｓｔ〜Ｓ３ ）を−
１５５■、アドレストランジスタのゲート端子（Ａｌ−
Ａｓ ）を負電圧（例えば−９■）、ＭＯＮＯ８Ｅ２Ｐ
ＲＯＭのゲート端子（Ｍ ＋〜Ｍ３ ）を負電圧（−９
Ｖ 、）におくことで、全ビットのＮチャネルＭＯＮＯ
８Ｅ２ ＰＲＯＭはＤｅｐｌｅｔｉｏｎ状態に設定で
きる。
示す。本発明は、基板端子Ｂを一１５５■ＭＯＮＯ８Ｅ
２ ＰＲＯＭ１２のソース端子（Ｓｔ〜Ｓ３ ）を−
１５５■、アドレストランジスタのゲート端子（Ａｌ−
Ａｓ ）を負電圧（例えば−９■）、ＭＯＮＯ８Ｅ２Ｐ
ＲＯＭのゲート端子（Ｍ ＋〜Ｍ３ ）を負電圧（−９
Ｖ 、）におくことで、全ビットのＮチャネルＭＯＮＯ
８Ｅ２ ＰＲＯＭはＤｅｐｌｅｔｉｏｎ状態に設定で
きる。
例えばメモリーセルＭ、いＭ１２、Ｍ１３を、書込（Ｅ
ｎｈａｎｃｅｍｅｎ ｔ ）、消去、書込状態に設定す
る場合、端子Ａ１〜Ａ３、基板端子Ｂ、Ｍ２、Ｍ３を負
電圧、端子Ｍ１を一１’、 ５５ Ｖ、Ｓｌを負電圧、
Ｂ２を−１，５５Ｖ、Ｂ３を負電圧に置く。
ｎｈａｎｃｅｍｅｎ ｔ ）、消去、書込状態に設定す
る場合、端子Ａ１〜Ａ３、基板端子Ｂ、Ｍ２、Ｍ３を負
電圧、端子Ｍ１を一１’、 ５５ Ｖ、Ｓｌを負電圧、
Ｂ２を−１，５５Ｖ、Ｂ３を負電圧に置く。
第３図は、 ＤｅｐＡ！ｅｔｉｏｎ状態のＭＯＮＯ８Ｔ
ｒをゲート電圧を−１，５５Ｖ、基板電圧を一９Ｖ、ト
レインをオープン状態にし、ソース電位をＯ〜−９Ｖに
変えた場合の■」−１］（シきい値電圧）の変化を示す
。
ｒをゲート電圧を−１，５５Ｖ、基板電圧を一９Ｖ、ト
レインをオープン状態にし、ソース電位をＯ〜−９Ｖに
変えた場合の■」−１］（シきい値電圧）の変化を示す
。
第３図で明らかの様眞ソース電位を一１５５ｖで消去さ
れたＭ ＯＮ ＯＳ Ｔ ｒの■＋１】変化は全くなく
、上述のＭ１２メモリーセルのしき（・値も全く変化し
ないことがわかる。又他のセルＭ２Ｉ−Ｍ２９、Ｍ ３
、〜’Ｍ 、３のＭ ＯＮ ＯＳ Ｔ ｒはトレイン
（又ソース）がオープンゲートが一■、基板Ｂが一■、
ノース（又ドレイン）が−■又は−１５５■で構成され
て見・るため状態変化は全くない。
れたＭ ＯＮ ＯＳ Ｔ ｒの■＋１】変化は全くなく
、上述のＭ１２メモリーセルのしき（・値も全く変化し
ないことがわかる。又他のセルＭ２Ｉ−Ｍ２９、Ｍ ３
、〜’Ｍ 、３のＭ ＯＮ ＯＳ Ｔ ｒはトレイン
（又ソース）がオープンゲートが一■、基板Ｂが一■、
ノース（又ドレイン）が−■又は−１５５■で構成され
て見・るため状態変化は全くない。
この様に本発明のメモリーマトリックス回路は、負電圧
（例えば−９■）と時計用電源電圧−１５５■の２値で
書込（／ｌ’ｌ去）、禁止動作が可能なばかりか、ビッ
ト消去（バイト）も可能である。
（例えば−９■）と時計用電源電圧−１５５■の２値で
書込（／ｌ’ｌ去）、禁止動作が可能なばかりか、ビッ
ト消去（バイト）も可能である。
又本発明ばＮチャネルの場合であるがＰチャネルの場合
も同様である。更に時計用ＣＭＯ８とのオンチップ化を
考えた場合に於いてもＭＯＮＯ３Ｅ２ＰＲＯＭを用（・
ることで、従来の２０Ｖ以上の書込（消去）電圧を用い
る場合に比較し著しく低下し、例えば９Ｖ前後で行なえ
るため、低耐圧ＣＭＯ８から構成されている時計用ＣＭ
Ｏ８とのオンチップ化も容易で、又負の低電圧の２値で
書込消去が可能のため内部高電圧発生源を用いて、内部
書込（消去）が可能なばかりか時計用電源から容易に大
面積を占めることがなく昇圧回路等の設計が可能で電子
時計等の応用には著しく効果が大きい。
も同様である。更に時計用ＣＭＯ８とのオンチップ化を
考えた場合に於いてもＭＯＮＯ３Ｅ２ＰＲＯＭを用（・
ることで、従来の２０Ｖ以上の書込（消去）電圧を用い
る場合に比較し著しく低下し、例えば９Ｖ前後で行なえ
るため、低耐圧ＣＭＯ８から構成されている時計用ＣＭ
Ｏ８とのオンチップ化も容易で、又負の低電圧の２値で
書込消去が可能のため内部高電圧発生源を用いて、内部
書込（消去）が可能なばかりか時計用電源から容易に大
面積を占めることがなく昇圧回路等の設計が可能で電子
時計等の応用には著しく効果が大きい。
第１図（ａ）はＭＯＮＯＳトランジスタの構造を示す断
面図。第１図（ｂ）はスレショルド電圧とゲート電圧の
ヒステリシス曲線。第２図（ａ）は本発明のメモリーマ
トリックスの回路図。第２図（ｂ）は各端子の電圧波型
図。第３図は消去されたＭＯＮＯ８）ランジスタの■ｔ
ｈの変化を示すグラフ。 １１・・・・ アドレストランジスタ、第１図 （ａ） （ｂ） 第２Ｎ （ｂ）
面図。第１図（ｂ）はスレショルド電圧とゲート電圧の
ヒステリシス曲線。第２図（ａ）は本発明のメモリーマ
トリックスの回路図。第２図（ｂ）は各端子の電圧波型
図。第３図は消去されたＭＯＮＯ８）ランジスタの■ｔ
ｈの変化を示すグラフ。 １１・・・・ アドレストランジスタ、第１図 （ａ） （ｂ） 第２Ｎ （ｂ）
Claims (3)
- （１）同一チャネルアドレストランジスタとＭＯＮＯ８
型不揮発性記憶素子からなるメモリーセルなマトリック
ス状に配列したことを特徴と１−るメモリーマトリック
ス回路。 - （２） メモリーセルは、アドレストランジスタのト
レイン端子を負荷を介して接地し、該ドレイン端子をテ
ータ出力端子とし、該アドレストランジスタのノース端
子及び該不揮発性記憶素子のドレイン（又はノース）端
子を短絡し、該不揮発性記憶素子のノース（又はトレイ
ン）、ゲート、基板端子に書込（又は消去）、禁止電圧
を提供する様に構成したことを特徴とする特許請求の範
囲第１項記載のメモリーセル構造を有するメモリーマト
リックス回路。 - （３） メモリーセルは書込（消去）、禁止動作を約
１．５Ｖの時計用電源及び該時計用電源電圧を昇圧した
内部電圧発生源による負電圧（−■）から設定すること
を特徴とする特許請求の範囲第１項記載のメモリーマト
リックス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58086377A JPS59211281A (ja) | 1983-05-17 | 1983-05-17 | メモリ−マトリックス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58086377A JPS59211281A (ja) | 1983-05-17 | 1983-05-17 | メモリ−マトリックス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59211281A true JPS59211281A (ja) | 1984-11-30 |
| JPH0422030B2 JPH0422030B2 (ja) | 1992-04-15 |
Family
ID=13885184
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58086377A Granted JPS59211281A (ja) | 1983-05-17 | 1983-05-17 | メモリ−マトリックス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59211281A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5343423A (en) * | 1991-05-29 | 1994-08-30 | Rohm Co., Ltd. | FET memory device |
| WO2002019342A1 (fr) * | 2000-08-30 | 2002-03-07 | Hitachi, Ltd. | Memoire permanente |
-
1983
- 1983-05-17 JP JP58086377A patent/JPS59211281A/ja active Granted
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5343423A (en) * | 1991-05-29 | 1994-08-30 | Rohm Co., Ltd. | FET memory device |
| WO2002019342A1 (fr) * | 2000-08-30 | 2002-03-07 | Hitachi, Ltd. | Memoire permanente |
| US6791884B2 (en) | 2000-08-30 | 2004-09-14 | Renesas Technology Corp. | Nonvolatile memory |
| US6853582B1 (en) | 2000-08-30 | 2005-02-08 | Renesas Technology Corp. | Nonvolatile memory with controlled voltage boosting speed |
| US7130218B2 (en) | 2000-08-30 | 2006-10-31 | Renesas Technology Corp. | Nonvolatile memory with controlled voltage boosting speed |
| US7317640B2 (en) | 2000-08-30 | 2008-01-08 | Renesas Technology Corp. | Nonvolatile memory with erasable parts |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0422030B2 (ja) | 1992-04-15 |
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