JPS6177197A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS6177197A JPS6177197A JP59196627A JP19662784A JPS6177197A JP S6177197 A JPS6177197 A JP S6177197A JP 59196627 A JP59196627 A JP 59196627A JP 19662784 A JP19662784 A JP 19662784A JP S6177197 A JPS6177197 A JP S6177197A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は半導体集積回路に係り、特にメモリの情報を読
み出すに新規な電圧印加法を用いる半導体集積回路に関
する。
み出すに新規な電圧印加法を用いる半導体集積回路に関
する。
従来メモリを搭載する集積回路において、メモリの内容
を読み出す場合１選択されたワード線（読み出したいメ
モリセルが属するワード線）に電圧を印加し、非選択の
ワード線には電圧を印加しない方式がとられてきた。そ
して、この場合。
を読み出す場合１選択されたワード線（読み出したいメ
モリセルが属するワード線）に電圧を印加し、非選択の
ワード線には電圧を印加しない方式がとられてきた。そ
して、この場合。
メモリセルには、少なくとも１個以上のエンハンスメン
ト型トランジスタが含まれており、非選択メモリセルに
は電流が流れないようになされていた。このような従来
例を第１図〜第４図に示した６第１図は１通常の１トラ
ンジスタ＋１キヤパシタ型のダイナミックＲＡＭのメモ
リセルで読み出しトランジスタＴ１のＶ ｔ ｂはｖｏ
〉０である。第２図は、通常の高抵抗多結晶シリコンを
負荷とするスタティックＲＡＭのメモリセルで読み出し
トランジスタＴ、、ＴｓのＶ。は同じくｖ。〉０である
、第３図はＥＰＲＯＫのメモリセル（この場合ＦＡＭＯ
５と呼ばれるメモリ素子そのものがエンハンスメント型
トランジスタ）で、すなわちＴ６のｖ、にはＶ□〉０で
ある。第４図は、特開昭５４−５７８７５号で開示され
た２素子／ビツト型のＥＥＰＲＯＭメモリセルで、メモ
リ素子Ｔ７のＶ ｔ ＆は正〜負であり、読み出しトラ
ンジスタＴ、のＶｔｂはＶ −ｈ ＞ Ｏである。
ト型トランジスタが含まれており、非選択メモリセルに
は電流が流れないようになされていた。このような従来
例を第１図〜第４図に示した６第１図は１通常の１トラ
ンジスタ＋１キヤパシタ型のダイナミックＲＡＭのメモ
リセルで読み出しトランジスタＴ１のＶ ｔ ｂはｖｏ
〉０である。第２図は、通常の高抵抗多結晶シリコンを
負荷とするスタティックＲＡＭのメモリセルで読み出し
トランジスタＴ、、ＴｓのＶ。は同じくｖ。〉０である
、第３図はＥＰＲＯＫのメモリセル（この場合ＦＡＭＯ
５と呼ばれるメモリ素子そのものがエンハンスメント型
トランジスタ）で、すなわちＴ６のｖ、にはＶ□〉０で
ある。第４図は、特開昭５４−５７８７５号で開示され
た２素子／ビツト型のＥＥＰＲＯＭメモリセルで、メモ
リ素子Ｔ７のＶ ｔ ＆は正〜負であり、読み出しトラ
ンジスタＴ、のＶｔｂはＶ −ｈ ＞ Ｏである。
さて、これらの従来型メモリセルでは、非選択メモリセ
ルに電流が流れないようにするために必ずエンハンスメ
ント型の読み出し用トランジスタを用いる必要があった
。このために素子数の低減などが困難であった０例えば
、第４図に示した２素子／ビツト型のメモリセルを第５
図に示すような１素子／ビツト型のメモリセルにする場
合、メモリ索子Ｔ、はしきい電圧が正〜負の値をとるた
め、非選択でもメモリセルを通してリーク電流が流れる
場合が生じる。つまり非選択ワード線をＯ電位にし１選
択ワード線に電圧を印加してメモリセルの情報を読み出
す従来の方法では正負のしきい電圧をもつメモリ素子を
用いた１素子／ビツト型のメモリセルは実現困難である
。
ルに電流が流れないようにするために必ずエンハンスメ
ント型の読み出し用トランジスタを用いる必要があった
。このために素子数の低減などが困難であった０例えば
、第４図に示した２素子／ビツト型のメモリセルを第５
図に示すような１素子／ビツト型のメモリセルにする場
合、メモリ索子Ｔ、はしきい電圧が正〜負の値をとるた
め、非選択でもメモリセルを通してリーク電流が流れる
場合が生じる。つまり非選択ワード線をＯ電位にし１選
択ワード線に電圧を印加してメモリセルの情報を読み出
す従来の方法では正負のしきい電圧をもつメモリ素子を
用いた１素子／ビツト型のメモリセルは実現困難である
。
本発明の目的は、このような従来技術の欠点をなくし、
エンハンスメント型の読み出し用トランジスタを必要と
しないメモリセルを提供するものであり、また、このよ
うなメモリセルの情報を読み出す方法を提供するもので
ある。
エンハンスメント型の読み出し用トランジスタを必要と
しないメモリセルを提供するものであり、また、このよ
うなメモリセルの情報を読み出す方法を提供するもので
ある。
本発明は、従来の集積回路において、常識化されていた
、″選択されたメモリセルに電圧を印加し、非選択のメ
モリセル（正確には非選択のワード線）には電圧を印加
しない″という観念を打破したところにある。すなわち
、本発明の第１の特徴は、非選択ワード線にソース線（
グランド線）に対して電圧を印加する一点にある。第６
図に、先に示した１素子／ビツト型のＥＥＰＲＯＭ用メ
モリセ少メモリセルモリアレイの構成を示す、ここで１
選択されたワード線Ｗ１は２例えば、Ｏｖに保ったまま
、非選択のワード線Ｗ２には、−３Ｖを印加した。ここ
でメモリ素子は、第７図に示すようにしきい電圧ｖ、ｋ
Ｉ＋が一３Ｖ＜Ｖｔｂ、＜３Ｖ１７）間で変化するもの
とした。これにより、非選択部のメモリ素子に影響され
ることなく選択したメモリ素子（例えばＭｌ）の状態を
検知できる（Ｓｌ：０、Ｖ、Ｄｉ ： ３Ｖ）。
、″選択されたメモリセルに電圧を印加し、非選択のメ
モリセル（正確には非選択のワード線）には電圧を印加
しない″という観念を打破したところにある。すなわち
、本発明の第１の特徴は、非選択ワード線にソース線（
グランド線）に対して電圧を印加する一点にある。第６
図に、先に示した１素子／ビツト型のＥＥＰＲＯＭ用メ
モリセ少メモリセルモリアレイの構成を示す、ここで１
選択されたワード線Ｗ１は２例えば、Ｏｖに保ったまま
、非選択のワード線Ｗ２には、−３Ｖを印加した。ここ
でメモリ素子は、第７図に示すようにしきい電圧ｖ、ｋ
Ｉ＋が一３Ｖ＜Ｖｔｂ、＜３Ｖ１７）間で変化するもの
とした。これにより、非選択部のメモリ素子に影響され
ることなく選択したメモリ素子（例えばＭｌ）の状態を
検知できる（Ｓｌ：０、Ｖ、Ｄｉ ： ３Ｖ）。
本発明の第２の特徴は、少なくとも読出し時にメモリセ
ルの基板（基板に形成されたメモリセルの形成用ウェル
、エピタキシャル層を含む）に電圧（Ｖ、、、、上述の
例では一３Ｖ）を印加する点にある。
ルの基板（基板に形成されたメモリセルの形成用ウェル
、エピタキシャル層を含む）に電圧（Ｖ、、、、上述の
例では一３Ｖ）を印加する点にある。
この第１の特徴と第２の特徴を同時に兼ね備えるとさら
に高性能のメモリとして用いることができる。つまり、
非選択ワード線に属するメモリ素子のゲートと基板に同
極性の電圧を印加すること比より、ゲート絶縁膜にはで
きるだけ電圧を印加しないで非選択のメモリ素子のチャ
ネルを消滅させることができる０例えば第１０図に示す
ＭＮＯ３構造のメモリ素子を用いた場合、読み出しのた
びにゲートに負（−３Ｖ）の電圧を印加すると各部のポ
テンシャルは第８図に示すようになり、記憶の保持が短
かくなり、不都合であるが、同時に基板にも同程度の電
圧を印加すると、各部のポテンシャルは第９図に示すよ
うになりこの問題が軽減される。
に高性能のメモリとして用いることができる。つまり、
非選択ワード線に属するメモリ素子のゲートと基板に同
極性の電圧を印加すること比より、ゲート絶縁膜にはで
きるだけ電圧を印加しないで非選択のメモリ素子のチャ
ネルを消滅させることができる０例えば第１０図に示す
ＭＮＯ３構造のメモリ素子を用いた場合、読み出しのた
びにゲートに負（−３Ｖ）の電圧を印加すると各部のポ
テンシャルは第８図に示すようになり、記憶の保持が短
かくなり、不都合であるが、同時に基板にも同程度の電
圧を印加すると、各部のポテンシャルは第９図に示すよ
うになりこの問題が軽減される。
以上の説明は、メモリ素子のソースが接地電位。
すなわち、Ｏｖの場合であるが（表１のＮα１）、全体
の電圧を相互の関係を保ったままで平行シフトすること
が可能であり、上の説明で用いた一３Ｖ（−Ｖｃｃ）の
値は、ソース電位を３Ｖ （Ｖｃｅ）とすればＯｖにす
ることができる（表１のＮａ ２ ）。
の電圧を相互の関係を保ったままで平行シフトすること
が可能であり、上の説明で用いた一３Ｖ（−Ｖｃｃ）の
値は、ソース電位を３Ｖ （Ｖｃｅ）とすればＯｖにす
ることができる（表１のＮａ ２ ）。
この場合の各部のポテンシャルを第１１図に示す。
この場合の特徴は、メモリセルに印加される電圧がすべ
て正で動作可能な点である。
て正で動作可能な点である。
以上は、すべてＮチャネル素子を対象に説明したが、Ｎ
チャネルの場合の基準電位ＯｖをＶｃｃとすることによ
り、Ｐチャネル素子に対しても電位関係を所定の方法に
より焼き直すことで同様に説明できる（表１）、Ｎチャ
ネルからＰチャネルへの焼き直し方法は、従来よく知ら
れており、ここでは説明を省略する。
チャネルの場合の基準電位ＯｖをＶｃｃとすることによ
り、Ｐチャネル素子に対しても電位関係を所定の方法に
より焼き直すことで同様に説明できる（表１）、Ｎチャ
ネルからＰチャネルへの焼き直し方法は、従来よく知ら
れており、ここでは説明を省略する。
表１
〔発明の実施例〕
以下本発明の一実施例を第１２図および第１３図により
説明する。
説明する。
しきい電圧が一３ｖ〜３ｖの間で変化するｎチャネル型
のメモリ素子（例えばＭＮＯ５素子）を用いた１素子／
ビツト型のメモリセルによりメモリアレイを構成した。
のメモリ素子（例えばＭＮＯ５素子）を用いた１素子／
ビツト型のメモリセルによりメモリアレイを構成した。
第１２図には、このうちの４つのメモリセルを示した。
メモリ素子Ｍｌｌ、Ｍ１２゜Ｍ２１．Ｍ２２のゲートは
ワード線Ｗｌ、Ｗ２に接続され、Ｗｌ、Ｗ２はスイッチ
１０およびＸデコーダ１２に接続される。各メモリ素子
のソースはビット線Ｂｌ、Ｂ２を通してスイッチ１４に
接続される。各メモリ素子のドレインはＹデコーダ１６
の出力により制御されるスイッチ１１を介して読出し時
は入出力回路１８中のセンスアンプへ、プログラム／消
去時は、入力バッファに接続される。メモリアレイが配
置されている基体はＮ型基板に形成されたＰ型ウェルで
、必要に応じて分離する。例えばバイト消去を提供する
場合には、１つのワード線方向には１バイトのメモリセ
ルが入るように分離する。したがって、１つのウェル内
にはワード線の数と同じ数だけのバイト数のメモリセル
が配置されることになる。ここでは、１つのウェルのみ
を示した。このウェルはＳｌを通してスイッチ２０に接
続される。
ワード線Ｗｌ、Ｗ２に接続され、Ｗｌ、Ｗ２はスイッチ
１０およびＸデコーダ１２に接続される。各メモリ素子
のソースはビット線Ｂｌ、Ｂ２を通してスイッチ１４に
接続される。各メモリ素子のドレインはＹデコーダ１６
の出力により制御されるスイッチ１１を介して読出し時
は入出力回路１８中のセンスアンプへ、プログラム／消
去時は、入力バッファに接続される。メモリアレイが配
置されている基体はＮ型基板に形成されたＰ型ウェルで
、必要に応じて分離する。例えばバイト消去を提供する
場合には、１つのワード線方向には１バイトのメモリセ
ルが入るように分離する。したがって、１つのウェル内
にはワード線の数と同じ数だけのバイト数のメモリセル
が配置されることになる。ここでは、１つのウェルのみ
を示した。このウェルはＳｌを通してスイッチ２０に接
続される。
第１３図に動作信号を示した。メモリ素子Ｍｌｌあるい
はＭ１２を読み出す場合は、このメモリ素子のゲートが
接続されたワード線Ｗ１は３ｖとし。
はＭ１２を読み出す場合は、このメモリ素子のゲートが
接続されたワード線Ｗ１は３ｖとし。
他のワード線Ｗ２は−Ｏｖとする。Ｂｌ、Ｂ２は３ｖと
し、Ｓｌは−Ｏｖとする。メモリ素子Ｍ２１あるいはＭ
２２を読み出したい場合は、Ｗ２を３ｖとし、Ｗｌを０
■とする。以上のようにして読み出すことにより、メモ
リ素子のゲート−チャネル間に必要以上の電圧を印加す
ることなく、かつ、非選択ワード線に属するメモリ素子
に影響されることなく、１素子／ビツトで構成されたメ
モリ素子の情報を読み出すことができる。
し、Ｓｌは−Ｏｖとする。メモリ素子Ｍ２１あるいはＭ
２２を読み出したい場合は、Ｗ２を３ｖとし、Ｗｌを０
■とする。以上のようにして読み出すことにより、メモ
リ素子のゲート−チャネル間に必要以上の電圧を印加す
ることなく、かつ、非選択ワード線に属するメモリ素子
に影響されることなく、１素子／ビツトで構成されたメ
モリ素子の情報を読み出すことができる。
次に第二の実施例を第１４図により説明する。
これは、第１図で示した１トランジスタ＋１キヤパシタ
型のダイナミックＲＡＭのスイッチングトランジスタＴ
１の代りにメモリトランジスタＭ３１゜Ｍ３２を用いて
、不揮発性ダイナミックＲＡＭとしたもので、その２ビ
ット分のメモリセルを示した。ここでＭＢ２．Ｍ３２の
しきい値Ｖ。は−３Ｖ＜Ｖ、ｂ＜３Ｖである。ここでも
ＭＢ２に蓄えられた情報を０３１に移して、読み出す場
合、ＷＢ２を３Ｖ、Ｗ３２をＯｖとした。
型のダイナミックＲＡＭのスイッチングトランジスタＴ
１の代りにメモリトランジスタＭ３１゜Ｍ３２を用いて
、不揮発性ダイナミックＲＡＭとしたもので、その２ビ
ット分のメモリセルを示した。ここでＭＢ２．Ｍ３２の
しきい値Ｖ。は−３Ｖ＜Ｖ、ｂ＜３Ｖである。ここでも
ＭＢ２に蓄えられた情報を０３１に移して、読み出す場
合、ＷＢ２を３Ｖ、Ｗ３２をＯｖとした。
次に第三の実施例を第１２図および第１５図により説明
する。ここでは、しきい電圧が一３ｖ〜３ｖの間で変化
するＰチャネル型のメモリ素子（例えばＭＮＯ５型素子
）を用いた１素子／（ット型のメモリセルによりメモリ
アレイを構成した。これは第１１図と同様である６異な
るのは、メモリ素子がＰチャネルであるため、メモリア
レイが配置されているウェルがＮ型である点である。こ
こでの動作信号を第１５図に示した。メモリ素子Ｍｌｌ
あるいはＭ１２を読み出す場合は、メモリ素子のゲート
が接続されたワード線Ｗ１は３ｖとし、他ｆ７）’７−
ド線Ｗ２は６ｖとする。Ｂｌ、Ｂ２は３ｖとし、Ｓｌは
６ｖとする。メモリ素子Ｍ２１あるいは、Ｍ２２を読み
出したい場合は、Ｗ２を３ｖとし、Ｗｌを６■とする。
する。ここでは、しきい電圧が一３ｖ〜３ｖの間で変化
するＰチャネル型のメモリ素子（例えばＭＮＯ５型素子
）を用いた１素子／（ット型のメモリセルによりメモリ
アレイを構成した。これは第１１図と同様である６異な
るのは、メモリ素子がＰチャネルであるため、メモリア
レイが配置されているウェルがＮ型である点である。こ
こでの動作信号を第１５図に示した。メモリ素子Ｍｌｌ
あるいはＭ１２を読み出す場合は、メモリ素子のゲート
が接続されたワード線Ｗ１は３ｖとし、他ｆ７）’７−
ド線Ｗ２は６ｖとする。Ｂｌ、Ｂ２は３ｖとし、Ｓｌは
６ｖとする。メモリ素子Ｍ２１あるいは、Ｍ２２を読み
出したい場合は、Ｗ２を３ｖとし、Ｗｌを６■とする。
このように印加することにより、第一の実施例で示した
Ｎチャネルの場合と同様に、高信頼性の１素子／ビツト
型メモリセルを用いたメモリアレイを構成できる。
Ｎチャネルの場合と同様に、高信頼性の１素子／ビツト
型メモリセルを用いたメモリアレイを構成できる。
以上の実施例でメモリ素子のしきい電圧Ｖ ｔ ｂが一
３Ｖ〜３ｖまで変化するため、これに合わせて、３ｖあ
るいは６ｖの電圧を用いたが、現在標準的な電源電圧Ｖ
ｃｃは５ｖであるため、上の電圧をそれぞれ５Ｖあるい
はｌ０Ｖ（Ｖｃｃあるいは２Ｖｃｃ）と選択することも
可能である。
３Ｖ〜３ｖまで変化するため、これに合わせて、３ｖあ
るいは６ｖの電圧を用いたが、現在標準的な電源電圧Ｖ
ｃｃは５ｖであるため、上の電圧をそれぞれ５Ｖあるい
はｌ０Ｖ（Ｖｃｃあるいは２Ｖｃｃ）と選択することも
可能である。
また電源電圧Ｖωが３ｖあるいはさらに小さな値となっ
た時には、メモリ素子のしきい電圧の変化が士Ｖｃｃ以
内であれば同様にＶ 、ｃｃおよび２Ｖｃｃ等の電圧で
用いることができる。
た時には、メモリ素子のしきい電圧の変化が士Ｖｃｃ以
内であれば同様にＶ 、ｃｃおよび２Ｖｃｃ等の電圧で
用いることができる。
要するに、本発明の主旨は、非選択ワード線の電位をメ
モリ素子のソース電位からみてメモリ素子のチャネルを
消滅させる方向に設定し４はぼ同程度の電圧を基板にも
印加してメモリ素子のゲート絶縁膜の主要部に余分な電
圧が印加されないようにすることにある。
モリ素子のソース電位からみてメモリ素子のチャネルを
消滅させる方向に設定し４はぼ同程度の電圧を基板にも
印加してメモリ素子のゲート絶縁膜の主要部に余分な電
圧が印加されないようにすることにある。
以上、ここでは三つの実施例を示したが、従来２ｆｉ子
あるいは３素子で構成されていた不揮発性メモリ素子の
部分を１素子で置き換え、ここで示したように非選択部
に電圧を印加する方法により読み出すことにより素子数
を少なくできる。また。
あるいは３素子で構成されていた不揮発性メモリ素子の
部分を１素子で置き換え、ここで示したように非選択部
に電圧を印加する方法により読み出すことにより素子数
を少なくできる。また。
ここでは示さなかったが、単に従来、しきい電圧が正の
トランジスタが用いられていたところ（例えばＴｌ）を
負のしきい電圧のトランジスタに置き換えることも可能
である。
トランジスタが用いられていたところ（例えばＴｌ）を
負のしきい電圧のトランジスタに置き換えることも可能
である。
以上の実施例の中で用いた具体的電圧値は当然のことな
がら、これに限定されるものではなく、本発明の主旨を
損なわない範囲で特性に応じであるいは周囲状況に応じ
て好ましい値に決めることができる。
がら、これに限定されるものではなく、本発明の主旨を
損なわない範囲で特性に応じであるいは周囲状況に応じ
て好ましい値に決めることができる。
本発明によれば、負のしきい電圧を有するＭＯＳ（正確
にはディプレーション型のＭＯＳ）を実質的に正のしき
い電圧を有するＭＯＳ （正確にはエンハンスメント型
のＭＯＳ）として動作させることができ、メモリセル素
子数の低減が可能となる。
にはディプレーション型のＭＯＳ）を実質的に正のしき
い電圧を有するＭＯＳ （正確にはエンハンスメント型
のＭＯＳ）として動作させることができ、メモリセル素
子数の低減が可能となる。
また１本発明によれば、メモリ素子のゲートと基板に同
符号の電圧を印加するので信頼性の高いメモリ動作が実
現できる。また本発明によればほぼしきい電圧共との電
圧がメモリ素子のゲート絶縁膜に印加されないため、信
頼性の高いメモリ素子を実現することができる。
符号の電圧を印加するので信頼性の高いメモリ動作が実
現できる。また本発明によればほぼしきい電圧共との電
圧がメモリ素子のゲート絶縁膜に印加されないため、信
頼性の高いメモリ素子を実現することができる。
第１図、第２＠、第３図、第４図は従来のメモリのメモ
リセルを示す回路図、第５図及び第６図は本発明に用い
るメモリセルあるいはメモリアレイを示す回路図、第７
図は本発明を説明するためのメモリ素子のρτ−ｖ、、
特性を示Ｔ図、第８図、第９図、第１１図はメモリ素子
（ＭＮＯ５＃子）のゲートル基板内に至る各部のポテン
シャルを示す略図、第１０図はそのメモリ素子の断面図
、第１２図は本発明の実施例のメモリアレイおよびその
周辺回路を示すブロック図、第１３図は第１２図の動作
を示すタイミング図、第１４図は本発明の他の実施例の
メモリセルを示す回路図、第１５図は本発明の他の実施
例で示す動作のタイミング図である。 Ｍｌｌ、Ｍ１２．Ｍ２１．Ｍ２２・・・メモリトランジ
スタ、Ｗｌ、Ｗ２・・・ワード線、１２・・・Ｘデコー
ダ、１６・・・Ｙデコーダ、１０，１４．２０・・・ス
イ第３図 第、６ 第５ 図 １ 口 第 ７ 図 Ｖｔ、〔Ｖ〕 遁 ３ 回 第 ９ 図 ÷ −７ｏｖ ｚ １ ｐｓｉ者面 ！ｌＩ 図 雷 ＩＩ 口 Ｅ４画 ％ １２ 口 茅 Ｉ３ 図 Ｗ２
θＶｂ２
σＶ×１５図 Ｗ２
θＶ８１ □θＶ 前拐 物量
リセルを示す回路図、第５図及び第６図は本発明に用い
るメモリセルあるいはメモリアレイを示す回路図、第７
図は本発明を説明するためのメモリ素子のρτ−ｖ、、
特性を示Ｔ図、第８図、第９図、第１１図はメモリ素子
（ＭＮＯ５＃子）のゲートル基板内に至る各部のポテン
シャルを示す略図、第１０図はそのメモリ素子の断面図
、第１２図は本発明の実施例のメモリアレイおよびその
周辺回路を示すブロック図、第１３図は第１２図の動作
を示すタイミング図、第１４図は本発明の他の実施例の
メモリセルを示す回路図、第１５図は本発明の他の実施
例で示す動作のタイミング図である。 Ｍｌｌ、Ｍ１２．Ｍ２１．Ｍ２２・・・メモリトランジ
スタ、Ｗｌ、Ｗ２・・・ワード線、１２・・・Ｘデコー
ダ、１６・・・Ｙデコーダ、１０，１４．２０・・・ス
イ第３図 第、６ 第５ 図 １ 口 第 ７ 図 Ｖｔ、〔Ｖ〕 遁 ３ 回 第 ９ 図 ÷ −７ｏｖ ｚ １ ｐｓｉ者面 ！ｌＩ 図 雷 ＩＩ 口 Ｅ４画 ％ １２ 口 茅 Ｉ３ 図 Ｗ２
θＶｂ２
σＶ×１５図 Ｗ２
θＶ８１ □θＶ 前拐 物量
Claims (1)
- 【特許請求の範囲】 １、メモリアレイおよび周辺回路を有する半導体集積回
路において、メモリアレイ内の選択されたデータ線に属
し、かつ非選択のワード線に属するＭＩＳ型トランジス
タのゲートバイアスが、ソースバイアスに対し、トラン
ジスタが非導通状態になる方向に印加されるように制御
する周辺回路を有することを特徴とする半導体集積回路
。 ２、上記第１項の半導体集積回路において、メモリアレ
イの基板又はウェルのバイアスが、上記ゲートバイアス
のソースバイアスに対する方向と同方向になる如く制御
する周辺回路を有することを特徴とする半導体集積回路
。 ３、上記第１項の各直流バイアスの値をすべて正の値で
構成したことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19662784A JPH0666114B2 (ja) | 1984-09-21 | 1984-09-21 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19662784A JPH0666114B2 (ja) | 1984-09-21 | 1984-09-21 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6177197A true JPS6177197A (ja) | 1986-04-19 |
| JPH0666114B2 JPH0666114B2 (ja) | 1994-08-24 |
Family
ID=16360903
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19662784A Expired - Lifetime JPH0666114B2 (ja) | 1984-09-21 | 1984-09-21 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0666114B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5644533A (en) * | 1992-11-02 | 1997-07-01 | Nvx Corporation | Flash memory system, and methods of constructing and utilizing same |
| US7212441B2 (en) | 2004-12-28 | 2007-05-01 | Renesas Technology Corporation | Non volatile semiconductor memory device |
| US7221610B2 (en) | 2004-03-18 | 2007-05-22 | Renesas Technology Corp. | Charge pump circuit for generating high voltages required in read/write/erase/standby modes in non-volatile memory device |
| JP2011003275A (ja) * | 2010-10-07 | 2011-01-06 | Renesas Electronics Corp | 半導体集積回路 |
| US8059458B2 (en) * | 2007-12-31 | 2011-11-15 | Cypress Semiconductor Corporation | 3T high density nvDRAM cell |
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- 1984-09-21 JP JP19662784A patent/JPH0666114B2/ja not_active Expired - Lifetime
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Also Published As
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|---|---|
| JPH0666114B2 (ja) | 1994-08-24 |
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