JPH0581999B2 - - Google Patents
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- JPH0581999B2 JPH0581999B2 JP20093583A JP20093583A JPH0581999B2 JP H0581999 B2 JPH0581999 B2 JP H0581999B2 JP 20093583 A JP20093583 A JP 20093583A JP 20093583 A JP20093583 A JP 20093583A JP H0581999 B2 JPH0581999 B2 JP H0581999B2
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- JP
- Japan
- Prior art keywords
- memory
- voltage
- mos
- memory element
- integrated circuit
- Prior art date
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- 239000000758 substrate Substances 0.000 claims description 13
- 239000004065 semiconductor Substances 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 8
- 238000000034 method Methods 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- XUFQPHANEAPEMJ-UHFFFAOYSA-N famotidine Chemical compound NC(N)=NC1=NC(CSCCC(N)=NS(N)(=O)=O)=CS1 XUFQPHANEAPEMJ-UHFFFAOYSA-N 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
Landscapes
- Read Only Memory (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は半導体集積回路に係り、特にメモリの
情報を読み出すに新規な電圧印加法を用いるもの
に関する。
情報を読み出すに新規な電圧印加法を用いるもの
に関する。
従来メモリを搭載する集積回路において、メモ
リの内容を読出す場合、選択されたワード線（読
出したいメモリセルが属するワード線）に電圧を
印加し、非選択のワード線には電圧を印加しない
方式がとられてきた。そして、この場合、メモリ
セルには、少なくとも１個以上のエンハンスメン
ト型トランジスタが含まれており、非選択メモリ
セルには電流が流れないようになされていた。こ
のような従来例を第１図〜第４図に示した。第１
図は、１トランジスタ＋１キヤパシタ型のダイナ
ミツクRAMのメモリセルでT1のVthはVth＞０で
ある。第２図は、高抵抗多結晶シリコンを負荷と
するスタテイツクRAMのメモリセルでT2〜T5の
Vthは同じくVth＞０である。第３図はEPROMの
メモリセル（この場合FAMOSと呼ばれるメモリ
素子そのものがエンハンスメント型トランジス
タ）で、すなわちT6のVthはVth＞０である。第
４図は、２素子／ビツト型のEEPROMメモリ素
子T7のVthは正〜負であり、T8のVthはVth＞０で
ある。
リの内容を読出す場合、選択されたワード線（読
出したいメモリセルが属するワード線）に電圧を
印加し、非選択のワード線には電圧を印加しない
方式がとられてきた。そして、この場合、メモリ
セルには、少なくとも１個以上のエンハンスメン
ト型トランジスタが含まれており、非選択メモリ
セルには電流が流れないようになされていた。こ
のような従来例を第１図〜第４図に示した。第１
図は、１トランジスタ＋１キヤパシタ型のダイナ
ミツクRAMのメモリセルでT1のVthはVth＞０で
ある。第２図は、高抵抗多結晶シリコンを負荷と
するスタテイツクRAMのメモリセルでT2〜T5の
Vthは同じくVth＞０である。第３図はEPROMの
メモリセル（この場合FAMOSと呼ばれるメモリ
素子そのものがエンハンスメント型トランジス
タ）で、すなわちT6のVthはVth＞０である。第
４図は、２素子／ビツト型のEEPROMメモリ素
子T7のVthは正〜負であり、T8のVthはVth＞０で
ある。
さて、これらの従来型メモリセルでは、非選択
メモリセルに電流が流れないようにするために必
ずエンハンスメント型のトランジスタを用いる必
要があつた。このために素子数の低減などが困難
であつた。例えば、第４図に示した２素子／ビツ
ト型のメモリセルを第５図に示すような１素子／
ビツト型のメモリセルにする場合、メモリ素子は
しきい電圧が正〜負の値をとるため、非選択でも
メモリセルを通してリーク電流が流れる場合が生
じる。つまり非選択ワード線を０電位にし、選択
ワード線に電圧を印加してメモリセルの情報を読
出す従来の方法では正負のしきい電圧をもつメモ
リ素子を用いた１素子／ビツト型のメモリセルは
実現困難である。
メモリセルに電流が流れないようにするために必
ずエンハンスメント型のトランジスタを用いる必
要があつた。このために素子数の低減などが困難
であつた。例えば、第４図に示した２素子／ビツ
ト型のメモリセルを第５図に示すような１素子／
ビツト型のメモリセルにする場合、メモリ素子は
しきい電圧が正〜負の値をとるため、非選択でも
メモリセルを通してリーク電流が流れる場合が生
じる。つまり非選択ワード線を０電位にし、選択
ワード線に電圧を印加してメモリセルの情報を読
出す従来の方法では正負のしきい電圧をもつメモ
リ素子を用いた１素子／ビツト型のメモリセルは
実現困難である。
本発明の目的は、このような従来技術の欠点を
なくし、エンハンスメント型のトランジスタを必
要としないメモリセルを提供するものであり、ま
た、このようなメモリセルの情報を読出す方法を
提供するものである。
なくし、エンハンスメント型のトランジスタを必
要としないメモリセルを提供するものであり、ま
た、このようなメモリセルの情報を読出す方法を
提供するものである。
本発明は、従来の集積回路において、常識化さ
れていた、“選択されたメモリセルに電圧を印加
し、非選択のメモリセル（正確には非選択のヲー
ド線）には電圧を印加しない”という観念を打破
したところにある。すなわち、本発明の第１の特
徴は、非選択ワード線に電圧を印加する点にあ
る。第６図に、先に示した１素子／ビツト型の
EEPROM用メモリセルを用いたメモリアレイの
構成を示す。ここで、選択されたワード線Ｗ１
は、例えば、0Vに保つたまま、非選択のワード
線Ｗ２には、−3Vを印加した。ここでメモリ素子
は、第７図に示すようにしきい電圧VthMが−3V
＜VthM＜3Vの間で変化するものとした。これに
より、非選択部のメモリ素子に影響されることな
く選択したメモリ素子の状態を検知できる。
れていた、“選択されたメモリセルに電圧を印加
し、非選択のメモリセル（正確には非選択のヲー
ド線）には電圧を印加しない”という観念を打破
したところにある。すなわち、本発明の第１の特
徴は、非選択ワード線に電圧を印加する点にあ
る。第６図に、先に示した１素子／ビツト型の
EEPROM用メモリセルを用いたメモリアレイの
構成を示す。ここで、選択されたワード線Ｗ１
は、例えば、0Vに保つたまま、非選択のワード
線Ｗ２には、−3Vを印加した。ここでメモリ素子
は、第７図に示すようにしきい電圧VthMが−3V
＜VthM＜3Vの間で変化するものとした。これに
より、非選択部のメモリ素子に影響されることな
く選択したメモリ素子の状態を検知できる。
本発明の第２の特徴は、少なくとも読出し時に
メモリセルの基板に電圧（Vaub）を印加する点に
ある。
メモリセルの基板に電圧（Vaub）を印加する点に
ある。
この第１の特徴と第２の特徴を同時に兼ね備え
るとさらに高性能のメモリとして用いることがで
きる。つまり、非選択ワード線に属するメモリ素
子のゲートと基板に同極性の電圧を印加すること
により、ゲート絶縁膜にはできるだけ電圧を印加
しないで非選択のメモリ素子のチヤネルを消滅さ
せることができる。例えば第１０図に示す
MNOS構造のメモリ素子を用いた場合、読出し
のたびにゲートに負（−3V）の電圧を印加する
と各部のポテンシヤルは第８図に示すようにな
り、記憶の保持が短かくなり、不都合であるが、
同時に基板にも同程度の電圧を印加すると、各部
のポテンシヤルは第９図に示すようになりこの問
題が軽減される。
るとさらに高性能のメモリとして用いることがで
きる。つまり、非選択ワード線に属するメモリ素
子のゲートと基板に同極性の電圧を印加すること
により、ゲート絶縁膜にはできるだけ電圧を印加
しないで非選択のメモリ素子のチヤネルを消滅さ
せることができる。例えば第１０図に示す
MNOS構造のメモリ素子を用いた場合、読出し
のたびにゲートに負（−3V）の電圧を印加する
と各部のポテンシヤルは第８図に示すようにな
り、記憶の保持が短かくなり、不都合であるが、
同時に基板にも同程度の電圧を印加すると、各部
のポテンシヤルは第９図に示すようになりこの問
題が軽減される。
以下本発明の一実施例を第１１図および第１２
図により説明する。
図により説明する。
しきい電圧が−3V〜3Vの間で変化するｎチヤ
ネル型のメモリ素子を用いた１素子／ビツト型の
メモリセルによりメモリアレイを構成した。第１
１図には、このうちの４つのメモリセルを示し
た。メモリ素子Ｍ１１，Ｍ１２，Ｍ２１，Ｍ２２
のゲートはワード線Ｗ１，Ｗ２に接続され、Ｗ
１，Ｗ２はスイツチ１０およびＸデコーダ１２に
接続される。各メモリ素子のソースはビツト線Ｂ
１，Ｂ２を通してスイツチ１４に接続される。各
メモリ素子のドレインはＹデコーダ１６の出力に
より制御されるスイツチを介して読出し時は入出
力回路１８中のセンスアンプへ、プログラム／消
去時は、入力バツフアに接続される。メモリアレ
イが配置されている基板はＰ型で必要に応じて分
離する。例えばバイト消去を提供する場合には、
１つのワード線方向には１バイトのメモリセルが
入るように分離する。したがつて、１つのウエル
内にはワード線の数と同じ数だけのバイト数のメ
モリセルが配置されることになる。ここでは、１
つの基板のみを示した。この基板はＳ１を通して
スイツチ２０に接続される。
ネル型のメモリ素子を用いた１素子／ビツト型の
メモリセルによりメモリアレイを構成した。第１
１図には、このうちの４つのメモリセルを示し
た。メモリ素子Ｍ１１，Ｍ１２，Ｍ２１，Ｍ２２
のゲートはワード線Ｗ１，Ｗ２に接続され、Ｗ
１，Ｗ２はスイツチ１０およびＸデコーダ１２に
接続される。各メモリ素子のソースはビツト線Ｂ
１，Ｂ２を通してスイツチ１４に接続される。各
メモリ素子のドレインはＹデコーダ１６の出力に
より制御されるスイツチを介して読出し時は入出
力回路１８中のセンスアンプへ、プログラム／消
去時は、入力バツフアに接続される。メモリアレ
イが配置されている基板はＰ型で必要に応じて分
離する。例えばバイト消去を提供する場合には、
１つのワード線方向には１バイトのメモリセルが
入るように分離する。したがつて、１つのウエル
内にはワード線の数と同じ数だけのバイト数のメ
モリセルが配置されることになる。ここでは、１
つの基板のみを示した。この基板はＳ１を通して
スイツチ２０に接続される。
第１２図に動作信号を示した。メモリ素子Ｍ１
１あるいはＭ１２を読み出す場合は、このメモリ
素子のゲートが接続されたワード線Ｗ１は0Vと
し、他のワード線Ｗ２は−3Vとする。Ｂ１，Ｂ
２は0Vとし、Ｓ１は−3Vとする。メモリ素子Ｍ
２１あるいはＭ２２を読み出したい場合は、Ｗ２
を0Vと、Ｗ１を−3Vとする。以上のようにして
読み出すことにより、メモリ素子のゲート−チヤ
ネル間に必要以上の電圧を印加することなく、か
つ、非選択ワード線に属するメモリ素子に影響さ
れることなく、１素子／ビツトで構成されたメモ
リ素子の情報を読み出すことができる。
１あるいはＭ１２を読み出す場合は、このメモリ
素子のゲートが接続されたワード線Ｗ１は0Vと
し、他のワード線Ｗ２は−3Vとする。Ｂ１，Ｂ
２は0Vとし、Ｓ１は−3Vとする。メモリ素子Ｍ
２１あるいはＭ２２を読み出したい場合は、Ｗ２
を0Vと、Ｗ１を−3Vとする。以上のようにして
読み出すことにより、メモリ素子のゲート−チヤ
ネル間に必要以上の電圧を印加することなく、か
つ、非選択ワード線に属するメモリ素子に影響さ
れることなく、１素子／ビツトで構成されたメモ
リ素子の情報を読み出すことができる。
このような読み出し信号を印加する場合、読出
し時の高速性を維持するためには、非読出し時に
ワード線を−3V、基板を−3Vに保つておいた方
がよい。したがつて、プログラムも同図に示した
ように、基板および非選択ワード線を−3Vに保
つたまま選択ワード線にプログラム電圧VPを印
加する方式をとつた。ただし、当然のことなが
ら、非選択ワード線、基板を0Vとして、選択ワ
ード線にVPを印加する方法も可能である。また、
消去はここでは、選択ワード線を0V、非選択ワ
ード線、および基板をVPとした。
し時の高速性を維持するためには、非読出し時に
ワード線を−3V、基板を−3Vに保つておいた方
がよい。したがつて、プログラムも同図に示した
ように、基板および非選択ワード線を−3Vに保
つたまま選択ワード線にプログラム電圧VPを印
加する方式をとつた。ただし、当然のことなが
ら、非選択ワード線、基板を0Vとして、選択ワ
ード線にVPを印加する方法も可能である。また、
消去はここでは、選択ワード線を0V、非選択ワ
ード線、および基板をVPとした。
以上から分るように、スイツチ１は0V、−3V、
VPを切換えるための回路であり、スイツチ２は
0V、VPを切換える回路、スイツチ３は−3V、
VPを切換える回路である。
VPを切換えるための回路であり、スイツチ２は
0V、VPを切換える回路、スイツチ３は−3V、
VPを切換える回路である。
尚上のプログラム／消去時の電圧印加には他に
も多くの方法があり、ここで記載した方法に制限
されるものではない。
も多くの方法があり、ここで記載した方法に制限
されるものではない。
次に第二の実施例を第１３図により説明する。
これは、第１図で示した１トランジスタ＋１キヤ
パシタ型のダイナミツクRAMのスイツチングト
ランジスタＴ１の代りにメモリトランジスタＭ３
１，Ｍ３２を用いて、不揮発性ダイナミツク
RAMとしたもので、その２ビツト分のメモリセ
ルを示した。ここでＭ３１，Ｍ３２のしきい値
Vthは−3V＜Vth＜3Vである。ここでもＭ３１に
蓄えられた情報をＣ３１に移して、読み出す場
合、Ｗ３１を0V、Ｗ３２を−3Vとした。
これは、第１図で示した１トランジスタ＋１キヤ
パシタ型のダイナミツクRAMのスイツチングト
ランジスタＴ１の代りにメモリトランジスタＭ３
１，Ｍ３２を用いて、不揮発性ダイナミツク
RAMとしたもので、その２ビツト分のメモリセ
ルを示した。ここでＭ３１，Ｍ３２のしきい値
Vthは−3V＜Vth＜3Vである。ここでもＭ３１に
蓄えられた情報をＣ３１に移して、読み出す場
合、Ｗ３１を0V、Ｗ３２を−3Vとした。
以上、ここでは二つの実施例を示したが、従来
２素子あるいは３素子で構成されていた不揮発性
メモリ素子の部分を１素子で置き換え、ここで示
したように非選択部に電圧を印加する方法により
読み出すことにより素子数を少なくできる。ま
た、ここでは示さなかつたが、単に従来、しきい
電圧が正のトランジスタが用いられていたところ
（例えばＴ１）を負のしきい電圧のトランジスタ
に置き換えることも可能である。
２素子あるいは３素子で構成されていた不揮発性
メモリ素子の部分を１素子で置き換え、ここで示
したように非選択部に電圧を印加する方法により
読み出すことにより素子数を少なくできる。ま
た、ここでは示さなかつたが、単に従来、しきい
電圧が正のトランジスタが用いられていたところ
（例えばＴ１）を負のしきい電圧のトランジスタ
に置き換えることも可能である。
以上の実施例の中で用いた具体的電圧値は当然
のことながら、これに限定されるものではなく、
特性に応じて好ましい値に決めることができる。
また、ｎチヤネル素子を用いて説明したが、ｐチ
ヤネル素子にも適用できることも当然である。
のことながら、これに限定されるものではなく、
特性に応じて好ましい値に決めることができる。
また、ｎチヤネル素子を用いて説明したが、ｐチ
ヤネル素子にも適用できることも当然である。
本発明によれば、負のしきい電圧を有する
MOS（正確にはデイプレーシヨン型のMOS）を
実質的に正のしきい電圧を有するMOS（正確には
エンハンスメント型のMOS）として動作させる
ことができ、メモリセル素子数の低減が可能とな
る。また、本発明によれば、メモリ素子のゲート
と基板に同符号の電圧を印加するので信頼性の高
いメモリ動作が実現できる。また本発明によれば
ほぼしきい電圧以上の電圧がメモリ素子のゲート
絶縁膜に印加されないため、信頼性の高いメモリ
素子を実現することができる。
MOS（正確にはデイプレーシヨン型のMOS）を
実質的に正のしきい電圧を有するMOS（正確には
エンハンスメント型のMOS）として動作させる
ことができ、メモリセル素子数の低減が可能とな
る。また、本発明によれば、メモリ素子のゲート
と基板に同符号の電圧を印加するので信頼性の高
いメモリ動作が実現できる。また本発明によれば
ほぼしきい電圧以上の電圧がメモリ素子のゲート
絶縁膜に印加されないため、信頼性の高いメモリ
素子を実現することができる。
第１図〜第４図は従来のメモリのメモリセルを
示す回路図、第５図及び第６図は本発明に用いる
メモリセルあるいはメモリアレイを示す回路図、
第７図は本発明を説明するためのメモリ素子の√
ID−VG特性を示す図、第８，９図はメモリ素子
（MNOS）のゲート〜基板内に至る各部のポテン
シヤルを示す略図、第１０図はそのメモリ素子の
断面図、第１１図は本発明の実施例のメモリアレ
イおよびその周辺回路を示すブロツク図、第１２
図は第１１図の動作を示すタイミング図、第１３
図は本発明の他の実施例のメモリセルを示す回路
図である。 Ｍ１１，Ｍ１２，Ｍ２１，Ｍ２２……メモリト
ランジスタ、Ｗ１，Ｗ２……ワード線、１２……
Ｘデコーダ、１６……Ｙデコーダ、１０，１４，
２０……スイツチ。
示す回路図、第５図及び第６図は本発明に用いる
メモリセルあるいはメモリアレイを示す回路図、
第７図は本発明を説明するためのメモリ素子の√
ID−VG特性を示す図、第８，９図はメモリ素子
（MNOS）のゲート〜基板内に至る各部のポテン
シヤルを示す略図、第１０図はそのメモリ素子の
断面図、第１１図は本発明の実施例のメモリアレ
イおよびその周辺回路を示すブロツク図、第１２
図は第１１図の動作を示すタイミング図、第１３
図は本発明の他の実施例のメモリセルを示す回路
図である。 Ｍ１１，Ｍ１２，Ｍ２１，Ｍ２２……メモリト
ランジスタ、Ｗ１，Ｗ２……ワード線、１２……
Ｘデコーダ、１６……Ｙデコーダ、１０，１４，
２０……スイツチ。
Claims (1)
- 【特許請求の範囲】 １ 第１のしきい電圧もしくは第２のしきい電圧
のいずれかの状態に書き込みもしくは消去される
ｎチヤネル型の複数のMOSメモリ素子と、該複
数のMOSメモリ素子のゲートに接続された複数
のワード線と、該複数のMOSメモリ素子のドレ
インに接続された複数のデータ線とを有する半導
体集積回路であつて、 上記複数のMOSメモリ素子の選択されたMOS
メモリ素子の情報を読み出すに際し、上記複数の
MOSメモリ素子のソースは略ゼロボルトに設定
され、上記複数のワード線のうち選択のワード線
の電位は上記第１と第２のしきい電圧のMOSメ
モリ素子のいずれか一方のMOSメモリ素子に所
定の電流が流れる如き略ゼロボルトの第１の電圧
に設定され、また上記複数のワード線のうち非選
択のワード線の電位を上記第１と第２のしきい電
圧のMOSメモリ素子の両方のMOSメモリ素子の
電流が上記所定の電流より小さくなる如き負の第
２の電圧に設定され、また上記複数のMOSメモ
リ素子が形成された基板領域の電位を上記第２の
電位と略同一の負の電位に設定してなること特徴
とする半導体集積回路。 ２ 上記複数のMOSメモリ素子はMNOS素子で
あることを特徴とする特許請求の範囲第１項に記
載の半導体集積回路。 ３ 上記MOSメモリ素子が形成された上記基板
領域はひとつのワード線方向に１バイトのMOS
メモリ素子が入るように上記複数のデータ線の方
向で分離されていることを特徴とする特許請求の
範囲第１項または第２項のいずれかに記載の半導
体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58200935A JPS6095794A (ja) | 1983-10-28 | 1983-10-28 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58200935A JPS6095794A (ja) | 1983-10-28 | 1983-10-28 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6095794A JPS6095794A (ja) | 1985-05-29 |
| JPH0581999B2 true JPH0581999B2 (ja) | 1993-11-17 |
Family
ID=16432736
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58200935A Granted JPS6095794A (ja) | 1983-10-28 | 1983-10-28 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6095794A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6273489A (ja) * | 1985-09-25 | 1987-04-04 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| US4722075A (en) * | 1985-10-15 | 1988-01-26 | Texas Instruments Incorporated | Equalized biased array for PROMS and EPROMS |
| US5644533A (en) * | 1992-11-02 | 1997-07-01 | Nvx Corporation | Flash memory system, and methods of constructing and utilizing same |
| JP2005267734A (ja) | 2004-03-18 | 2005-09-29 | Renesas Technology Corp | 昇圧回路及びそれを用いた不揮発性メモリ |
| JP4662437B2 (ja) | 2004-11-30 | 2011-03-30 | ルネサスエレクトロニクス株式会社 | 半導体集積回路 |
| JP2011003275A (ja) * | 2010-10-07 | 2011-01-06 | Renesas Electronics Corp | 半導体集積回路 |
| JP5908803B2 (ja) | 2012-06-29 | 2016-04-26 | 株式会社フローディア | 不揮発性半導体記憶装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5011341A (ja) * | 1973-05-04 | 1975-02-05 | ||
| JPS53148256A (en) * | 1977-05-30 | 1978-12-23 | Nec Corp | Nonvolatile semiconductor memory device |
-
1983
- 1983-10-28 JP JP58200935A patent/JPS6095794A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5011341A (ja) * | 1973-05-04 | 1975-02-05 | ||
| JPS53148256A (en) * | 1977-05-30 | 1978-12-23 | Nec Corp | Nonvolatile semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6095794A (ja) | 1985-05-29 |
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