KR20010077866A

KR20010077866A - 메모리 어레이의 면적을 축소할 수 있는 비휘발성 반도체기억 장치

Info

Publication number: KR20010077866A
Application number: KR1020000053685A
Authority: KR
Inventors: 고바야시신이치; 미야와키요시카즈; 가와이신지; 후타츠야도모시
Original assignee: 다니구찌 이찌로오, 기타오카 다카시; 미쓰비시덴키 가부시키가이샤
Priority date: 2000-01-27
Filing date: 2000-09-09
Publication date: 2001-08-20
Also published as: JP4434405B2; TW451484B; KR100374522B1; JP2001210808A; US6243292B1

Abstract

메모리 셀 어레이는 각각, 일괄하여 소거 동작을 실행하는 단위로 되는 복수의 메모리 셀 블록(MBL1 및 MBL2)으로 분할되어 있다. 메모리 셀 트랜지스터가 마련되는 P 웰 영역(10.1 및 10.2)과, P 웰 영역을 전기적으로 분리하기 위한 N 웰 영역이 마련되어 있다. 선택 트랜지스터(Trs1 및 Trs2)는 복수의 p 웰 영역(10.1 및 10.2) 중, 대응하는 서브 비트선이 결합하는 메모리 셀 트랜지스터와 동일한 p 웰 영역에 마련된다.

Description

메모리 어레이의 면적을 축소할 수 있는 비휘발성 반도체 기억 장치{NONVOLATILE SEMICONDUCTOR MEMORY DEVICE CAPABLE OF REDUCING MEMORY ARRAY AREA}

본 발명은, 전기적으로 데이터의 기록, 소거가 가능하고, 또한 전원을 오프 상태로 한 경우에도 정보를 기억하는 것이 가능한 비휘발성 반도체 기억 장치의 구성에 관한 것이다.

비휘발성 반도체 장치는 예를 들어, 최근의 휴대 전화나 인터넷 등의 휴대 정보 단말을 이용한 디지탈 정보 통신망의 발달에 따라, 각 휴대단말에 정보를 비휘발적으로 기억해 두는 것이 가능한 기억 장치로서 시스템에 탑재되어 있다. 이러한 비휘발성 반도체 기억 장치로서는 예를 들어, 기억된 데이터를 소정의 비트수에 대하여 일괄해서 전기적으로 소거하는 것이 가능하고, 또한, 전기적으로 데이터의 기록이 가능한 플래쉬 메모리가 있다.

도 16은 이러한 플래쉬 메모리중, 소위 NOR형 플래쉬 메모리의 메모리 셀 트랜지스터의 단면 구조 및 그 제 1 소거 동작을 설명하기 위한 개념도이다.

도 16을 참조하면, 플래쉬 메모리의 메모리 셀은 반도체 기판의 주표면에 형성된 P 웰(10)상에 적층되는 적층 게이트를 구비한다. 이 적층 게이트는 게이트 산화막(13), 다결정 실리콘 등으로 이루어지는 플로팅 게이트(14), 리크 대책을 위해 산화막, 질화막, 산화막의 3층 구조를 갖은 ONO막으로 불리는 절연막(15) 및 다결정 실리콘 등으로 이루어지는 제어 게이트(16)를 구비한다. 또한, P 웰(10)상의 상기 적층 게이트에 근접하여, 각각 N 형 소스 영역(12a) 및 드레인 영역(12b)이 자기 정합적으로 형성되어 있다.

이하, 소스 영역에는 소스 전압 Vs가, 드레인 영역에는 드레인 전압 Vd가, 제어 게이트에는 제어 전압 Vcg가, P 웰(10)에는 웰 전위 Vw가 각각 인가되어 있는 것으로 한다.

도 16에 나타낸 플래쉬 메모리의 메모리 셀에 있어서의 소거 동작에서는 메모리 셀의 소스에 인가하는 소스 전압 Vs로 하고, 외부 전원 전압으로부터 승압한 고전압 Vpp(∼10V)를 인가하며, 드레인은 플로팅 상태로 하고, P 웰(10)의 전위 Vw로서는 접지 전위로 함으로써 플로팅 게이트(14)중에 축적된 전자를 소스측에 빼내는 방법이 있다.

도 17은 이러한 NOR형 플래쉬 메모리가 배열된 메모리 셀 어레이의 단면 구조를 도시한 도면이다.

도 17에 나타낸 구성에 있어서는, 데이터의 개서(改書) 단위를 가능한 한 세분화하기 위해서, 비트선의 구성을, 비트선을 메인 비트선 MBL과, 셀렉트 트랜지스터 Trs1 또는 Trs2를 거쳐서 각각 메인 비트선 MBL과 접속하는 서브 비트선 SBL 1 또는 SBL2로 이루어지는 계층 구성으로 하고 있다. 즉, 셀렉트 트랜지스터 Trs에의해 선택된 서브 비트선 SBL1(또는 SBL2)이 접속하는 메모리 셀 블럭에 대해서만 데이터의 개서가 행해지게 된다.

도 16에 도시한 바와 같이, 소스로부터 전자를 빼냄으로써 소거 동작을 실행할 경우에는 메모리 셀 트랜지스터의 백 게이트, 즉 P 웰(10)은 각 소거 블록 사이 및 셀렉트 트랜지스터 사이 모두에 대하여 공통으로 마련되는 구성으로 하는 것이 가능하다.

한편, NOR형 플래쉬 메모리의 소거 방법으로서는 메모리 셀의 백 게이트, 즉 P 웰(10)에 고전압을 인가함으로써, 플로팅 게이트(14)중의 전자를 P 웰(10)측에 빼냄으로써, 메모리 셀 트랜지스터의 임계값 전압 Vth를 내리는 방법이 있다.

도 18은 이러한 NOR형 플래쉬 메모리의 제 2 소거 방법을 설명하기 위한 개념도이다.

도 18에 도시하는 바와 같이, 이러한 제 2 소거 방법에 있어서는 메모리 셀 트랜지스터의 소스 전위 Vs 및 드레인 전위 Vd는 모두 승압 전위 Vpp로 되어 있고, 또한, P 웰의 전위도 승압 전위 Vpp로 되어 있다.

제어 게이트의 전위는 예컨대 접지 전위로 된다.

도 19는 이러한 P 웰(10)(백 게이트)로부터 전자를 빼내는 것에 의해 소거를 행할 경우의 메모리 셀 어레이의 구성을 설명하기 위한 단면도이다.

도 18에서 설명한 방법에서는 P 웰(10)측에 전자를 빼내는 것에 의해 소거 동작을 실행하기 때문에, 각 데이터의 개서 단위(메모리 블럭)마다, P 웰 10.1 및 10.2를 각각 N 웰(8)에 의해 분리하여 형성할 필요가 있다. 게다가, 개서 동작을실행하기 위한 메모리 블럭을 선택하는 셀렉트 트랜지스터 Trs1 또는 Tr2에 대해서도, 이들이 형성되는 P 웰 10.0은 개서 단위로 되는 메모리 블럭의 P 웰 10.1 및 10.2로 분리하여 형성할 필요가 있다.

이와 같이, 제 2 소거 방법에 있어서는, 제 1 소거 방법보다 신뢰성 등의 관점에서 유리하지만, 각 개서 단위의 메모리 블럭과, 셀렉트 게이트 Trs1 및 Tr2를 형성하는 웰을 각각 분리하여 형성하기 때문에, 웰 분리를 위해 필요하게 되는 영역이 증대하고, 메모리 셀 면적이 증대해 버린다고 하는 문제점이 있었다.

본 발명의 목적은, 메모리 셀 트랜지스터의 신뢰성을 유지하면서, 메모리 셀 어레이의 면적의 증대를 억제하는 것이 가능한 비휘발성 반도체 기억 장치를 제공하는 것이다.

도 1은 본 발명의 비휘발성 반도체 기억 장치(1000)의 구성을 나타내는 개략 블럭도,

도 2는 도 1에 나타낸 실시예 1의 비휘발성 반도체 기억 장치(1000)의 메모리 셀 어레이의 단면 구조를 도시한 도면,

도 3은 P 웰(10)의 전위를 접지 전위 GND(0V)에서 승압 전위 Vpp로 상승시키고, N 웰(8)의 전위를 전원 전위 Vcc에서 승압 전위 Vpp까지 상승시킬 때의 동작을 설명하기 위한 개념도,

도 4는 P 웰(10) 및 N 웰(8)의 전위를, 승압 전위 Vpp까지 승압시키는 동작의 시간 경과를 설명하기 위한 타이밍 차트,

도 5는 실시예 2의 웰 전위 제어 회로(188)의 구성을 설명하기 위한 개략 블록도,

도 6은 선택 메모리 셀 블럭의 P 웰(10) 및 N 웰(8)의 출력 레벨의 변화를 설명하기 위한 타이밍 차트,

도 7은 비선택 셀 및 선택 셀의 메모리 셀의 임계값 전압의 변화를 설명하기 위한 개념도,

도 8은 메모리 셀 트랜지스터에 인가되는 전위를 설명하기 위한 개념도,

도 9는 셀렉트 트랜지스터 Trs의 임계값 전압의 변화에 대응하는 것이 가능한 실시예 3의 비휘발성 반도체 기억 장치의 구성을 나타내는 개략 블록도,

도 10은 셀렉트 트랜지스터 Trs의 임계값 전압의 변화에 대응하는 것이 가능한 실시예 4의 비휘발성 반도체 기억 장치의 구성을 나타내는 개략 블록도,

도 11은 도 10에 나타낸 센스 앰프(210) 및 센스 감도 변경 회로(212)의 구성의 일례를 설명하기 위한 회로도,

도 12는 본 발명의 실시예 5의 비휘발성 반도체 기억 장치의 구성을 설명하기 위한 개략 블록도,

도 13은 본 발명의 실시예 6의 비휘발성 반도체 기억 장치의 구성을 설명하기 위한 개략 블록도,

도 14는 메인 비트선 MBL 및 서브 비트선 SBL을 리세트하기 위한 리세트 트랜지스터 Tres의 구성을 설명하기 위한 단면도,

도 15는 소거 동작시의 N 웰의 전위 레벨, P 웰 전위 레벨, 메인 비트선 MBL 및 서브 비트선 SBL의 전위 레벨의 변화를 설명하기 위한 타이밍 차트,

도 16은 플래쉬 메모리중, 소위 NOR형 플래쉬 메모리의 메모리 셀 트랜지스터의 단면 구조 및 그 제 1 소거 동작을 설명하기 위한 개념도,

도 17은 NOR형 플래쉬 메모리가 배열된 메모리 셀 어레이의 단면 구조를 도시한 도면,

도 18은 NOR형 플래쉬 메모리의 제 2 소거 방법을 설명하기 위한 개념도,

도 19는 P 웰(10)(백 게이트)에서 전자를 빼냄으로써 소거를 실행할 경우의 메모리 셀 어레이의 구성을 설명하기 위한 단면도.

본 발명을 요약하면, 반도체 기판의 주표면상에 형성되는 비휘발성 반도체 기억 장치에 있어서, 내부 전원 회로와, 메모리 셀 어레이와, 제 1 도전형의 복수의 제 1 웰 영역과, 제 2 도전형의 제 2 웰 영역과, 복수의 주 비트선과, 복수의 부(副) 비트선과, 복수의 선택 트랜지스터와, 셀 선택 회로를 구비한다.

내부 전원 회로는 외부 전원 전위를 받아, 내부 전위를 생성한다.

메모리 셀 어레이는 각각이 비휘발적으로 데이터를 기억하는 것이 가능하고,전기적으로 데이터의 기록 및 판독이 가능하며, 또한 행렬 형상으로 배치된 복수의 메모리 셀 트랜지스터를 포함한다. 메모리 셀 어레이는 각각, 일괄해서 소거 동작을 실행하는 단위로 되는 복수의 메모리 셀 블럭으로 분할된다.

제 1 도전형의 복수의 제 1 웰 영역은 메모리 셀 블럭마다 대응하여 반도체 기판의 주표면에 마련되고, 메모리 셀 블럭에 속하는 메모리 셀 트랜지스터가 마련된다. 제 2 도전형의 제 2 웰 영역은 복수의 제 1 웰 영역을 전기적으로 분리한다.

복수의 주 비트선은 메모리 셀 어레이의 열에 대응하고, 복수의 메모리 셀 블럭에 공통으로 마련된다. 복수의 부 비트선은 메모리 셀 블럭마다 메모리 셀 트랜지스터의 열에 대응하여 마련되고, 메모리 셀 트랜지스터와 결합한다.

복수의 선택 트랜지스터는 부 비트선마다 대응하여 마련되고, 각각이 대응하는 부 비트선과 복수의 주피트선 중 대응하는 주 비트선을 선택적으로 접속한다. 셀 선택 회로는 복수의 선택 트랜지스터중 선택된 선택 트랜지스터의 게이트에는 도통 상태로 되는 전위를, 비선택의 선택 트랜지스터의 게이트에는 차단 상태로 되는 전위를 부여한다.

선택 트랜지스터의 각각은, 복수의 제 1 웰 영역중, 대응하는 부 비트선이 결합하는 메모리 셀 트랜지스터와 동일한 제 1 웰 영역에 마련된다.

따라서, 본 발명의 주된 이점은 메모리 셀 트랜지스터와 선택 트랜지스터와가 동일한 웰내에 형성되기 때문에, 메모리 셀 어레이의 면적을 대폭 축소할 수 있고, 칩 사이즈도 대폭 삭감하는 것이 가능하게 된다는 점에다.

(실시예)

이하, 본 발명의 실시예에 대하여, 도면을 참조하여 구체적으로 설명한다.

본 발명의 상기 및 그 밖의 목적, 특징, 국면 및 이익 등은 첨부 도면을 참조로 하여 설명하는 이하의 상세한 실시예로부터 더욱 명백해질 것이다.

(실시예 1)

(비휘발성 반도체 기억 장치의 구성)

도 1은 본 발명의 비휘발성 반도체 기억 장치(1000)의 구성을 나타내는 개략 블럭도이다.

도 1을 참조하면, 반도체 기억 장치(1000)는 내부에 ROM을 구비하고, 이 ROM에 유지되어 있는 프로그램 코드와 외부에서 인가되는 커맨드 신호에 근거하여 기록 및 소거의 제어를 실행하는 CPU(20)와, CPU(20)의해 제어되고, 전원 전위 Vcc로부터 승압한 승압 전위 Vpp를 발생시키는 승압 전위 발생 회로(40)와, CPU(20)에 제어되고, 부(負) 전위의 출력 전위 Vout-를 발생시키는 부 전압 발생 회로(80)와, 검증 동작에 있어서 워드선에 공급하는 검증 전압 Vve를 발생하는 검증 전압 발생 회로(100)와, 셀렉트 트랜지스터의 게이트에 부여하는 판독 전압 Vsg을 생성하는 판독 전압 발생 회로(110)와, 워드선 구동 전위 V_WL를 발생시키는 워드선 브스트(boost) 회로(120)와, CPU(20)에 의해서 제어되고, 전원 전위 Vcc, 접지 전위 GND, 전위 Vpp, 전위 Vout-, 전위 Vsg 및 전위 V_WL를 받아, 각 내부 회로에 분배하는 분배기(140)를 포함한다.

승압 전위 발생 회로(40) 및 부 전압 발생 회로(80)는 접지 전위 GND와 외부 전원 전위 Vcc를 받아 동작하는 차지(charge) 펌프 회로를 포함한다.

반도체 기억 장치(1000)는 또한, 메모리 셀 어레이(260)를 포함한다. 메모리 어레이(260)는 각각이 N 웰에 의해 분리된 P 웰(WELL)의 내부에 형성되는 메모리 블럭 MBL0∼MBLn을 포함한다. 비휘발성 반도체 기억 장치(1000)의 소거 동작은 이 메모리 블럭 MBL0∼MBLn 각각을 단위로 하여 실행된다.

메모리 블럭 MBL0은 메모리 셀(30, 32)과, 셀렉트 트랜지스터(28)를 포함한다. 메모리 블럭 MBL0에서는, X 디코더(180)에 의해서 선택된 셀렉트 게이트선 SGL, 워드선 WL0, WL1 및 소스선 SL에 대응하는 메모리 셀이 선택된다. 기록 동작에 있어서는, 이 선택된 메모리 셀은 메인 비트선 MBL에서 셀렉트 게이트(28) 및 서브 비트선 SBL을 거쳐서, 데이터에 대응하는 신호를 수신하여 데이터 유지를 실행한다.

도 1에서는 선택된 셀렉트 게이트선 SGL, 워드선 WL0, WL1 및 소스선 SL에 대응하는 메모리 셀(30, 32) 및 셀렉트 게이트(28)가 대표적으로 도시되어 있다.

즉, 도 1에 나타낸 메모리 셀 어레이(260)는 비트선이 메인 비트선 MBL과 서브 비트선 SBL에 계층화된, 소위 DINOR(Divided bit line NOR)형의 메모리 셀 어레이 구조를 갖는다.

반도체 기억 장치(1000)는 또한, 어드레스 신호 ADR를 받는 어드레스 버퍼(160)와, 어드레스 버퍼로부터 어드레스 신호를 수신하고, 분배기로부터 전위의 공급을 받아, 셀렉트 게이트선 SGL, 워드선 WL0, WL1, 소스선 SL 및 웰의 각 전위를 결정하는 X 디코더(180)와, 데이터 입출력 신호 DIO를 수수하기 위한 버퍼(220)와, 어드레스 버퍼(160)로부터의 어드레스 신호를 수신하여 디코드하는 Y 디코더(200)와, 판독 동작시에 데이터 판독을 실행하고, 검증 동작시에 선택된 메모리 셀 트랜지스터의 임계값 판정을 실행하기 위한 복수의 센스 앰프를 포함하는 센스 앰프대(210)와, Y 디코더(200)의 출력에 따라 데이터 입출력 신호에 대응하여 메인 비트선 MBL에 고전압을 인가하며, 또한, 판독 동작에서는 컬럼(column) 선택을 행하고, 메인 비트선 MBL과 센스 앰프를 선택적으로 접속하기 위한 컬럼계 제어 회로(240)를 포함한다.

X 디코더는 도시하지 않았지만, 워드선을 선택하기 위한 WL 디코더와, 선택기 게이트를 선택하기 위한 SG 디코더와, 선택된 메모리 블럭에 대응하는 웰 영역의 웰 전위를 선택적으로 제어하는 웰 전위 제어 회로와, 소스선을 선택하기 위한 SL 디코더를 포함한다.

컬럼계 제어 회로(240)는 래치(latch) 회로를 갖고 래치하고 있는 데이터에 근거하여 기록시에 메인 비트선 MBL에 고전압을 인가할지 여부를 결정하는 페이지 버퍼를 포함한다.

WL 브스트 회로(120)는 고속 액세스를 실현하기 위해 판독시에 선택된 워드선 WL에 부여하는 승압 전위를 발생하는 회로이며, 판독 전압 발생 회로(110)는 선택된 셀렉트 게이트 SG에 부여하는 승압 전위를 발생하는 회로이다.

도 2는 도 1에 나타낸 실시예 1의 비휘발성 반도체 기억 장치(1000)의 메모리 셀 어레이의 단면 구조를 도시한 도면이다. 도 2에 있어서는, 도 1에 나타낸 구성중, 메모리 블럭 MBL1 및 MBL2 부분의 구성을 추출하여 나타낸다.

도 2를 참조하여, 실시예 1의 비휘발성 반도체 기억 장치(1000)에 있어서는, 셀렉트 트랜지스터 Trs1의 형성되는 P 웰을, 대응하는 메모리 셀 블럭의 형성되는 P 웰 10.1과 공통으로 형성하고 있다. 셀렉트 트랜지스터 Trs2에 대해서도 마찬가지이다.

또한, 다른 데이터 개서 단위의 메모리 셀 블럭 웰끼리는 N 웰(8)에 의해 분리되어 있다. 셀렉트 트랜지스터 Trs1 또는 Trs2의 드레인은 각각 대응하는 메인 비트선 MBL과 접속하고, 셀렉트 트랜지스터 Trs1 또는 Trs2의 소스는 각각 대응하는 서브 비트선 SBL1 또는 SBL2와 접속되어 있다.

소거 동작을 실행하는 경우에는 선택된 메모리 셀 블럭의 P웰, 예컨대 P 웰10.1 및 N 웰(8)에는 승압 전위 Vpp(∼10V)의 승압 전위가 인가된다. 한편, 비선택의 메모리 셀 블럭 MBL2의 P 웰 10.2에는 접지 전위 GND(0V)가 인가된다.

이 때, 선택 메모리 셀 블럭 MBL1의 셀렉트 트랜지스터 Trs1의 드레인(N 형)과, 선택 메모리 셀 블럭 MBL1의 P 웰 10.1에 의해 구성되는 PN 접합에 순 방향으로 전압이 인가됨으로써, 선택 메모리 셀 블럭 MBL1의 P 웰 10.1에 인가된 승압 전위 Vpp가 메인 비트선 MBL에 전파되게 된다.

즉, 소거 동작시에는 메인 비트선 MBL의 전위는 승압 전위 Vpp까지 상승하게 되지만, 비선택 메모리 블럭 MBL2의 셀렉트 트랜지스터 Trs2의 게이트에는 접지 전위 GND(0V)가 인가되어 있기 때문에, 이러한 메인 비트선 MBL의 전위 Vpp는 비선택메모리 셀 블럭 MBL2의 서브 비트선 SBL2에는 전달되지 않는다.

한편, 선택 메모리 셀 블럭 MBL1의 셀렉트 트랜지스터 Trs1의 게이트 전위는, 예컨대 승압 전위 Vpp로 되어 있고, 이에 따라, 선택 메모리 셀 블럭내의 메모리 셀의 드레인 및 P 웰에는 승압 전위 Vpp가 인가되게 되고, 플로팅 게이트(14)로부터 P 웰 10.1에 대해 전자가 빼내어져, 소거 동작이 행해진다.

이상과 같은 구성으로 함으로써 셀렉트 트랜지스터 Trs1 및 Trs2를 대응하는 메모리 블럭의 메모리 셀과 동일한 웰내에 형성하는 것이 가능하기 때문에, 도 19에 나타낸 종래의 구성에 비해, 웰 분리 영역의 면적을 삭감시키는 것이 가능해진다.

따라서, 메모리 셀 어레이의 면적을 대폭 축소할 수 있고, 칩 사이즈도 대폭 삭감하는 것이 가능해진다.

(실시예 2)

실시예 2의 비휘발성 반도체 기억 장치는 실시예 1의 비휘발성 반도체 기억 장치(1000)의 구성에 있어서, X 디코더(180)중에 포함되고, 웰 전위를 선택적으로 제어하는 웰 전위 제어 회로(188)의 구성이 서로 다르다

즉, 도 2에 나타낸 대로, 백 게이트로부터 전자를 빼냄으로써 메모리 셀에 기록된 데이터를 소거하는 구성에 있어서는 P 기판(1)과 P 웰(10)의 분리를 실행하기 위해서, N 웰(8)이 P 기판(1)과 P 웰(10) 사이에 형성되어 있다.

도 2에 나타낸 구성에 있어서, 소거 동작에서는 소거되는 메모리 셀 블럭의P 웰에 승압 전위 Vpp가 인가됨과 동시에, N 웰에도 승압 전위 Vpp가 인가된다.

그러나, N 웰(8)은 복수의 메모리 셀 블럭에 공통으로 형성되어 있고, P 기판(1) 및 P 웰(10)의 접합 용량이 커지기 때문에, 선택 블럭의 P 웰(10)의 전위가 승압 전위 Vpp로 상승하는 시간보다, N 웰(8)의 전위가 승압 전위 Vpp까지 상승하는 시간이 늦추어질 가능성이 있다.

도 3은 도 2에 나타낸 구성에 있어서, P 웰(10)의 전위를 접지 전위 GND(0 V)에서 승압 전위 Vpp로 상승시키고, N 웰(8)의 전위를 전원 전위 Vcc에서 승압 전위 Vpp까지 상승시킬 때의 동작을 설명하기 위한 개념도이다.

도 3에 나타내는 대로, P 웰(10), N 웰(8) 및 P 기판(1)에 의해 기생 바이폴러(bipolar) 트랜지스터 TBp가 형성되어 있다.

도 4는 도 3에 나타낸 바와 같은 웰 구조에 대하여, P 웰(10) 및 N 웰(8)의 전위를, 승압 전위 Vpp까지 승압시키는 동작의 시간 경과를 설명하기 위한 타이밍차트이다.

도 4를 참조하면, 상술한 바와 같이, P 웰(10)의 전위보다 N 웰(8)의 전위가 늦추어져 상승한 경우, P 웰(10)과 P 기판(1) 사이의 기생 PNP 바이폴러 트랜지스터 BTp가 도통 상태로 되고, 시각 t1에서 시각 t2의 기간에 있어서, P 웰(10)과 P 기판(1)이 전기적으로 도통 상태로 될 가능성이 발생한다.

이 경우, 승압 전위 Vpp를 발생시키는 승압 전위 발생 회로(40)내의 차지 펌프의 전류 구동 능력은 일반적으로는 작은 값밖에 갖고 있지 않기 때문에, 이와 같이 P 웰(10)과 P 기판(1)이 전기적으로 도통 상태로 되어 버리면, 이 차지 펌프의출력 전위 Vpp가 소망하는 값보다 저하해 버린다고 하는 문제가 발생할 가능성이 있다.

그래서, 실시예 2의 비휘발성 반도체 기억 장치에 있어서는 소거 동작시에는 P 웰(10)과 N 웰(8)의 전위를 비교하고, 항상 N 웰(8)의 전위가 P 웰(10)의 전위 이상으로 되도록 P 웰(10) 및 N 웰(8)의 전위 레벨을 제어한다.

도 5는 이러한 실시예 2의 웰 전위 제어 회로(188)의 구성을 설명하기 위한 개략 블럭도이다. 또, 도 5에 있어서는, 복수의 메모리 셀 블럭중 하나에 대응하는 구성만을 추출하여 나타낸다.

웰 전위 제어 회로(188)는 승압 전위 발생 회로(40)의 차지 펌프의 출력과 접지 전위를 받고, 어드레스 신호에 근거하여 CPU(20)에 의해 제어되어 P 웰(10)에 접지 전위와 승압 전위 발생 회로(40)의 출력 중 어느 하나를 선택적으로 부여하는 스위칭 소자 SW1과, 차지 펌프의 출력과 전원 전위 Vcc를 받아, 어느 하나를 선택적으로 N 웰(8)에 부여하는 스위칭 소자 SW2와, P 웰(10) 및 N 웰(8)의 전위 레벨을 받아들이고, N 웰(8)의 전위가 높은 때에는 활성 상태의 신호를 출력하는 차동 증폭기 DAMP를 구비한다.

스위칭 회로 SW1 및 SW2는 CPU(20)로부터의 제어 신호에 따라 승압 전위 Vpp를 전달한다. 이 때, 스위칭 회로 SW1은 CPU(20)로부터의 제어 신호에 의해 승압 전위 Vpp를 전달하는 것이 지정되고, 또한, 차동 증폭기 DAMP로부터의 출력 신호가 활성 상태인 기간에만, 승압 전위 Vpp를 전달한다.

따라서, P 웰(10)의 전위 레벨보다 N 웰(8)의 전위 레벨이 높은 기간 동안에만 P 웰(10)에는 승압 전위 Vpp가 공급되게 된다.

도 6은, 이러한 동작을 실행한 경우의 선택 메모리 셀 블럭의 P 웰(10) 및 N 웰(8)의 출력 레벨의 변화를 설명하기 위한 타이밍 차트이다.

도 6을 참조하면, N 웰(8)의 전위 레벨이 항상 P 웰(10)의 전위 레벨보다 높게 됨으로써, 기생 바이폴러 트랜지스터 BTp는 도통 상태로 되는 일이 없다.

따라서, 안정되어 P 웰에 고전압을 인가하는 것이 가능해지고, 안정된 소거 동작을 실행하는 것이 가능해진다.

또한, 보다 다수의 메모리 블럭에 공통하여 N 웰(8)을 형성하는 것이 가능해지기 때문에, N 웰(8)을 세분화할 필요가 없어져, 칩 면적의 증대를 억제하는 것이 가능해진다.

한편, 실시예 2에 있어서는, 셀렉트 트랜지스터 Trs와 메모리 셀 트랜지스터가 형성되는 P 웰(10)이 공통인 경우에 대하여 설명했는데, 예를 들어, 도 19에 도시한 바와 같이, 셀렉트 트랜지스터 Trs가 형성되는 P 웰과 메모리 셀 블럭이 형성되는 P 웰이 분리되어 있는 경우에 있어서도, 이상 설명했한 바와 같은 웰 전위 제어 회로의 구성으로 함으로써 안정한 소거 동작이 가능해진다.

(실시예 3)

소거 동작을 실행한 경우에, 소거 검증 동작이나 과(過)소거 검증 동작을 실행할 때에, 비선택 메모리 셀의 리크 전류를 억제하기 위해서, 메모리 셀의 백 게이트에 부 전압을 인가하고, 비선택 메모리 셀의 임계값 전압 Vth를 상승시키는 것을 행하는 경우가 있다.

도 7은 이러한 동작을 실행할 때의, 비선택 셀 및 선택 셀의 메모리 셀의 임계값 전압의 변화를 설명하기 위한 개념도이다.

도 7을 참조하면, 비선택 셀에 있어서, 과소거 등에 의해 게이트 전압이 0볼트에 있어서도 일정량의 리크 전류가 존재하면, 정상적인 검증 동작을 실행하기가 어려워진다(비선택 셀 특성(2)).

그래서, 이러한 과소거된 비선택 셀에 대하여, 백 게이트에 부(負) 바이어스를 인가함으로써, 임계값 전압을 상승시켜, 리크 전류를 억제하는 것이 가능해진다(비선택 셀 특성(1)).

도 8은 이러한 동작을 실행할 때에 메모리 셀 트랜지스터에 인가되는 전위를 설명하기 위한 개념도이다.

검증 동작에 있어서는 플로팅 게이트형 메모리 셀 트랜지스터의 소스에는 접지 전위 GND가 인가되고, 제어 게이트(워드선)에는 검증 전압 Vcg이 인가되며, 드레인에는 소정 전위의 정전압 Vd(＞0V)가 인가된다. P 웰(10)에는 부 전압 발생 회로(80)에 의해 생성된 부 전위가 스위치 회로 SW(3)에 의해 선택적으로 인가된다.

그런데, 이러한 검증 동작을 도 2에 나타낸 바와 같이 메모리 셀 트랜지스터와 셀렉트 트랜지스터 Trs1(또는 Trs2)이 동일한 P 웰내에 형성되어 있는 구성에 적용하면, 메모리 셀 트랜지스터의 임계값 전압 Vth가 상승할 뿐만 아니라, 셀렉트 트랜지스터 Trs1(또는 Trs2)의 임계값 전압 Vth도 상승하게 된다.

도 9는 이와 같이, P 웰(10)에 대하여 부 바이어스를 인가하여 검증 동작을 실행한 경우에도, 셀렉트 트랜지스터 Trs의 임계값 전압의 변화에 대응하는 것이 가능한 비휘발성 반도체 기억 장치의 구성을 나타내는 개략 블럭도이다.

부 전압 발생 회로(80)에 의해 생성된 부 전위는 웰 전위 제어 회로(189)에 의해, 선택된 메모리 셀 블럭이 형성되는 P 웰(10)에 선택적으로 공급된다.

도 9에 나타낸 구성에 있어서, SG 디코더(182), WL 디코더(184)는 각각 도 1에 나타낸 X 디코더중에 포함되어 있는 구성과 동일하다.

도 9에 나타내는 구성에 있어서는, 또한, 분배기(140)중에는 SG 디코더에 부여하는 전압을, 판독 전압 발생 회로(110)에 의해 생성된 전압으로부터 또한, 일정량상승시키기 위한 전압 가산 회로(410)가 설치된다.

즉, 전압 가산 회로(410)에 의해, 셀렉트 트랜지스터 Trs의 임계값 전압이 상승한 만큼, 셀렉트 트랜지스터 Tkrs의 게이트에 검증시에 부여하는 전압이 상승된다.

이러한 전압의 상승은 특히 한정되지 않지만, 예를 들어, 검증 동작이 대상으로 되는 메모리 셀 트랜지스터 MT1 및 MT2가 형성되는 P 웰(10)내에 형성되며, 또한 셀렉트 트랜지스터 Trs와 동일한 도전성을 갖는 N 채널 MOS 트랜지스터를 다이오드 접속한 전압 리미터를 갖는 회로에 의해 실현할 수 있다.

이에 따라, 메모리 셀의 리크를 억제하면서, 안정된 검증 동작을 실현하는 것이 가능해진다.

(실시예 4)

실시예 4의 비휘발성 반도체 기억 장치의 구성에 있어서는, 센스 앰프의 감도를 변경하는 것이 가능한 구성으로 되어 있는 점에서, 실시예 1의 구성과 다르다.

상술한 실시예 3에 있어서는, 검증 동작을 실행할 때의 셀렉트 트랜지스터 Trs의 게이트에 인가되는 전압을, 이 셀렉트 트랜지스터 Trs의 임계값이 상승한 만큼 높게 설정하는 구성으로 했다.

실시예 4에 있어서는, 검증 동작시의 셀렉트 트랜지스터 Trs의 게이트 전압은 실시예 1과 마찬가지로 통상의 판독 동작시와 동일한 전압으로 한다.

단, 검증을 실행할 때의 센스 앰프의 감도(메모리 셀에 기억된 레벨을 판정할 때에 있어서의, 메모리 셀 트랜지스터를 흐르는 드레인 전류의 임계값 전류)를, 임계값 전압 Vth가 상승한 만큼, 높은 값으로 설정하는 것이 가능한 구성으로 한다.

즉, 셀렉트 트랜지스터 Trs의 임계값 전압이 높아져 있는 만큼, 판독 동작시와 동일한 게이트 전위를 셀렉트 트랜지스터 Trs에 부여하는 것만으로 이 셀렉트 트랜지스터 Trs를 흐르는 전류량이 억제되어 있기 때문에, 메모리 셀 트랜지스터의 임계값이 충분히 저하하기 이전에 소거 동작이 완료한 것으로 잘못 판정될 우려가 있다.

도 10은 이렇게 하여, P 웰(10)에 대하여 부 바이어스를 인가하여 검증 동작을 실행한 경우에도, 셀렉트 트랜지스터 Trs의 임계값 전압의 변화에 대응하는 것이 가능한 실시예 4의 비휘발성 반도체 기억 장치의 구성을 나타내는 개략 블럭도이다. 검증 동작시에는 CPU(20)에 의해 제어되고, 센스 감도 변경 회로(212)에 의해 센스 앰프(210)의 감도가 변경된다.

도 11은 도 10에 나타낸 센스 앰프(210) 및 센스 감도 변경 회로(212)의 구성의 일례를 설명하기 위한 회로도이다.

도 11을 참조하면, 센스 앰프(210) 및 센스 감도 변경 회로(212)는 전원 전위 Vcc와 접지 전위 GND 사이에 직렬로 접속되는 P 채널 MOS 트랜지스터 P11, N 채널 MOS 트랜지스터 N11 및 N13을 포함한다. 트랜지스터 P11의 게이트는 프리 차지 신호 PRE를 수신한다.

트랜지스터 N11과 병렬로, 게이트에 접지 전위를 받는 P 채널 MOS 트랜지스터 P12가 마련되고, 트랜지스터 N13과 병렬로, 게이트에 프리 차지 신호 PRE를받는 N 채널 MOS 트랜지스터 P13이 마련된다.

센스 앰프(210) 및 센스 감도 변경 회로(212)는 또한, 전원 전위 Vcc와 메인 비트선 MBL 사이에 직렬에 마련되는 N 채널 MOS 트랜지스터 N14, N15 및 N16을 포함한다.

전원 전위 Vcc와 결합하는 트랜지스터 N14의 소스와 트랜지스터 N11의 게이트가 접속되고, 내부 노드 NBL과 결합하는 트랜지스터 N14의 드레인과 트랜지스터 N13의 게이트가 접속된다.

트랜지스터 N15 및 N16은 대응하는 Y 게이트부에 포함되고, 게이트에 Y 디코더(200)로부터의 신호 YGL1 및 YGL2를 각각 수신한다.

센스 앰프(210) 및 센스 감도 변경 회로(212)는 또한, 전원 전위 Vcc와 내부 노드 NBL 사이에 직렬에 접속되는 P 채널 MOS 트랜지스터 P13, P14, P15, P16 및 N 채널 MOS 트랜지스터 N18을 포함한다. 트랜지스터 P13, P14, P15의 게이트는 통상의 판독 동작시에는 활성 상태("L" 레벨)로 되는 신호/CH를 수신한다. 트랜지스터 P16의 게이트는 센스 동작의 활성화를 지시하기 위해서 활성 상태(L" 레벨) 로 되는 신호/SE를 수신한다.

센스 앰프(210) 및 센스 감도 변경 회로(212)는 또한, 전원 전위 Vcc와 트랜지스터 P15와 P16의 접속 노드 사이에 직렬로 접속되는 P 채널 MOS 트랜지스터 P 17 및 P18을 포함한다. 트랜지스터 P17의 게이트는 통상의 판독 동작시에는 비 활성 상태("H" 레벨)로 되고, 검증 동작시에는 활성 상태("L" 레벨)로 되는 신호 CH를 수신한다. 트랜지스터 P18의 게이트는 접지 전위와 결합한다.

따라서, 통상의 판독 동작 모드에서는 도 11의 경로 PA를 통해서 전류가 공급되는데 대하여, 검증 동작시에는 경로 PB를 통해서 전류가 공급된다.

센스 앰프(210) 및 센스 감도 변경 회로(212)는 또한 전원 전위 Vcc와 접지 전위 사이에 직렬로 접속되는 P 채널 MOS 트랜지스터 P19, P 20 및 N 채널 MOS 트랜지스터 N19 및 N20을 포함한다. 트랜지스터 N19는 신호/SE를 수신하고, 트랜지스터 N19의 게이트는 신호/SE의 반전 신호의 신호 SE를 수신한다. 트랜지스터 P20 및 N19의 게이트는 모두 트랜지스터 P16과 트랜지스터 N18의 접속 노드와 결합한다.

센스 앰프(210) 및 센스 감도 변경 회로(212)는 또한, 트랜지스터 P20 및 N19의 접속 노드와 입력 노드가 결합하는 인버터(2102)와, 인버터(2102)의 출력 노드와 입력 노드가 결합하고, 인버터(2102)의 입력 노드와 출력 노드가 결합하여 래치 회로를 구성하는 인버터(2104)와, 인버터(2102)의 출력을 수신하여, 판독 데이터 SD를 출력하는 인버터(2106)를 포함한다.

또, 트랜지스터 N17은 신호 BLD에 따라 도통 상태로 되고, 예를 들면, 소거 동작시에 고전압으로 되어 있는 비트선을 방전하기 위한 것이다.

센스 앰프(210) 및 센스 감도 변경 회로(212)가 이러한 구성을 취한 결과, 검증 동작시가 보다 많은 전류가 메모리 셀 트랜지스터를 거쳐서 흐르지 않으면, 판독 데이터 SD의 레벨이 반전하지 않게 된다.

따라서, 센스 앰프의 감도를 보다 전류값이 높은 값을 임계값으로서 레벨 판정을 하도록 설정함으로써, 셀렉트 트랜지스터 Trs의 임계값 상승분을 보상하는 것이 가능해진다.

(실시예 5)

도 12는 본 발명의 실시예 5의 비휘발성 반도체 기억 장치의 구성을 설명하기 위한 개략 블럭도이다. 실시예 5의 비휘발성 반도체 기억 장치의 구성에 있어서는, 프로그램 동작시에서, P 웰(10)에 인가되는 전위 및 셀렉트 트랜지스터 Trs의 게이트에 인가되는 전위가 실시예 1의 비휘발성 반도체 기억 장치와는 상이하다.

실시예 5의 비휘발성 반도체 기억 장치의 구성에 있어서는 우선, 셀렉트 트랜지스터 Trs의 게이트에 부여하는 전압이 통상의 판독 동작시에 셀렉트 트랜지스터 Trs의 게이트에 부여하기 때문에 판독 전압 발생 회로(110)에 의해 생성되는 전압에 대하여, 프로그램 동작 및 프로그램 검증 동작시에는, 전압 가산 회로(410)에 의해, 보다 승압된 전위가 인가되는 구성으로 되어 있다.

또한, WL 디코더(184)에는 프로그램 검증 전압 발생 회로(100)와 프로그램 전압 발생 회로(102)로부터의 전압이 스위칭 회로 SW(4)를 거쳐서, 선택적으로 인가되는 구성으로 되어 있다.

또한, 메인 비트선 MBL에는 기록 전압 발생 회로(242)로부터 기록 전압이 인가되는 구성으로 되어 있다.

프로그램 동작시에 있어서, 메모리 셀 트랜지스터의 백 게이트에 부 바이어스를 인가하면, 프로그램 효율을 향상시키는 것이 가능해진다.

실시예 5의 비휘발성 반도체 기억 장치에 있어서는, 이러한 프로그램 동작을 행하고, 또한, 프로그램 검증 동작시에서도 부 바이어스를 인가한 채로 셀렉트 트랜지스터 Trs의 게이트 전압을 전압 가산 회로(410)에 의해, 통상의 판독 동작시보다, 트랜지스터 Trs의 임계값 전압 상승분 만큼 높게 설정한다.

이와 같이 셀렉트 트랜지스터 Trs의 게이트에 인가하는 전압을 통상의 판독 동작보다 높은 값으로 설정한 상태로 프로그램 검증을 실행하는 것에 의해, 프로그램 동작시와 프로그램 검증 동작시의 쌍방에 있어서, 웰의 전위는 부 바이어스를 인가한 상태로 하는 것이 가능해진다.

따라서, 소비 전력을 저감시키고, 또한 고속인 프로그램 동작을 실행하는 것이 가능해진다.

(실시예 6)

실시예 5에 있어서는, 프로그램 검증을 실행할 때에, P 웰(10)에 부 바이어스를 인가하고, 셀렉트 트랜지스터 Trs의 임계값 전압의 상승분만큼, 셀렉트 트랜지스터 Trs의 게이트에 인가되는 전위를 높게 하여 프로그램 검증 동작을 실행하는 구성으로 했다.

도 13은 본 발명의 실시예 6의 비휘발성 반도체 기억 장치의 구성을 설명하기 위한 개략 블럭도이다.

실시예 6의 비휘발성 반도체 기억 장치에 있어서는, 프로그램 검증 동작시에 셀렉트 트랜지스터 Trs의 게이트에 인가되는 전압은, 판독 동작시와 동일한 전위로 하고 있다.

단, 실시예 4와 마찬가지로, 프로그램 검증 동작시에서는, 센스 앰프의 감도를 셀렉트 트랜지스터 Trs의 임계값 전압이 상승한 만큼, 높게 설정하는 것이 가능하도록, 센스 앰프 감도 변경 회로(212)가 CPU(20)로부터의 프로그램 신호 및 프로그램 검증 신호에 따라서, 센스 앰프(210)의 감도를 변경한다.

이러한 구성으로 하는 것으로도, 실시예 5와 마찬가지로, 프로그램의 효율을 높이면서, 소비 전력을 저감시키고, 또한 고속인 프로그램 동작을 실행하는 것이 가능해진다.

(실시예 7)

소거 동작을 실행할 때에는, 메인 비트선 MBL 및 서브 비트선 SBL에는 선택된 메모리 블럭에 대응하는 셀렉트 트랜지스터 Trs의 드레인을 거쳐서, 승압 전위 Vpp가 인가된다.

따라서, 소거 동작을 실행하기 위해서, P 웰 10.1에 승압 전위 Vpp를 인가한 후, 소거 전압을 리세트하기 위해서는 P 웰 10.1의 전위 및 N 웰(8)의 전위를, 각각 접지 전위(0V), 전원 전위 Vcc로 설정할 뿐만 아니라, 상술한 바와 같게 하여 승압 전위 Vpp에 프리 차지되어 있는 메인 비트선 MBL 및 서브 비트선 SBL의 전위 레벨을, 리세트 트랜지스터 Tres에 의해 리세트해야 한다.

도 14는 이러한 메인 비트선 MBL 및 서브 비트선 SBL을 리세트하기 위한 리세트 트랜지스터 Tres의 구성을 설명하기 위한 단면도이다.

CPU(20)는 리세트 트랜지스터의 게이트 전위의 제어 및 P 웰 10.1의 전위와 N 웰(8) 및 선택 트랜지스터 Trs의 게이트의 전위를 제어하는 P 웰 전위 제어 회로(188)의 동작을 제어한다.

이 때, CPU(20)는 이러한 소거 동작후의 전위 리세트 동작에 있어서, P 웰 10.1의 전위, N 웰(8)의 전위, 메인 비트선 MBL 및 서브 비트선 SBL의 전위를 리세트하는 순서를, P 웰의 전위 레벨을 최초에 리세트하고, 계속해서, N 웰의 전위 레벨 또는 메인 비트선 MBL 및 서브 비트선 SBL의 순서로 리세트 동작을 실행하도록 제어한다. 여기서, 전위 Vpp까지 차지된 서브 비트선 SBL을 리세트하기 위해서는 리세트 기간 동안, 선택 트랜지스터 Trs의 게이트 전위를 높은 전위로 유지하고,트랜지스터 Trs가 온(on) 상태일 필요가 있다. 이렇게 함으로써, 서브 비트선 SBL의 전위는 선택 트랜지스터 Trs를 거쳐서, 비트선 리세트 트랜지스터 Tres에 의해서 리세트하는 것이 가능해진다.

이러한 제어를 실행함으로써 어느 PN 접합에도 순 바이어스가 발생하는 일이 없다.

따라서, 순 바이어스된 PN 접합으로부터 전하가 주입됨으로써, 전위 레벨이 변동하는 일이 없기 때문에, 안정된 소거 동작을 실행하는 것이 가능해진다.

도 15는 이러한 소거 동작시의 N 웰의 전위 레벨, P 웰의 전위 레벨, 메인 비트선 MBL 및 서브 비트선 SBL의 전위 레벨의 변화를 설명하기 위한 타이밍 차트이다.

시각 t1으로부터 시각 t2의 기간에 있어서, N 웰의 전위 레벨이 항상, P 웰의 전위 및 메인 비트선 MBL 및 서브 비트선 SBL의 전위 레벨보다 높게 되도록 제어하고, N 웰의 전위 레벨을 승압 전위 Vpp로, P 웰의 전위 및 메인 비트선 MBL 및 서브 비트선 SBL의 전위 레벨을 승압 전위 Vpp로 변화시킨다.

그 후, 시각 t3으로부터의 소거 동작후의 리세트 동작에 있어서는 우선 P 웰의 전위 레벨이 0V까지 리세트 되고, 계속해서 메인 비트선 MBL 및 서브 비트선 SBL의 전위 레벨이 리세트 트랜지스터에 의해 0V로 리세트되며, 최후에 N 웰의 전위 레벨이, 전원 전위 Vcc까지 리세트 된다. 도 15에 있어서는, 일례로서, P 웰의 전위 레벨을 최초로 리세트하고, 계속해서, 메인 비트선 MBL 및 서브 비트선 SBL의 전위 레벨을 리세트하며, N 웰의 전위 레벨의 순서로 리세트 동작을 실행하도록 제어하는 경우를 나타내고 있는데, N 웰의 전위 레벨의 리세트 동작과 메인 비트선 MBL 및 서브 비트선 SBL의 리세트 동작을 실행하는 순서는 반대이더라도 좋다.

그 결과, 안정된 소거 동작 및 리세트 동작을 실행하는 것이 가능해진다.

또, 이상의 설명에서는 메모리 셀 트랜지스터는 N 채널 트랜지스터이며, P 웰내에 마련되는 것으로 했는데, 본 발명은 이러한 경우에 한정되지 않고, 메모리 셀 트랜지스터의 도전성이 역극성인 경우에도, 기판이나 웰의 도전성을 그에 따라 변경하며, 또한, 트랜지스터에 인가하는 전위의 극성을 변경함으로써 마찬가지의 효과를 얻을 수 있다.

이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니고, 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경 가능한 것은 물론이다.

따라서, 본 발명에 의하면, 메모리 셀 트랜지스터와 선택 트랜지스터와가 동일한 웰내에 형성되기 때문에, 메모리 셀 어레이의 면적을 대폭 축소할 수 있고, 칩 사이즈도 대폭 삭감하는 것이 가능하게 된다고 하는 효과를 얻을 수 있다.

Claims

반도체 기판의 주표면상에 형성되는 비휘발성 반도체 기억 장치에 있어서,

외부 전원 전위를 받고, 내부 전위를 생성하는 내부 전원 회로,

비휘발적으로 데이터를 기억시키는 것이 가능하고, 전기적으로 데이터의 기록 및 판독이 가능한 복수의 메모리 셀 트랜지스터가 행렬 형상으로 배치된 메모리 셀 어레이 ― 상기 메모리 셀 어레이는 각각, 일괄해서 소거 동작을 실행하는 단위로 되는 복수의 메모리 셀 블럭으로 분할됨 ―,

상기 메모리 셀 블럭마다 대응하여 상기 반도체 기판의 주표면에 마련되고, 상기 메모리 셀 블럭에 속하는 상기 메모리 셀 트랜지스터가 마련되는 제 1 도전형의 복수의 제 1 웰 영역,

상기 복수의 제 1 웰 영역을 전기적으로 분리하기 위한 제 2 도전형의 제 2웰 영역,

상기 메모리 셀 어레이의 열에 대응하여, 상기 복수의 메모리 셀 블럭에 공통으로 마련되는 복수의 주 비트선,

상기 메모리 셀 블럭마다 상기 메모리 셀 트랜지스터의 열에 대응하여 마련되고, 상기 메모리 셀 트랜지스터와 결합하는 복수의 부 비트선,

상기 부 비트선마다 대응하여 마련되고, 각각이 대응하는 상기 부 비트선과 상기 복수의 주 비트선중 대응하는 주 비트선을 선택적으로 접속하기 위한 복수의 선택 트랜지스터 및

상기 복수의 선택 트랜지스터중 선택된 선택 트랜지스터의 게이트에는 도통 상태로 되는 전위를, 비선택의 선택 트랜지스터의 게이트에는 차단 상태로 되는 전위를 부여하는 셀 선택 회로 ― 상기 선택 트랜지스터의 각각은, 상기 복수의 제 1 웰 영역중, 상기 대응하는 부 비트선이 결합하는 상기 메모리 셀 트랜지스터와 동일한 제 1 웰 영역에 마련됨 ― 를 비휘발성 반도체 기억 장치.
제 1 항에 있어서,

상기 내부 전원 회로는 상기 외부 전원 전위보다 높은 승압 전위를 생성하는 승압 회로를 포함하고,

상기 비휘발성 반도체 장치는,

상기 비휘발성 반도체 기억 장치의 소거 동작에 있어서, 상기 부 비트선의 전위 레벨을 선택적으로 상기 승압 전위로 하기 위한 전위 설정 회로와,

상기 복수의 제 1 웰 영역의 전위와 상기 제 2 웰 영역의 전위를 독립으로 제어하는 것이 가능한 웰 전위 제어 회로를 더 구비하며,

상기 웰 전위 제어 회로는 상기 소거 동작에 있어서, 상기 제 1 웰 영역과 상기 제 2 웰 영역에 의해 형성되는 PN 접합이 순 방향으로 바이어스 되지 않도록 제어하면서, 상기 제 2 웰 영역의 전위 및 상기 제 1 웰 영역의 전위를 선택적으로 상기 승압 전위로 하는 비휘발성 반도체 기억 장치.
제 1 항에 있어서,

상기 내부 전원 회로는,

부 전위를 생성하는 부 전압 생성 회로와,

상기 비휘발성 반도체 기억 장치의 판독 동작에 있어서, 상기 선택 트랜지스터의 게이트에 부여하는 전위를 생성하는 판독 전압 생성 회로를 포함하고,

상기 비휘발성 반도체 기억 장치는,

상기 비휘발성 반도체 기억 장치의 소거 동작에서의 검증 동작에 있어서, 상기 제 1 웰 영역의 전위 레벨을 선택적으로 상기 부 전위로 하기 위한 부 전위 설정 회로와,

상기 검증 동작에 있어서, 상기 판독 전압 생성 회로로부터의 출력 전위를, 상기 부 전위가 상기 제 1 웰 영역에 인가된 것에 의한 상기 선택 트랜지스터의 임계값 변화에 대응하여 변경한 후에, 상기 선택 트랜지스터의 게이트에 부여하는 전압 변환 회로를 더 구비한 비휘발성 반도체 기억 장치.