KR101324895B1

KR101324895B1 - 메모리

Info

Publication number: KR101324895B1
Application number: KR1020070040453A
Authority: KR
Inventors: 히데아끼 미야모또
Original assignee: 패트레넬라 캐피탈 엘티디., 엘엘씨
Priority date: 2006-04-26
Filing date: 2007-04-25
Publication date: 2013-11-04
Also published as: CN101064185B; US20090231904A1; CN102682834B; CN101064185A; KR20070105882A; JP2007294018A; US8077494B2; US20070253274A1; US7558098B2; JP4171502B2; CN102682834A

Abstract

선택되지 않은 서브어레이의 디스터브(disturb) 현상을 억제하면서, 메모리의 칩 면적의 증가를 억제하는 것이 가능한 메모리가 얻어진다. 이 메모리는, 각각의 서브비트선을 상호 접속하기 위한 제1 트랜지스터를 구비하고, 적어도 판독 동작 시에, 선택되지 않은 서브어레이의 서브비트선끼리 제1 트랜지스터를 통하여 접속하여 메모리 셀 어레이의 양단에 배치된 고정 전위에 접속한다.

메모리, 메인 비트선, 서브비트선, 트랜지스터, 메모리 셀 어레이, 강유전체 캐패시터, 고정 전위

Description

메모리{MEMORY}

도 1은, 본 발명의 제1 실시예에 따른 크로스 포인트(cross point)형의 강유전체 메모리의 전체 구성을 설명하기 위한 블록도.

도 2는, 도 1에 도시한 제1 실시예에 따른 메모리 셀 어레이의 내부 구성을 도시한 개략도.

도 3은, 본 발명의 제1 실시예에 따른 메모리 셀 어레이의 상세한 내부 구성을 도시한 회로도.

도 4는, 본 발명의 제1 실시예에 따른 선택 및 비 선택의 서브어레이를 도시한 개략도.

도 5는, 본 발명의 제1 실시예의 강유전체 메모리의 동작을 설명하기 위한 타이밍차트.

도 6은, 본 발명의 제2 실시예에 따른 크로스 포인트형의 강유전체 메모리의 전체 구성을 설명하기 위한 블록도.

도 7은, 도 6에 도시한 제2 실시예에 따른 메모리 셀 어레이의 내부 구성을 도시한 개략도.

도 8은, 본 발명의 제2 실시예에 따른 선택된 메모리 셀 어레이의 상세한 내부 구성을 도시한 회로도.

도 9는, 본 발명의 제2 실시예에 따른 선택되지 않은 메모리 셀 어레이의 상세한 내부 구성을 도시한 회로도.

도 10은, 도 8 및 도 9에서의 선택 및 비 선택의 서브어레이를 도시한 개략도.

도 11은, 본 발명의 제2 실시예에 따른 서브어레이에서의 워드선의 배치의 개략도.

도 12는, 본 발명의 제2 실시예의 강유전체 메모리의 동작을 설명하기 위한 타이밍차트.

<도면의 주요 부분에 대한 부호의 설명>

1:메모리 셀 어레이

2:센스 앰프

3:컬럼 디코더

4:로우 디코더

5:비트선 소스 드라이버

6:워드선 소스 드라이버

7:전압 생성 회로

8:컬럼 어드레스 버퍼

9:로우 어드레스 버퍼

10:라이트 앰프

[특허 문헌1] 일본 특허 공개 2004-220740호 공보

본 발명은, 메모리에 관한 것이다.

종래, 불휘발성 메모리의 일종으로서, 강유전체 캐패시터를 포함하는 메모리 셀을 구비한 강유전체 메모리가 알려져 있다. 이 강유전체 메모리에는, 메모리 셀이 1개의 트랜지스터와 1개의 강유전체 캐패시터로 이루어지는 1트랜지스터 1캐패시터형과, 메모리 셀이 강유전체 캐패시터를 가지는 1개의 트랜지스터로 이루어지는 1트랜지스터형과, 메모리 셀이 워드선과 비트선 사이에 배치된 강유전체 캐패시터만으로 이루어지는 크로스 포인트형이 있다. 이 중, 1트랜지스터형 및 크로스 포인트형의 2개에 대해서는, 1트랜지스터 1캐패시터형과 비교하여 메모리를 구성하는 소자 수가 적으므로, 1메모리 셀당 면적은 작아진다. 이 때문에, 메모리 셀 어레이 전체의 칩 면적을 삭감하는 것이 가능하다.

1트랜지스터 1캐패시터형에서는, 비트선과 캐패시터의 접속을, 트랜지스터를 통하여 제어하고 있다. 이 때문에, 비트선의 기생 용량은, 비트선의 배선 용량과 트랜지스터의 확산 용량(접합 용량)의 합으로 된다. 한편, 크로스 포인트형에서는, 비트선에 직접 캐패시터가 접속되어 있기 때문에, 비트선의 기생 용량은, 비트선의 배선 용량과 캐패시터 용량의 합으로 된다. 여기에서, 강유전체 캐패시터는 유전률이 높으므로, 동일 면적에 대해서는 트랜지스터의 확산 용량(접합 용량)보 다, 강유전체 캐패시터의 캐패시터 용량이 크다. 이 때문에, 1트랜지스터 1캐패시터형의 비트선 기생 용량보다, 크로스 포인트형의 비트 기생 용량 쪽이 커진다. 또한, 판독 동작 시에, 비트선에 출력되는 판독 전압은, 셀 용량(Cs)과, 비트선 기생 용량(Cb)의 비(Cs/Cb)로 결정되기 때문에, 이 비가 클수록, 판독 전압을 크게 취하는 것이 가능하다. 즉, 비트선 기생 용량(Cb)이 작을수록, 판독 전압을 크게 하는 것이 가능하게 된다. 상기한 바와 같이, 크로스 포인트형의 비트선 기생 용량은, 1트랜지스터 1캐패시터형의 비트선 기생 용량보다 커지므로, 크로스 포인트형에서는 판독 전압이 작아진다고 하는 문제점이 있었다.

또한, 종래의, 비트선을 메인(main) 비트선과 서브(sub) 비트선으로 분할한 비트선 계층 구조가 알려져 있다. 이러한 비트선 계층 구조를 이용하면, 비트선 기생 용량에 기여하는 캐패시터 용량은, 분할한 서브비트선에 접속되는 메모리 셀의 캐패시터 용량에 한정된다. 이에 의해, 비트선 전체의 기생 용량(Cb)의 값이 작아지므로, 판독 전압을 크게 하는 것이 가능하게 된다. 그러나, 비트선 계층 구조로 하면, 선택되지 않은 서브비트선은, 전기적으로 플로팅 상태로 되기 때문에, 서브비트선에 잡음이 전파된다고 하는 문제점이 있다. 이에 의해, 서브비트선에 전파된 잡음의 전압에 의해, 선택되지 않은 서브비트선에 연결되는 강유전체 캐패시터의 분극량이 열화하여 데이터가 소실되는, 이른바 디스터브 현상이 발생한다고 하는 문제점이 있다.

따라서, 비트선 계층 구조를 가지는 강유전체 메모리가 선택되지 않은 서브비트선에 연결되는 강유전체 캐패시터에서 발생하는 디스터브 현상을 회피하는 종 래의 방법이 특허 문헌1에 개시되어 있다. 이 특허 문헌1에 개시된 방법에서는, 비트선 계층 구조에 있어서, 각각이 서브비트선을 포함하는 2개의 로브 로크(서브어레이)마다 공통의 전위 공급선(전위 고정선)을 설치함과 함께, 각 서브비트선마다 전위 공급선과 접속하기 위한 트랜지스터를 설치하고 있다. 그리고, 선택되지 않은 로브 로크(서브어레이)에 접속된 서브비트선은, 전위 공급선(전위 고정선)에 접속하기 위한 트랜지스터를 온 상태로 함으로써 고정 전위에 접속된다. 이에 의해, 선택되지 않은 서브비트선이 플로팅 상태로 되는 것을 방지하는 것이 가능하게 된다.

그러나, 특허 문헌1에 개시된 기술에서는, 2개의 로브 로크(서브어레이)마다, 1개씩 전위 공급선(전위 고정선)을 설치할 필요가 있기 때문에, 로브 블록(서브어레이)의 수가 많아진 경우에는, 전위 공급선(전위 고정선)의 수가 증가해버린다고 하는 문제점이 있다. 이 때문에, 메모리의 칩 면적이 증가한다고 하는 문제점이 있다.

본 발명의 하나의 양태에 따른 메모리는, 복수의 서브어레이를 포함하는 메모리 셀 어레이와, 메모리 셀 어레이에 배치된 워드선과, 워드선과 교차하도록 배치된 메인 비트선과, 각각의 서브어레이에, 메인 비트선에 접속 가능하게 설치된 서브비트선과, 워드선과 서브비트선 사이에 접속된 기억부와, 각각의 서브비트선 사이에 배치되고, 각각의 서브비트선을 상호 접속하기 위한 제1 트랜지스터를 구비하고, 적어도 판독 동작 시에, 제1 트랜지스터를 통하여 선택되지 않은 서브어레이 의 서브비트선끼리 접속하여 메모리 셀 어레이의 양단에 배치된 고정 전위에 접속한다.

이하, 본 발명의 실시예를 도면에 기초하여 설명한다.

(제1 실시예)

우선, 도 1 ∼ 도 4를 참조하여, 제1 실시예에 따른 강유전체 메모리의 구성에 대하여 설명한다.

제1 실시예의 크로스 포인트형의 강유전체 메모리는, 도 1에 도시한 바와 같이, 메모리 셀 어레이(1)와, 센스 앰프(2)와, 컬럼 디코더(3)와, 로우 디코더(4)와, 비트선 소스 드라이버(5)와, 워드선 소스 드라이버(6)와, 전압 생성 회로(7)와, 컬럼 어드레스 버퍼(8)와, 로우 어드레스 버퍼(9)와, 라이트 앰프(10)와, 리드 앰프(11)와, 입력 버퍼(12)와, 출력 버퍼(13)와, 동작 제어 회로(14)를 구비하고 있다.

또한, 비트선 소스 드라이버(5) 및 워드선 소스 드라이버(6)는, 각각, 센스 앰프(2) 및 로우 디코더(4)에 접속되어 있다. 또한, 비트선 소스 드라이버(5) 및 워드선 소스 드라이버(6)에는, 전압 생성 회로(7)에서 생성되는 소정의 전위를 가지는 신호가 공급되어 있다. 또한, 컬럼 어드레스 버퍼(8) 및 로우 어드레스 버퍼(9)는, 각각, 컬럼 디코더(3) 및 로우 디코더(4)에 접속되어 있다. 또한, 라이트 앰프(10) 및 리드 앰프(11)는, 센스 앰프(2)에 접속되어 있음과 함께, 입력 버퍼(12) 및 출력 버퍼(13)는, 각각, 라이트 앰프(10) 및 리드 앰프(11)에 접속되어 있다. 또한, 동작 제어 회로(14)는, 컬럼 디코더(3), 비트선 소스 드라이버(5), 워드선 소스 드라이버(6), 컬럼 어드레스 버퍼(8), 로우 어드레스 버퍼(9), 라이트 앰프(10) 및 리드 앰프(11)에 접속되어 있다.

메모리 셀 어레이(1)는, 도 2에 도시한 바와 같이, 복수의 서브어레이로 분할되어 있다. 이 제1 실시예에서는, 메모리 셀 어레이를 6개의 서브어레이 1 ∼ 6으로 분할하고 있다. 각각의 서브어레이 1 ∼ 6에는, 복수의 워드선과 복수의 계층 비트선이 교차하도록 배치되어 있다. 계층 비트선은, 공통의 메인 비트선과, 각각의 서브어레이마다 배치된 서브비트선으로 이루어진다. 계층 비트선 중, 메인 비트선은 센스 앰프(2)를 통하여 컬럼 디코더(3)에 접속되어 있음과 함께, 워드선은, 로우 디코더(4)에 접속되어 있다.

제1 실시예에서는, 도 3에 도시한 바와 같이, 서브어레이 1 ∼ 6에는, 각각, 서브비트선 1 ∼ 6이 배치되어 있다. 서브비트선 1 ∼ 6에는, 각각, 공통의 메인 비트선과 접속하기 위한 n채널 트랜지스터(20a ∼ 20f)가 접속되어 있다. 또한, 이 n채널 트랜지스터(20a ∼ 20f)는, 본 발명의 「제3 트랜지스터」의 일례이다. 이 n채널 트랜지스터(20a ∼ 20f)의 게이트에는, 각각, 신호선(ASS1 ∼ ASS6)이 접속되어 있다. 또한, 서브어레이 1 ∼ 6에는, 각각, 복수의 워드선(WL)이 서브비트선 1 ∼ 6과 교차하도록 배치되어 있다. 서브비트선 1 ∼ 6과 워드선(WL)이 교차하는 영역에는, 강유전체 캐패시터(21)가 접속되어 있다. 이에 의해, 1개의 메모리 셀이 1개의 강유전체 캐패시터(21)에 의해 구성되는 크로스 포인트형의 강유전체 메모리가 구성되어 있다.

여기에서, 제1 실시예에서는, 각각의 서브비트선 1 ∼ 6 사이에, 각각, 각각의 서브비트선 1 ∼ 6을 상호 접속하기 위한 n채널 트랜지스터(22a ∼ 22e)가 설치되어 있다. 또한, 이 n채널 트랜지스터(22a ∼ 22e)는, 본 발명의 「제1 트랜지스터」의 일례이다. 또한, n채널 트랜지스터(22a ∼ 22e)의 게이트에는, 각각, 신호선(SB1 ∼ SB5)이 접속되어 있다. 또한, 서브어레이 1 ∼ 6에 의해 구성되는 메모리 셀 어레이(1)의 양측에는, 서브비트선 1 ∼ 6 중의 비 선택의 서브비트선 1, 2, 4 ∼ 6을 접지 전위(고정 전위)에 접속하기 위한 n채널 트랜지스터(23a 및 23b)가 배치되어 있다. 이 n채널 트랜지스터(23a 및 23b)는, 본 발명의 「제2 트랜지스터」의 일례이다. 이 n채널 트랜지스터(23a 및 23b)의 게이트에는, 신호선(SB0 및 SB6)이 각각 접속되어 있다. 또한, n채널 트랜지스터(23a)의 소스/드레인의 한쪽은, 서브비트선 1에 접속되어 있고, n채널 트랜지스터(23a)의 소스/드레인의 다른 쪽은, 접지 배선(GND 배선)(24a)에 접속되어 있다. 또한, n채널 트랜지스터(23b)의 소스/드레인의 한쪽은, 서브비트선 6에 접속되어 있고, n채널 트랜지스터(23b)의 소스/드레인의 다른 쪽은, 접지 배선(GND 배선)(24b)에 접속되어 있다.

또한, 메인 비트선에는, 센스 앰프(2) 및 프리차지부(25)가 접속되어 있다. 프리차지부(25)는, 참조 비트선과 접지 전위 사이에 접속된 n채널 트랜지스터(25a)와, 메인 비트선과 접지 전위 사이에 접속된 n채널 트랜지스터(25b)로 구성된다. n채널 트랜지스터(25a 및 25b)의 게이트에는, 신호선(PC1)이 접속되어 있다.

또한, 센스 앰프(2)는, 2개의 CMOS 인버터 회로(26 및 27)의 입출력이 상호 크로스 커플 접속함으로써 구성되어 있다. CMOS 인버터 회로(26)는, p채널 트랜지 스터(26a) 및 n채널 트랜지스터(26b)에 의해 구성되어 있음과 함께, CMOS 인버터 회로(27)는, p채널 트랜지스터(27a) 및 n채널 트랜지스터(27b)에 의해 구성되어 있다. 또한, p채널 트랜지스터(26a 및 27a)의 한쪽의 소스/드레인에는, p채널 트랜지스터(28)를 통해서, 전원 전위(Vcc)가 접속되어 있다. n채널 트랜지스터(26b 및 27b)의 한쪽의 소스/드레인은, n채널 트랜지스터(29)를 통하여 접지되어 있다. p채널 트랜지스터(28)의 게이트 및 n채널 트랜지스터(29)의 게이트에는, 신호선(/SE 및 SE)이 각각 접속되어 있다.

도 5는, 본 발명의 제1 실시예의 강유전체 메모리의 동작을 설명하기 위한 타이밍차트이다. 다음으로, 도 1 ∼ 도 5를 참조하여, 제1 실시예에 따른 강유전체 메모리의 스탠바이(stand-by) 시, 판독 동작 전 준비, 판독 동작 및 판독 데이터의 재기입에 대하여 설명한다. 또한, 이하의 동작 설명에서는, 서브어레이 1 ∼ 6 중 서브어레이 3이 선택되어 있는 것으로 한다.

(스탠바이 시)

우선, 도 5에 도시한 바와 같이, 스탠바이 시에는, 신호선(ASS1 ∼ ASS6)은, 모두 Vcc+α(α>n채널 트랜지스터(20a ∼ 20f)의 임계값 전압(Vth))의 승압 전위로 유지되어 있다. 또한, 신호선(ASS1 ∼ ASS6)에, Vcc+α의 승압 전위를 인가하는 것은, 후술하는 재기입 동작 시에 있어서의 n채널 트랜지스터(20a ∼ 20f)에 의한 임계값 전압 하락(임계값 전압(Vth)분의 전위 저하)을 방지하기 위해서이다. 이에 의해, 각 서브비트선 1 ∼ 6과 메인 비트선을 접속하는 n채널 트랜지스터(20a ∼ 20f)가 온 상태로 되므로, 각 서브비트선 1 ∼ 6과 메인 비트선이 접속된 상태로 되어 있다. 또한, 신호선(SB1 ∼ SB5)도, 모두 Vcc로 유지되어 있다. 이에 의해, 각 서브비트선 1 ∼ 6의 사이에 배치된 n채널 트랜지스터(22a ∼ 22e)가 온 상태로 되므로, 모든 서브비트선 1 ∼ 6이 접속된 상태로 되어 있다. 그리고, 신호선(PC1)과 신호선(SB0 및 SB6)이 Vcc로 유지되어 있다. 이에 의해, 프리차지부(25)의 n채널 트랜지스터(25a 및 25b)가 온 상태로 됨과 함께, 접지 배선(24a 및 24b)과 접속하기 위한 n채널 트랜지스터(23a 및 23b)도 온 상태로 되므로, 메인 비트선 및 서브비트선 1 ∼ 6이 접지 전위(OV)에 프리차지(접지)되어 있다.

(판독 동작의 전 준비)

메모리에의 액세스가 발생하면, 우선, 신호선(PC1)이 0V로 하강됨과 함께, 선택되지 않은 서브어레이 1, 2 및 4 ∼ 6의 신호선(ASS1, ASS2, ASS4 ∼ ASS6)이 Vcc로부터 0V로 하강된다. 이에 의해, 선택되지 않은 서브비트선 1, 2 및 4 ∼ 6의 n채널 트랜지스터(20a, 20b 및 20d ∼ 20f)가 오프 상태로 되므로, 선택되지 않은 서브비트선 1, 2 및 4 ∼ 6과 메인 비트선이 분리된다. 또한, 선택된 서브어레이 3의 신호선(ASS3)이 Vcc를 유지함으로써, n채널 트랜지스터(20c)는 온 상태로 유지되므로, 메인 비트선과 서브비트선 3의 접속은 유지된다. 또한, 선택된 서브비트선 3의 양단의 n채널 트랜지스터(22b 및 22c)의 신호선(SB2 및 SB3)이, 각각, Vcc로부터 0V로 하강됨으로써, 서브비트선 2와 3을 접속하는 n채널 트랜지스터(22b)와, 서브비트선 3과 4를 접속하는 n채널 트랜지스터(22c)가 오프 상태로 된다. 이에 의해, 선택된 서브비트선 3은 선택되지 않은 다른 서브비트선 1, 2, 4 ∼ 6과 전기적으로 분리된다. 이 때문에, 선택된 서브비트선 3과 메인 비트선은, OV에서 플로팅 상태로 된다. 한편, n채널 트랜지스터(22a, 22d 및 22e)의 신호선(SB1, SB4 및 SB5)은 Vcc로 유지된다. 이에 의해, 선택된 서브비트선 1 및 2는 접속된 그 상태로 됨과 함께, 선택되지 않은 서브비트선 4 ∼ 6도 접속된 그 상태로 된다. 또한, 메모리 셀 어레이의 양단에 위치하는 n채널 트랜지스터(23a 및 23b)의 신호선(SB0 및 SB6)도 Vcc로 유지된다. 이에 의해, n채널 트랜지스터(23a 및 23b)가 온 상태인 채로 유지되므로, 선택되지 않은 서브비트선 1, 2, 및 4 ∼ 6은, 접지된 상태로 유지된다. 이에 의해, 선택되지 않은 서브비트선 1, 2 및 4 ∼ 6은, 0V로 고정된 상태로 유지된다.

(판독 동작)

판독 동작에서는, 우선, 선택된 서브어레이 3의 선택 워드선(WL)이 0V로부터 Vcc로 상승된다. 이에 의해, 선택된 강유전체 캐패시터(21)에 기입된 데이터(「L」데이터 또는 「H」데이터)에 대응하는 전위(판독 전압)가, 선택된 서브비트선 3에 나타나고, 다시 메인 비트선에 전달된다. 이 메인 비트선에 전달된 판독 전압이 센스 앰프(2)까지 전달되는 것을 가늠하여, 신호선(SE)이 0V로부터 Vcc로 상승됨과 함께, 신호선(/SE)이 Vcc로부터 0V로 하강된다. 이에 의해, 센스 앰프(2)의 p채널 트랜지스터(28)는 온 상태로 되므로, Vcc의 전압이 공급된다. 또한, n채널 트랜지스터(29)도 온 상태로 되므로 접지 전위(0V)가 공급된다. 이에 의해, 센스 앰프(2)는 활성화된다. 또한, 참조 비트선에는, 도시하지 않은 참조 전압 생성 회로를 이용하여 생성된 참조 전압이 공급된다. 그 결과, 센스 앰프에 의해, 메인 비트선의 전압과 참조 전압과의 차동 증폭이 행해지고, 선택된 강유전체 캐패시터 (21)로 이루어지는 메모리 셀로부터의 데이터의 판독이 행해진다.

(판독 데이터의 재기입)

그 후, 선택된 강유전체 캐패시터(21)로 이루어지는 메모리 셀에의 판독 데이터의 재기입이 행해진다. 「L」데이터를 재기입하는 경우에는, 메인 비트선의 전위를 0V로 함으로써 선택된 서브비트선 3의 전위가 0V로 됨과 함께, 워드선(WL)은 Vcc로 된다. 이에 의해, 강유전체 캐패시터(21)에는, 「L」데이터가 재기입된다. 그 후, 워드선이 Vcc로부터 0V로 하강된다. 「H」데이터를 재기입하는 경우에는, 메인 비트선의 전위를 Vcc로 함으로써 선택된 서브비트선 3의 전위가 Vcc로 됨과 함께, 워드선(WL)이 0V로 된다. 이에 의해, 강유전체 캐패시터(21)에는, 「H」데이터가 재기입된다. 또한, 메인 비트선의 전위(Vcc)를 임계값 전압 하락시키지 않고서 서브비트선 3에 전달하기 위해, n채널 트랜지스터(20c)의 게이트에는, 신호선(ASS3)을 통하여 Vcc+α(α>트랜지스터(20a ∼ 20f)의 임계값 전압(Vth))의 승압 전위가 인가된다. 그 후, 신호선(SE)이 Vcc로부터 0V로 하강되고, 신호선(/SE)이 0V로부터 Vcc로 상승된다. 또한, 신호선(PC1)이 0V로부터 Vcc로 상승된다. 또한, ASS1, ASS2, ASS4 ∼ ASS6, SB2 및 SB3이 Vcc로 상승된다. 이들 동작에 의해, 스탠바이 상태로 되돌아간다.

제1 실시예에서는, 상기한 바와 같이, 서브비트선 1 ∼ 6을 상호 접속하는 n채널 트랜지스터(22a ∼ 22e)를 설치함과 함께, 판독 동작 시에, n채널 트랜지스터(22a, 22d 및 22e)를 통하여 선택되지 않은 서브어레이의 서브비트선 1과 2, 및, 4 ∼ 6을 각각 접속하도록 구성함으로써, 선택되지 않은 서브비트선 1, 2 및 4 ∼ 6을 메모리 셀 어레이(1)의 양단의 접지 전위에 접속할 수 있다. 이에 의해, 선택되지 않은 서브비트선 1, 2 및 4 ∼ 6이, 플로팅 상태로 되는 것을 방지할 수 있다. 그 결과, 서브비트선에 잡음이 전파하는 것을 방지할 수 있기 때문에, 디스터브 현상을 억제할 수 있다. 또한, 접지 배선(24a 및 24b)을, 메모리 셀 어레이(1)의 양단에 배치함으로써, 서브어레이의 수가 증가한 경우에도, 고정 전위(접지 배선(24a 및 24b))의 수는 2개로 충분하므로, 복수의 서브어레이를 포함하는 메모리 셀 어레이의 칩 면적의 증가를 억제할 수 있다.

또한, 제1 실시예에서는, 상기한 바와 같이, 메모리 셀 어레이(1)의 양단에 배치되고, 접지 배선(24a 및 24b)에 접속하는 n채널 트랜지스터(23a 및 23b)를 설치함과 함께, 판독 동작 시에, n채널 트랜지스터(22a, 22d 및 22e)에 의해 접속된 선택되지 않은 서브어레이 1, 2, 4 ∼ 6의 서브비트선 1과 2, 4 ∼ 6을, n채널 트랜지스터(23a 및 23b)를 통하여 접지 배선(24a 및 24b)에 접속함으로써, 용이하게, 선택되지 않은 복수의 서브어레이의 서브비트선을 메모리 셀 어레이(1)의 양단에 접지할 수 있다.

또한, 제1 실시예에서는, 상기한 바와 같이, 판독 동작 시에, 선택된 서브어레이 3의 서브비트선 3의 양단에 위치하는 n채널 트랜지스터(22b 및 22c)를 오프 상태로 함과 함께, 선택되지 않은 서브비트선 1, 2, 4 ∼ 6 사이에 위치하는 n채널 트랜지스터(22a, 22d 및 22e)를 온 상태로 함으로써, 선택된 서브비트선 3을 선택되지 않은 서브비트선 1, 2 및 4 ∼ 6과 전기적으로 분리하면서, 선택되지 않은 서브비트선 1, 2, 4 ∼ 6을 n채널 트랜지스터(22a, 22d 및 22e)를 통하여 메모리 셀 어레이(1)의 양단의 접지 배선(24a 및 24b)에 접속할 수 있다.

(제2 실시예)

도 6 ∼ 도 11을 참조하여, 이 제2 실시예에서는, 상기 제1 실시예와 달리, 비 선택의 서브어레이를 이용하여 참조 전압을 생성하는 경우에 대하여 설명한다.

제2 실시예의 크로스 포인트형의 강유전체 메모리는, 도 6에 도시한 바와 같이, 메모리 셀 어레이(51 및 53)와, 센스 앰프(52)와, 컬럼 디코더(3)와, 로우 디코더(4)와, 비트선 소스 드라이버(5)와, 워드선 소스 드라이버(6)와, 전압 생성 회로(7)와, 컬럼 어드레스 버퍼(8)와, 로우 어드레스 버퍼(9)와, 라이트 앰프(10)와, 리드 앰프(11)와, 입력 버퍼(12)와, 출력 버퍼(13)와, 동작 제어 회로(14)를 구비하고 있다. 또한, 컬럼 디코더(3) ∼ 동작 제어 회로(14)의 구성은, 제1 실시예와 동일하다.

이 제2 실시예에서는, 도 7에 도시한 바와 같이, 메모리 셀 어레이(51 및 53)는, 각각, 6개의 서브어레이(L1 ∼ L6) 및 6개의 서브어레이(R1 ∼ R6)로 분할되어 있다. 각각의 서브어레이(L1 ∼ L6 및 R1 ∼ R6)에는, 복수의 워드선과 복수의 계층 비트선이 교차하도록 배치되어 있다. 계층 비트선은, 공통의 메인 비트선(MBL)(/MBL)과, 각각의 서브어레이(L1 ∼ L6)(R1 ∼ R6)마다 배치된 서브비트선(L1 ∼ L6)(R1 ∼ R6)으로 이루어진다. 또한, 메모리 셀 어레이(51 및 53)에는, 공통의 센스 앰프(52)와 프리차지부(65)가 접속되어 있다. 이에 의해, 좌우의 메모리 셀 어레이(51 및 53)에 의해, 센스 앰프가 공유된다. 또한, 컬럼 디코더(3) 는, 메모리 셀 어레이(51)에 인접하는 위치에 배치되어 있다.

여기에서, 제2 실시예에서는, 도 11에 도시한 바와 같이, 서브어레이(L1 ∼ L6 및 R1 ∼ R6)는, 각각, 256개의 데이터 기억용의 워드선(WL0 ∼ WL255)과, 1개의 참조 전압 생성용의 워드선(WL256)을 포함하고 있다.

또한, 제2 실시예에서는, 도 8에 도시한 바와 같이, 메모리 셀 어레이(51)의 서브어레이(L1 ∼ L6)에는, 서브비트선(L1 ∼ L6)이 각각 배치되어 있다. 서브비트선(L1 ∼ L6)에는, 공통의 메인 비트선(MBL)과 접속하기 위한 n채널 트랜지스터(60a ∼ 60f)가 각각 접속되어 있다. 또한, 이 n채널 트랜지스터(60a ∼ 60f)는, 본 발명의 「제3 트랜지스터」의 일례이다. 이 n채널 트랜지스터(60a ∼ 60f)의 게이트에는, 신호선(ASSL1 ∼ ASSL6)이 각각 접속되어 있다. 또한, 서브어레이(L1 ∼ L6)에는, 복수의 워드선(WL)이 서브비트선(L1 ∼ L6)과 교차하도록 각각 배치되어 있다. 서브비트선(L1 ∼ L6)과 워드선(WL)이 교차하는 영역에는, 강유전체 캐패시터(61)가 접속되어 있다. 이에 의해, 1개의 메모리 셀이 1개의 강유전체 캐패시터(61)에 의해 구성되는 크로스 포인트형의 강유전체 메모리가 구성되어 있다.

또한, 제2 실시예에서는, 각각의 서브비트선(L1 ∼ L6) 사이에, 각각의 서브비트선(L1 ∼ L6)을 상호 접속하기 위한 n채널 트랜지스터(62a ∼ 62e)가 각각 설치되어 있다. 또한, 이 n채널 트랜지스터(62a ∼ 62e)는, 본 발명의 「제1 트랜지스터」의 일례이다. 또한, n채널 트랜지스터(62a ∼ 62e)의 게이트에는, 신호선(SBL1 ∼ SBL5)이 각각 접속되어 있다. 또한, 서브어레이(L1 ∼ L6)에 의해 구 성되는 메모리 셀 어레이(51)의 양측에는, 서브비트선(L1 ∼ L6) 중의 비 선택의 서브비트선(L1, L2, L4 ∼ L6)을 접지 전위(고정 전위)에 접속하기 위한 n채널 트랜지스터(63a 및 63b)가 배치되어 있다. 이 n채널 트랜지스터(63a 및 63b)는, 본 발명의 「제2 트랜지스터」의 일례이다. 이 n채널 트랜지스터(63a 및 63b)의 게이트에는, 신호선(SBL0 및 SBL6)이 각각 접속되어 있다. 또한, n채널 트랜지스터(63a)의 소스/드레인의 한쪽은, 서브비트선(L1)에 접속되어 있고, n채널 트랜지스터(63a)의 소스/드레인의 다른 쪽은, 접지 배선(GND 배선)(64a)에 접속되어 있다. 또한, n채널 트랜지스터(63b)의 소스/드레인의 한쪽은, 서브비트선(L6)에 접속되어 있고, n채널 트랜지스터(63b)의 소스/드레인의 다른 쪽은, 접지 배선(GND 배선)(64b)에 접속되어 있다.

또한, 메인 비트선(MBL)에는, 센스 앰프(52) 및 프리차지부(65)가 접속되어 있다. 프리차지부(65)는, 메인 비트선(/MBL)과 접지 전위 사이에 접속된 n채널 트랜지스터(65a)와, 메인 비트선(MBL)과 접지 전위 사이에 접속된 n채널 트랜지스터(65b)로 구성된다. n채널 트랜지스터(65a 및 65b)의 게이트에는, 신호선(PC1)이 접속되어 있다.

또한, 센스 앰프(52)는, 2개의 CMOS 인버터 회로(66 및 67)의 입출력이 상호 크로스 커플(cross couple) 접속함으로써 구성되어 있다. CMOS 인버터 회로(66)는, p채널 트랜지스터(66a) 및 n채널 트랜지스터(66b)에 의해 구성되어 있음과 함께, CMOS 인버터 회로(67)는, p채널 트랜지스터(67a) 및 n채널 트랜지스터(67b)에 의해 구성되어 있다. 또한, p채널 트랜지스터(66a 및 67a)의 한쪽의 소스/드레인 에는, p채널 트랜지스터(68)를 통해서, 전원 전위(Vcc)가 접속되어 있다. n채널 트랜지스터(66b 및 67b)의 한쪽의 소스/드레인은, n채널 트랜지스터(69)를 통하여 접지되어 있다. p채널 트랜지스터(68)의 게이트 및 n채널 트랜지스터(69)의 게이트에는, 신호선(/SE 및 SE)이 각각 접속되어 있다.

또한, 제2 실시예에서는, 도 9에 도시한 바와 같이, 메모리 셀 어레이(53)의 서브어레이(R1 ∼ R6)에는, 서브비트선(R1 ∼ R6)이 각각 배치되어 있다. 서브비트선(R1 ∼ R6)에는, 공통의 메인 비트선(/MBL)과 접속하기 위한 n채널 트랜지스터(70a ∼ 70f)가 각각 접속되어 있다. 또한, 이 n채널 트랜지스터(70a ∼ 70f)는, 본 발명의 「제3 트랜지스터」의 일례이다. 이 n채널 트랜지스터(70a ∼ 70f)의 게이트에는, 신호선(ASSR1 ∼ ASSR6)이 각각 접속되어 있다. 또한, 서브어레이(R1 ∼ R6)에는, 복수의 워드선(WL)이 서브비트선(R1 ∼ R6)과 교차하도록 각각 배치되어 있다. 서브비트선(R1 ∼ R6)과 워드선(WL)이 교차하는 영역에는, 강유전체 캐패시터(71)가 접속되어 있다. 이에 의해, 1개의 메모리 셀이 1개의 강유전체 캐패시터(71)에 의해 구성되는 크로스 포인트형의 강유전체 메모리가 구성되어 있다.

또한, 제2 실시예에서는, 각각의 서브비트선(R1 ∼ R6) 사이에, 각각의 서브비트선(R1 ∼ R6)을 상호 접속하기 위한 n채널 트랜지스터(72a ∼ 72e)가 각각 설치되어 있다. 또한, 이 n채널 트랜지스터(72a ∼ 72e)는, 본 발명의 「제1 트랜지스터」의 일례이다. 또한, n채널 트랜지스터(72a ∼ 72e)의 게이트에는, 신호선(SBR1 ∼ SBR5)이 각각 접속되어 있다. 또한, 서브어레이(R1 ∼ R6)에 의해 구 성되는 메모리 셀 어레이(53)의 양측에는, 서브비트선(R1, R2, R5 및 R6)을 접지 전위(고정 전위)에 접속하기 위한 n채널 트랜지스터(73a 및 73b)가 배치되어 있다. 이 n채널 트랜지스터(73a 및 73b)는, 본 발명의 「제2 트랜지스터」의 일례이다. 이, n채널 트랜지스터(73a 및 73b)의 게이트에는, 신호선(SBR0 및 SBR6)이 각각 접속되어 있다. 또한, n채널 트랜지스터(73a)의 소스/드레인의 한쪽은, 서브비트선(R1)에 접속되어 있고, n채널 트랜지스터(73a)의 소스/드레인의 다른 쪽은, 접지 배선(GND 배선)(74a)에 접속되어 있다. 또한, n채널 트랜지스터(73b)의 소스/드레인의 한쪽은, 서브비트선(R6)에 접속되어 있고, n채널 트랜지스터(73b)의 소스/드레인의 다른 쪽은, 접지 배선(GND 배선)(74b)에 접속되어 있다.

도 12는, 본 발명의 제2 실시예의 강유전체 메모리의 동작을 설명하기 위한 타이밍차트이다. 다음으로, 도 6 ∼ 도 12를 참조하여, 제2 실시예에 따른 강유전체 메모리의 스탠바이 시, 판독 동작 전 준비, 판독 동작 및 판독 데이터의 재기입에 대하여 설명한다. 또한, 이하의 동작 설명에서는, 선택된 메모리 셀 어레이는 51이며, 메모리 셀 어레이(53)는 선택되지 않은 것으로 한다. 또한, 선택된 메모리 셀 어레이(51)의 서브어레이(L1 ∼ L6) 중 서브어레이(L3)가 선택되어 있는 것으로 하고, 선택되지 않은 메모리 셀 어레이(53)의 서브어레이(R1 ∼ R6) 중 서브어레이(R3 및 R4)가 참조 전압 생성을 위해 선택되어 있는 것으로 한다.

(스탠바이 시)

우선, 도 12에 도시한 바와 같이, 스탠바이 시에서는, 선택된 메모리 셀 어레이(51)의 신호선(ASSL1 ∼ ASSL6)은, 모두 Vcc+α(α>n채널 트랜지스터(60a ∼ 60f)의 임계값 전압(Vth))의 승압 전위로 유지되어 있다. 이에 의해, 각 서브비트선(L1 ∼ L6)과 메인 비트선(MBL)을 접속하는 n채널 트랜지스터(60a ∼ 60f)가 온 상태로 되므로, 각 서브비트선(L1 ∼ L6)과 메인 비트선(MBL)이 접속된 상태로 되어 있다. 또한, 신호선(SBL1 ∼ SBL5)도, 모두 Vcc로 유지되어 있다. 이에 의해, 각 서브비트선(L1 ∼ L6) 사이에 배치된 n채널 트랜지스터(62a ∼ 62e)가 온 상태로 되므로, 모든 서브비트선(L1 ∼ L6)이 접속된 상태로 되어 있다. 그리고, 신호선(PC1)과 신호선(SBL0 및 SBL6)이 Vcc로 유지되어 있다. 이에 의해, 프리차지부(65)의 n채널 트랜지스터(65a 및 65b)가 온 상태로 됨과 함께, 접지 배선(64a 및 64b)과 접속하기 위한 n채널 트랜지스터(63a 및 63b)도 온 상태로 되므로, 메인 비트선(MBL) 및 서브비트선(L1 ∼ L6)이 접지 전위(OV)에 프리차지(접지)되어 있다.

또한, 선택되지 않은 메모리 셀 어레이(53)의 신호선(ASSR1 ∼ ASSR6)은, 모두 Vcc+α(α>n채널 트랜지스터(70a ∼ 70f)의 임계값 전압(Vth))의 승압 전위로 유지되어 있다. 이에 의해, 각 서브비트선(R1 ∼ R6)과 메인 비트선(/MBL)을 접속하는 n채널 트랜지스터(70a ∼ 70f)가 온 상태로 되므로, 각 서브비트선(R1 ∼ R6)과 메인 비트선(/MBL)이 접속된 상태로 되어 있다. 또한, 신호선(SBR1 ∼ SBR5)도, 모두 Vcc로 유지되어 있다. 이에 의해, 각 서브비트선(R1 ∼ R6)의 사이에 배치된 n채널 트랜지스터(72a ∼ 72e)가 온 상태로 되므로, 모든 서브비트선(R1 ∼ R6)이 접속된 상태로 되어 있다. 그리고, 신호선(PC1)과 신호선(SBR0 및 SBR6)이 Vcc로 유지되어 있다. 이에 의해, 프리차지부(65)의 n채널 트랜지스터(65a 및 65b)가 온 상태로 됨과 함께, 접지 배선(74a 및 74b)과 접속하기 위한 n채널 트랜지스터(73a 및 73b)도 온 상태로 되므로, 메인 비트선(/MBL) 및 서브비트선(R1 ∼ R6)이 접지 전위(0V)에 프리차지(접지)되어 있다.

(판독 동작의 전 준비)

메모리에의 액세스가 발생하면, 우선, 신호선(PC1)이 OV로 하강됨과 함께, 선택된 메모리 셀 어레이(51)에 있어서, 선택되지 않은 서브어레이(L1, L2 및 L4 ∼ L6)의 신호선(ASSL1, ASSL2, ASSL4 ∼ ASSL6)이 Vcc로부터 0V로 하강된다. 이에 의해, 선택되지 않은 서브비트선(L1, L2 및 L4 ∼ L6)의 n채널 트랜지스터(60a, 60b 및 60d ∼ 60f)가 오프 상태로 되므로, 선택되지 않은 서브비트선(L1, L2 및 L4 ∼ L6)과 메인 비트선(MBL)이 분리된다. 또한, 선택된 메모리 셀 어레이(51)의 선택된 서브어레이 L3의 신호선(ASSL3)이 Vcc를 유지함으로써, n채널 트랜지스터(60c)는 온 상태로 유지되므로, 메인 비트선(MBL)과 서브비트선(L3)의 접속은 유지된다. 또한, 선택된 서브비트선(L3)의 양단의 n채널 트랜지스터(62b 및 62c)의 신호선(SBL2 및 SBL3)이, Vcc로부터 0V로 각각 하강됨으로써, 서브비트선(L2와 L3)을 접속하는 n채널 트랜지스터(62b)와, 서브비트선(L3과 L4)을 접속하는 n채널 트랜지스터(62c)가 오프 상태로 된다. 이에 의해, 선택된 서브비트선(L3)은, 선택되지 않은 다른 서브비트선(L1, L2, L4 ∼ L6)과 전기적으로 분리된다. 이 때문에, 선택된 서브비트선(L3)과 메인 비트선(MBL)의 전위는, 0V에서 플로팅 상태로 된다. 한편, n채널 트랜지스터(62a, 62d 및 62e)의 신호선(SBL1, SBL4 및 SBL5)은, Vcc로 유지된다. 이에 의해, 선택되지 않은 서브비트선(L1 및 L2)은 접속된 그 상태로 됨과 함께, 선택되지 않은 서브비트선(L4 ∼ L6)도 접속된 그 상태로 된다. 또한, 메모리 셀 어레이(51)의 양단에 위치하는 n채널 트랜지스터(63a 및 63b)의 신호선(SBL0 및 SBL6)도 Vcc로 유지된다. 이에 의해, n채널 트랜지스터(63a 및 63b)가 온 상태인 채로 유지되므로, 선택되지 않은 서브비트선(L1, L2, 및 L4 ∼ L6)은 접지된 상태로 유지된다. 이에 의해, 선택되지 않은 서브비트선(L1, L2 및 L4 ∼ L6)은, 0V로 고정된 상태로 유지된다.

한편, 선택되지 않은 메모리 셀 어레이(53)에 있어서, 서브어레이(R1, R2, R4 ∼ R6)의 신호선(ASSR1, ASSR2, ASSR4, ASSR5 및 ASSR6)이 Vcc로부터 0V로 하강된다. 이에 의해, 서브비트선(R1, R2 및 R4 ∼ R6)의 n채널 트랜지스터(70a, 70b 및 70d ∼ 70f)가 오프 상태로 되므로, 서브비트선(R1, R2 및 R4 ∼ R6)과 메인 비트선(/MBL)이 분리된다. 또한, 선택된 메모리 어레이(51)의 선택된 서브어레이(L3)에 대응하는 선택되지 않은 메모리 셀 어레이(53)의 서브어레이(R3)의 ASSR3이 Vcc를 유지함으로써, n채널 트랜지스터(70c)는 온 상태로 유지되므로, 메인 비트선(/MBL)과 서브비트선(R3)의 접속은 유지된다. 또한, 서브비트선(R3 및 R4)의 양단의 n채널 트랜지스터(72b 및 72d)의 신호선(SBR2 및 SBR4)이, Vcc로부터 0V로 각각 하강됨으로써, 서브비트선 R2와 R3을 접속하는 n채널 트랜지스터(72b)와, 서브비트선 R4와 R5를 접속하는 n채널 트랜지스터(72d)가 오프 상태로 된다. 이에 의해, 서브비트선(R3 및 R4)은, 상호 접속된 상태에서 다른 서브비트선(R1, R2, R5 및 R6)과 전기적으로 분리된다. 이 때문에, 서브비트선(R3 및 R4)과 메인 비트선(/MBL)은, 0V에서 플로팅 상태로 된다. 한편, n채널 트랜지스터(72a 및 72e)의 신호선(SBR1 및 SBR5)은, Vcc로 유지된다. 이에 의해, 서브비트선(R1 및 R2)은 접속된 그 상태로 됨과 함께, 서브비트선(R5 및 R6)도 접속된 그 상태로 된다. 또한, 메모리 셀 어레이의 양단에 위치하는 n채널 트랜지스터(73a 및 73b)의 신호선(SBR0 및 SBR6)도 Vcc로 유지된다. 이에 의해, n채널 트랜지스터(73a 및 73b)가 온 상태인 채로 유지되므로, 서브비트선(R1, R2, R5 및 R6)은 접지된 상태로 유지된다. 이에 의해, 서브비트선(R1, R2, R5 및 R6)은, 0V로 고정된 상태로 유지된다.

(판독 동작)

판독 동작에서는, 우선, 선택된 메모리 셀 어레이(51)에 있어서, 선택된 서브어레이(L3)의 선택 워드선(WL)이 0V로부터 Vcc로 상승된다. 이에 의해, 선택된 강유전체 캐패시터(61)에 기입된 데이터(「L」데이터 또는 「H」데이터)에 대응하는 전위(판독 전압)가, 선택된 서브비트선(L3)에 나타나고, 다시 메인 비트선(MBL)에 전달된다. 이 때, 메인 비트선(MBL)에 출력되는 강유전체 캐패시터(61)로부터의 판독 전압은, 이하의 수학식 1 및 수학식 2에 의해 표현된다.

상기 수학식 1은, 강유전체 메모리의 메모리 셀을 구성하는 강유전체 캐패시 터(61)에 「H」데이터가 기입되어 있는 경우의 판독 전압을 나타내고, 상기 수학식 2는, 강유전체 메모리의 메모리 셀을 구성하는 강유전체 캐패시터(61)에 「L」데이터가 기입되어 있는 경우의 판독 전압을 나타낸다. 상기 수학식 1 및 수학식 2에 있어서, Cs1은, 「H」데이터가 기입된 메모리 셀의 캐패시터 용량을 나타내고, Cs0은 「L」데이터가 기입된 메모리 셀의 캐패시터 용량을 나타내고, Cmb는, 메인 비트선(MBL)의 기생 용량을 나타내고, Csb는, 서브비트선(L3)의 기생 용량을 나타낸다.

한편, 선택되지 않은 메모리 셀 어레이(53)에서는, 선택된 메모리 셀 어레이(51)의 선택된 서브어레이(L3)에 대응하는 서브어레이(R3)의 참조 전압 생성용 셀에 접속되는 참조 워드선(도 11에서의 WL256)이 0V로부터 Vcc로 상승된다. 이 때, 서브비트선(R3 및 R4)은 접속된 상태이므로, 서브비트선 용량은, Csb의 2배로 된다. 여기에서, 참조 전압 생성용 셀에는, 반드시 「H」데이터가 기입되어 있는 것으로 한다. 이 때, 참조 전압 생성용 셀로부터의 판독 전압은, 이하의 수학식 3으로 표현된다.

여기서, 상기 수학식 1과 수학식 3으로부터 이하의 수학식 4가 유도된다.

여기서, Vcc와 각 용량값은 모두 플러스의 값이므로, 상기 수학식 4는 플러스의 값으로 된다. 따라서, 이하의 수학식 5가 성립된다.

또한, 상기 수학식 2와 수학식 3으로부터 이하의 수학식 6이 유도된다.

여기서, 「H」데이터가 기입된 캐패시터 용량은, 「L」데이터의 캐패시터 용량보다도 크므로, 이하의 수학식 7이 성립된다.

또한, 이하의 수학식 8이 플러스로 되도록 캐패시터 용량을 설정한다.

이에 의해, 수학식 6은 플러스의 값으로 되므로, 이하의 수학식 9가 성립된다.

즉, 상기 수학식 8이 플러스로 되도록 캐패시터 용량을 설정함으로써, 상기 수학식 5와 수학식 9로부터 이하의 수학식 10이 성립된다.

이 판독 전압(Vref)은, 참조 전압으로서 메인 비트선(/MBL)에 출력된다.

다음으로, 메인 비트선(MBL)에 전달된 강유전체 캐패시터(61)의 판독 전압이 센스 앰프(52)까지 전달되는 것을 가늠하여, 신호선(SE)이 0V로부터 Vcc로 상승됨과 함께, 신호선(/SE)이 Vcc로부터 0V로 하강된다. 이에 의해, 센스 앰프(52)의 p채널 트랜지스터(68)는 온 상태로 되므로, Vcc의 전압이 공급된다. 또한, n채널 트랜지스터(69)도 온 상태로 되므로 접지 전위(0V)가 공급된다. 이에 의해, 센스 앰프(52)는 활성화된다. 그 결과, 센스 앰프(52)에 의해, 메인 비트선(MBL)의 전위와 메인 비트선(/MBL)의 전위의 차동 증폭이 행해지고, 강유전체 캐패시터(61)로 이루어지는 메모리 셀로부터의 데이터의 판독이 행해진다. 또한, 상기한 바와 같이, 참조 전압(Vref)을, VsigO<Vref<Vsig1의 관계를 충족시키도록 설정함으로써, 확실하게, 「H」데이터의 판독 시에는 「H」데이터가 센스 앰프(52)에 의해 증폭 확정됨과 함께, 「L」데이터 판독 시에는 「L」데이터가 센스 앰프(52)에 의해 증폭 확정된다.

(판독 데이터의 재기입)

그 후, 강유전체 캐패시터(61)로 이루어지는 메모리 셀에의 판독 데이터의 재기입이 행해진다. 「L」데이터를 재기입하는 경우에는, 메인 비트선(MBL)의 전위를 OV로 함으로써 선택된 서브비트선(L3)의 전위가 0V로 됨과 함께, 워드선(WL)은 Vcc로 된다. 이에 의해, 강유전체 캐패시터(61)에는, 「L」데이터가 재기입된다. 그 후, 워드선이 Vcc로부터 0V로 하강된다. 「H」데이터를 재기입하는 경우에는, 메인 비트선(MBL)의 전위를 Vcc로 함으로써 선택된 서브비트선(L3)의 전위가 Vcc로 됨과 함께, 워드선(WL)이 0V로 된다. 이에 의해, 강유전체 캐패시터(61)에는, 「H」데이터가 재기입된다. 그 후, 신호선(SE)이 Vcc로부터 0V로 하강되고, 신호선(/SE)이 0V로부터 Vcc로 상승된다. 또한, 신호선(PC1)이 0V로부터 Vcc로 상승된다. 또한, ASSL1, ASSL2, ASSL4 ∼ ASSL6, SBL2, 및 SBL3이 Vcc로 상승된다. 또한, ASSR1, ASSR2, ASSR4 ∼ ASSR6, SBR2, 및 SBR4가 Vcc로 상승된다. 이들 동작에 의해, 스탠바이 상태로 되돌아간다.

한편, 참조 전압 생성용의 셀에의 재기입에 대해서는, 메인 비트선(/MBL)에 Vcc를 공급하는 수단(도시하지 않음)에 의해, 재기입 동작 시에는 메인 비트선(/MBL)을 Vcc로 함과 함께, 참조 워드선을 0V로 한다. 이에 의해, 참조 전압 생성용 셀에 대하여 반드시 「H」가 기입되도록 제어가 행해진다.

제2 실시예에서는, 상기한 바와 같이, 메모리 셀 어레이(51 및 53) 각각의 서브어레이에, 「H」데이터가 기억된 메모리 셀이 접속되는 참조 전압 생성용의 워드선(WL256)을 설치함과 함께, 판독 동작 시에, 선택되지 않은 메모리 셀 어레이(53)의 2개의 서브비트선(R3 및 R4)을 n채널 트랜지스터(72c)를 통하여 접속시킴으로써, 서브비트선(R3)의 「H」데이터가 기억된 참조 전압 생성용의 워드 선(WL256)으로부터 참조 전압(Vref)을, 메인 비트선(/MBL)에 공급할 수 있다. 이에 의해, 선택되지 않은 메모리 셀 어레이(53)의 2개의 서브비트선(R3 및 R4)을 이용하여 참조 전압을 생성할 수 있기 때문에, 참조 전압 생성용의 회로를 별도로 설치할 필요가 없다. 이 때문에, 메모리의 칩 면적의 증가를 보다 억제할 수 있다. 또한, 참조 전압 생성용의 서브비트선으로서, 선택된 메모리 셀 어레이(51)의 선택된 서브비트선(L3)에 대응하는 선택되지 않은 메모리 셀 어레이(53)의 서브비트선(R3)을 이용함으로써, 액세스마다 참조 전압 생성용의 서브비트선을 상이하게 할 수 있다. 이에 의해, 특정한 서브비트선만이 집중하여 참조 전압 생성용으로서 사용되는 것을 억제할 수 있으므로, 참조 전압 생성용의 서브비트선이 열화하는 것을 억제할 수 있다.

또한, 제2 실시예의 그 밖의 효과는, 상기 제1 실시예와 마찬가지이다.

또한, 금회 개시된 실시예는, 모든 점에서 예시이며 제한적인 것이 아니라고 생각되어야 한다. 본 발명의 범위는, 상기한 실시예의 설명이 아니라 특허 청구의 범위에 의해 나타내어지고, 또한 특허 청구의 범위와 균등한 의미 및 범위 내에서의 모든 변경이 포함된다.

예를 들면, 상기 실시예에서는, 6개의 서브어레이로 분할된 메모리 셀 어레이를 이용하여 구성했지만, 본 발명은 이것에 한하지 않고, 2개 이상의 복수로 분할된 메모리 셀 어레이를 이용해도 된다.

또한, 상기 실시예에서는, 메인 비트선과 서브비트선을 접속하기 위한 트랜지스터, 서브비트선끼리 접속하기 위한 트랜지스터, 및 서브비트선을 접지 배선에 접속하기 위한 트랜지스터로서, n채널 트랜지스터를 이용했지만, 본 발명은 이것에 한하지 않고, p채널 트랜지스터를 이용해도 된다.

또한, 상기 제2 실시예에서는, 참조 전압을 생성하기 위해, 선택되지 않은 메모리 셀 어레이의 서브비트선(R3 및 R4)을 사용했지만, 본 발명은 이것에 한하지 않고, 서브비트선(R2 및 R3)을 사용해도 된다.

또한, 상기 제2 실시예에서는, 참조 전압의 생성용에 2개의 서브비트선을 선택했지만, 본 발명은 이것에 한하지 않고, 3개 이상의 서브비트선을 선택해도 된다.

또한, 상기 실시예에서는, 판독 동작 시에 대하여 적용했지만, 본 발명은 이것에 한하지 않고, 기입 동작 시나, 재기입 동작 시에 대하여 적용해도 된다.

이상, 본 발명에 따르면, 선택되지 않은 서브어레이의 디스터브 현상을 억제하면서, 메모리의 칩 면적의 증가를 억제하는 것이 가능한 메모리를 제공할 수 있다.

Claims

복수의 서브어레이들을 포함하는 메모리 셀 어레이와,

상기 메모리 셀 어레이에 배치된 워드선과,

상기 워드선과 교차하도록 배치된 메인 비트선과,

각각의 서브어레이들에 배치되고, 상기 메인 비트선에 접속 가능하게 설치된 서브비트선들과,

상기 워드선과 상기 서브비트선들 사이에 접속된 기억부와,

각각의 서브비트선들 사이에 배치되어, 상기 각각의 서브비트선들을 상호 접속하기 위한 제1 트랜지스터들을 구비하여,

적어도 판독 동작 시에, 선택되지 않은 서브어레이들의 서브비트선들끼리 상기 제1 트랜지스터들을 통하여 접속하여 상기 메모리 셀 어레이의 양단에 배치된 고정 전위에 접속하는, 메모리.
제 1 항에 있어서,

상기 메모리 셀 어레이의 양단에 배치되고, 상기 선택되지 않은 서브어레이들의 서브비트선들을 고정 전위에 접속하기 위한 제2 트랜지스터들을 더 구비하여,

판독 동작 시에, 상기 제1 트랜지스터들에 의해 접속된 상기 선택되지 않은 서브어레이들의 서브비트선들을, 상기 제2 트랜지스터들을 통해서, 상기 고정 전위에 접속하는, 메모리.
제 2 항에 있어서,

상기 복수의 서브어레이들 중, 선택된 서브어레이의 서브비트선과 상기 제2 트랜지스터들 중 어느 하나 사이에 배치된 상기 선택되지 않은 서브어레이들의 서브비트선들은, 상기 제2 트랜지스터들 중 어느 하나를 통하여 상기 고정 전위에 접속됨과 함께, 상기 선택된 서브어레이의 서브비트선과 상기 제2 트랜지스터들 중 다른 하나 사이에 배치된 상기 선택되지 않은 서브어레이들의 서브비트선들은, 상기 제2 트랜지스터들 중 다른 하나를 통하여 상기 고정 전위에 접속되는, 메모리.
제 1 항에 있어서,

판독 동작 시에, 선택된 상기 서브어레이의 서브비트선의 양단에 위치하는 제1 트랜지스터들을 오프 상태로 함과 함께, 상기 선택되지 않은 서브어레이들 사이에 위치하는 제1 트랜지스터들을 온 상태로 하는, 메모리.
제 1 항에 있어서,

상기 메인 비트선과 상기 서브비트선들 사이에 설치되고, 상기 메인 비트선과 상기 서브비트선들을 접속하기 위한 제3 트랜지스터들을 더 구비하는, 메모리.
제 1 항에 있어서,

상기 메모리 셀 어레이는, 참조 비트선을 더 포함하고, 상기 참조 비트선에는 참조 전압 생성 회로가 접속되어 있는, 메모리.
제 1 항에 있어서,

상기 메모리 셀 어레이는, 복수의 서브어레이들을 포함하는 제1 메모리 셀 어레이와, 복수의 서브어레이들을 포함하는 제2 메모리 셀 어레이를 포함하고,

상기 제1 메모리 셀 어레이 및 상기 제2 메모리 셀 어레이의 서브어레이들은, 제1 데이터가 기억된 메모리 셀이 접속되는 참조 전압 생성용의 워드선들을 포함하여,

상기 제1 메모리 셀 어레이 및 상기 제2 메모리 셀 어레이 중 어느 하나의 소정의 서브어레이가 선택된 경우에, 상기 제1 메모리 셀 어레이 및 상기 제2 메모리 셀 어레이 중 다른 하나의 복수의 상기 서브비트선들을 상기 제1 트랜지스터에 의해 접속함으로써, 판독 동작 시에 상기 메인 비트선의 전압과 차동 증폭을 행하기 위한 참조 전압을 생성하는, 메모리.
제 7 항에 있어서,

상기 제1 메모리 셀 어레이와, 상기 제2 메모리 셀 어레이의 사이에는, 상기 제1 메모리 셀 어레이와 상기 제2 메모리 셀 어레이에 공통인 센스 앰프가 접속되어 있는, 메모리.
제 7 항에 있어서,

상기 제1 메모리 셀 어레이와 상기 제2 메모리 셀 어레이 사이에는, 상기 제1 메모리 셀 어레이와 상기 제2 메모리 셀 어레이에 공통이고, 상기 메인 비트선 및 상기 서브비트선들을 프리차지하기 위한 프리차지부가 접속되어 있는, 메모리.
제 7 항에 있어서,

상기 제1 메모리 셀 어레이 및 상기 제2 메모리 셀 어레이 중 어느 하나의 소정의 서브어레이가 선택된 경우에, 상기 제1 메모리 셀 어레이 및 상기 제2 메모리 셀 어레이 중 다른 하나의 메인 비트선이 참조 비트선으로 되고, 상기 제1 메모리 셀 어레이 및 상기 제2 메모리 셀 어레이 중 다른 하나의 소정의 서브어레이가 선택된 경우에, 상기 제1 메모리 셀 어레이 및 상기 제2 메모리 셀 어레이 중 어느 하나의 메인 비트선이 참조 비트선으로 되는, 메모리.
제 7 항에 있어서,

상기 제1 메모리 셀 어레이 및 상기 제2 메모리 셀 어레이 중 어느 하나의 소정의 서브어레이가 선택된 경우에, 상기 참조 전압을 생성하기 위해, 상기 제1 메모리 셀 어레이 및 상기 제2 메모리 셀 어레이 중 다른 하나에 인접하는 복수의 서브어레이들이 선택되는, 메모리.
제 11 항에 있어서,

상기 선택되는 상기 제1 메모리 셀 어레이 및 상기 제2 메모리 셀 어레이 중 어느 하나의 상기 소정의 서브어레이마다, 상기 참조 전압을 생성하기 위해 선택되는 상기 제1 메모리 셀 어레이 및 상기 제2 메모리 셀 어레이 중 다른 하나에 인접하는 복수의 서브어레이들은 상이한, 메모리.
제 7 항에 있어서,

상기 참조 전압은, 상기 제1 메모리 셀 어레이 및 상기 제2 메모리 셀 어레이 중 다른 하나의 복수의 상기 서브비트선들을 전기적으로 접속함으로써, 상기 제1 데이터의 전압과, 상기 제1 데이터의 전압보다도 작은 제2 데이터의 전압 사이의 전압으로 조정되는, 메모리.
제 7 항에 있어서,

상기 참조 전압 생성용의 워드선에 접속되는 상기 메모리 셀은, 판독 데이터의 재기입 시에, 상기 제1 데이터가 기입되는, 메모리.
제 1 항에 있어서,

상기 기억부는, 강유전체 캐패시터를 포함하는, 메모리.
제 15 항에 있어서,

상기 강유전체 캐패시터는, 상기 워드선과 상기 서브비트선에 접속된 크로스 포인트형인, 메모리.