CN101064185B

CN101064185B - 存储器

Info

Publication number: CN101064185B
Application number: CN2007100966619A
Authority: CN
Inventors: 宫本英明
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2006-04-26
Filing date: 2007-04-19
Publication date: 2012-07-04
Anticipated expiration: 2027-04-19
Also published as: KR20070105882A; US8077494B2; KR101324895B1; US20070253274A1; CN102682834B; CN102682834A; JP2007294018A; JP4171502B2; US7558098B2; CN101064185A; US20090231904A1

Abstract

一种存储器，具备用于相互连接各个子位线的第一晶体管，至少在读出动作时，通过第一晶体管连接未被选择的子阵列的子位线之间，与配置在存储单元阵列的两端的固定电位连接。由此，不仅可抑制未被选择的子阵列的干扰现象，同时可以抑制存储器的芯片面积的增加。

Description

存储器

技术领域

本发明涉及一种存储器。

背景技术

以往，作为非易失性存储器的一种，公知有具备包括强电介质电容器的存储单元的强电介质存储器。这种强电介质存储器存在着下述几种类型：存储单元由一个晶体管和一个强电介质电容器构成的单晶体管单电容器型、存储单元由具有强电介质电容器的一个晶体管构成的单晶体管型、以及存储单元仅由配置于字线和位线之间的强电介质电容器构成的交差点型。其中，对于单晶体管型以及交差点型这两个种类而言，由于相比于单晶体管单电容器型二者构成存储器的元件数少，所以，单个存储单元的面积小。因此，能够削减存储单元阵列整体的芯片面积。

在单晶体管单电容器型中，通过晶体管控制字线与电容器的连接。因此，位线的寄生电容值成为位线的布线电容值和晶体管的扩散电容值(结电容值)之和。另一方面，在交差点型中，由于电容器直接与位线连接，所以，位线的寄生电容值成为位线的布线电容值与电容器电容值之和。这里，由于强电介质电容器其介电常数高，所以，相对同一面积强电介质电容器的电容器电容值比晶体管的扩散电容值(结电容)大。因此，与单晶体管单电容器型的位线寄生电容值相比，交差点型的位线寄生电容值增大。另外，由于在读出动作时，向位线输出的读出电压由单元电容值Cs和位线寄生电容值Cb之比(Cs/Cb)决定，所以，该比值越大，越能够取得大的读出电压。即，位线寄生电容值Cb越小，越能够增大读出电压。如上所述，由于交差点型的位线寄生电容值比单晶体管单电容器型的位线寄生电容值大，所以，在交差点型中存在着读出电压减小的不良情况。

另外，以往公知有一种将位线分割为主位线和子位线的位线阶层结构。如果使用这样的位线阶层结构，则有助于位线寄生电容值的电容器电容值会被限定为与分割的子位线连接的存储单元的电容器电容值。由此，由于位线整体的寄生电容值Cb的值减小，所以，能够增大读出电压。但是，如果形成位线阶层结构，则由于未被选择的子位线以电气方式成为浮置状态，所以，存在着噪声在子位线中传播的不良情况。由此，基于在子位线中传播的噪声的电压，会产生下述的不良情况：与未被选择的子位线连接的强电介质电容器的分极量劣化，产生数据消失的所谓干扰现象。

鉴于此，以往提出了一种避免在与具有位线阶层结构的强电介质存储器的未被选择的子位线连接的强电介质电容器中产生的干扰现象的方法。该方法中，在位线阶层结构中，按每一个分别包括子位线的两个行区域(子阵列)设置公共的电位供给线(电位固定线)，并且按各个子位线设置用于与电位供给线连接的晶体管。而且，与未被选择的行区域(子阵列)连接的子位线，通过使与电位供给线(电位固定线)连接用的晶体管处于导通状态，而与固定电位连接。由此，可以防止未被选择的子位线成为浮置状态。

但是，在上述现有技术中，由于需要按每两个行区域(子阵列)逐一设置电位供给线(电位固定线)，所以，在行区域(子阵列)的数量增多的情况下，存在着电位供给线(电位固定线)的数量增加的不良情况。因此，存在着存储器的芯片面积增加的问题。

发明内容

本发明的存储器，具备：包括多个子阵列的存储单元阵列；配置于存储单元阵列的字线；被配置成与字线交叉的主位线；可与主位线连接地设置于各个子阵列的子位线；连接在字线与子位线之间的存储部；和配置在各个子位线之间，用于相互连接各个子位线的第一晶体管；在读出动作时，将位于被选择的所述子阵列的子位线两端的所述第一晶体管设为截止状态，将位于未被选择的所述子阵列之间的所述第一晶体管设为导通状态，至少在读出动作时，经由第一晶体管将未被选择的子阵列的子位线彼此连接，并使未被选择的所述子阵列的子位线与配置在存储单元阵列的两端的固定电位连接。

附图说明

图1是用于说明本发明第一实施方式的交差点型强电介质存储器的整体构成的框图。

图2是表示图1所示的第一实施方式的存储单元阵列的内部构成的概略图。

图3是表示本发明第一实施方式的存储单元阵列的详细内部构成的电路图。

图4是表示本发明第一实施方式的选择及非选择的子阵列的概略图。

图5是用于说明本发明第一实施方式的强电介质存储器的动作的时序图。

图6是用于说明本发明第二实施方式的交差点型强电介质存储器的整体构成的框图。

图7是表示图6所示的第二实施方式的存储单元阵列的内部构成的概略图。

图8是表示本发明第二实施方式的被选择的存储单元阵列的详细内部构成的电路图。

图9是表示本发明第二实施方式的未被选择的存储单元阵列的详细内部构成的电路图。

图10是表示图8及图9中的选择及非选择子阵列的概略图。

图11是本发明第二实施方式所涉及的子阵列中的字线配置的概略图。

图12是用于说明本发明第二实施方式的强电介质存储器的动作的时序图。

具体实施方式

(第一实施方式)

首先，参照图1～图4，对第一实施方式所涉及的强电介质存储器的构成进行说明。

第一实施方式的交差点型强电介质存储器如图1所示，具备：存储单元阵列1、读出放大器2、列解码器3、行解码器4、位线源极驱动器5、字线源极驱动器6、电压生成电路7、列地址缓冲器8、行地址缓冲器9、写放大器10、读放大器11、输入缓冲器12、输出缓冲器13以及动作控制电路14。

而且，位线源极驱动器5以及字线源极驱动器6分别与读出放大器2 以及行解码器4连接。并且，位线源极驱动器5以及字线源极驱动器6被供给由电压生成电路7生成的具有规定电位的信号。另外，列地址缓冲器8以及行地址缓冲器9分别与列解码器3以及行解码器4连接。而且，写放大器10以及读放大器11与读出放大器2连接，并且，输入缓冲器12以及输出缓冲器13分别与写放大器10以及读放大器11连接。此外，动作控制电路14与列解码器3、位线源极驱动器5、字线源极驱动器6、列地址缓冲器8、行地址缓冲器9、写放大器10以及读放大器11连接。

如图2所示，存储单元阵列1被分割为多个子阵列。在该第一实施方式中，将存储单元阵列分割为六个子阵列1～6。在各个子阵列1～6中，多根字线和多根阶层位线按照交叉的方式被配置。阶层位线由公共的主位线和按各个子阵列配置的子位线构成。在阶层位线中，主位线通过读出放大器2与列解码器3连接，并且，字线与行解码器4连接。

在第一实施方式中如图3所示，子阵列1～6中分别配置有子位线1～6。子位线1～6分别与用于连接公共主位线的n沟道晶体管20a～20f连接。其中，该n沟道晶体管20a～20f是本发明的第三晶体管的一个例子。该n沟道晶体管20a～20f的栅极分别与信号线ASS1～ASS6连接。而且，在子阵列1～6中，多根字线WL分别被配置成与子位线1～6交叉。强电介质电容器21与子位线1～6和字线WL交叉的区域连接。由此，构成了一个存储单元由一个强电介质电容器21构成的交差点型强电介质存储器。

这里，第一实施方式中，在各个子位线1～6之间分别设置有用于相互连接各个子位线1～6的n沟道晶体管22a～22e。其中，这些n沟道晶体管22a～22e是本发明的“第一晶体管”的一个例子。而且，n沟道晶体管22a～22e的栅极分别连接有信号线SB1～SB5。并且，在由子阵列1～6构成的存储单元阵列1的两侧，配置有用于将子位线1～6中的非选择子位线1、2、4～6与接地电位(固定电位)连接的n沟道晶体管23a及23b。该n沟道晶体管23a及23b是本发明的“第二晶体管”的一个例子。该n沟道晶体管23a及23b的栅极分别与信号线SB0及SB6连接。并且，n沟道晶体管23a的源极/漏极的一方与子位线1连接，n沟道晶体管23a的源极/漏极的另一方与接地布线(GND布线)24a连接。另外，n沟道晶体管23b的源极/漏极的一方与子位线6连接，n沟道晶体管23b的源极/漏极的另一方与接地布线(GND布线)24b连接。

而且，主位线与读出放大器2及预充电部25连接。预充电部25由连接在参照位线与接地电位之间的n沟道晶体管25a、连接在主位线与接地电位之间的n沟道晶体管25b构成。N沟道晶体管25a及25b的栅极与信号线PC1连接。

并且，读出放大器2通过两个CMOS反相器电路26和27的输入输出相互交叉耦合连接而构成。CMOS反相器电路26由p沟道晶体管26a以及n沟道晶体管26b构成，且CMOS反相器电路27由p沟道晶体管27a以及n沟道晶体管27b构成。而且，p沟道晶体管26a以及27a一方的源极/漏极通过p沟道晶体管28与电源电位(Vcc)连接。n沟道晶体管26b以及27b一方的源极/漏极通过n沟道晶体管29被接地。p沟道晶体管28的栅极以及n沟道晶体管29的栅极分别与信号线/SE以及SE连接。

图5是用于说明本发明第一实施方式的强电介质存储器的动作的时序图。接着，参照图1～图5，对第一实施方式所涉及的强电介质存储器的待机(stand by)时、读出动作的前序准备、读出动作以及读出数据的重写动作进行说明。另外，在以下的动作说明中，选择了子阵列1～6中的子阵列3。

(待机时)

首先如图5所示，在待机时，信号线ASS1～ASS6都被保持在Vcc+α(α＞n沟道晶体管20a～20f的阈值电压Vth)的升压电位。其中，对信号线ASS1～ASS6施加Vcc+α的升压电位是为了防止后述的重写动作时n沟道晶体管20a～20f的阈值电压降低(降低阈值电压Vth量的电位)。由此，由于连接各子位线1～6和主位线的n沟道晶体管20a～20f成为导通状态，所以，处于各子位线1～6和主位线被连接的状态。而且，信号线SB1～SB5也全都被保持为Vcc。由此，由于在各子位线1～6之间配置的n沟道晶体管22a～22e成为导通状态，所以，所有的子位线1～6处于连接的状态。并且，信号线PC1、信号线SB0及SB6被保持为Vcc。由此，由于预充电部25的n沟道晶体管25a及25b成为导通状态，且用于连接接地布线24a及24b的n沟道晶体管23a及23b也成为导通状态，所以，主位线及子位线1～6被预充电(接地)为接地电位(0V)。

(读出动作的前序准备)

当产生了向存储器的访问时，首先信号线PC1下降为0V，并且，未被选择的子阵列1、2及4～6的信号线ASS1、ASS2、ASS4～ASS6从Vcc下降为0V。由此，由于未被选择的子位线1、2及4～6的n沟道晶体管20a、20b及20d～20f成为截止状态，所以，未被选择的子位线1、2及4～6与主位线断开。另外，由于通过被选择的子阵列3的信号线ASS3保持Vcc，使得n沟道晶体管20c以导通状态被保持，所以，保持着主位线与子位线3的连接。而且，通过被选择的子位线3两端的n沟道晶体管22b及22c的信号线SB2及SB3分别从Vcc下降为0V，使得连接子位线2和3的n沟道晶体管22b、连接子位线3和4的n沟道晶体管22c成为截止状态。由此，被选择的子位线3与未被选择的其他子位线1、2、4～6电分离。因此，被选择的子位线3和主位线以0V成为浮置状态。另一方面，n沟道晶体管22a、22d及22e的信号线SB1、SB4及SB5被保持为Vcc。由此，未被选择的子位线1及2成为连接的状态，且未被选择的子位线4～6也成为连接的状态。另外，位于存储单元阵列的两端的n沟道晶体管23a及23b的信号线SB0及SB6也被保持为Vcc。由此，由于n沟道晶体管23a及23b被保持导通状态，所以，未被选择的子位线1、2及4～6被保持为接地的状态。由此，未被选择的子位线1、2及4～6被保持固定为0V的状态。

(读出动作)

在读出动作中，首先，被选择的子阵列3的选择字线WL从0V上升为Vcc。由此，与被写入到所选择的强电介质电容器21的数据(“L”数据或“H”数据)对应的电位(读出电压)，出现于被选择的子位线3，进而被传递到主位线。估计传达至该主位线的读出电压传达到读出放大器2为止的时间，信号线SE从0V上升为Vcc，且信号线/SE从Vcc下降为0V。由此，由于读出放大器2的p沟道晶体管28成为导通状态，所以，被供给Vcc的电压。而且，由于n沟道晶体管29也成为导通状态，所以被供给接地电位(0v)。由此，读出放大器2被激活。另外，对参照位线供给利用未图示的参照电位生成电路生成的参照电压。结果，通过读出放大器进行主位线的电压与参照电压的差动放大，由此进行由被选择的强电介质电容器21组成的存储单元的数据的读出。

(读出数据的重写)

然后，进行读出数据向由被选择的强电介质电容器21构成的存储单元的重写。在重写“L”数据的情况下，通过将主位线的电位设为0V而被选择的子位线3的电位被设为0V，且字线WL被设为Vcc。由此，“L”数据被重写入强电介质电容器21。之后，字线从Vcc下降为0V。在重写“H”数据的情况下，通过将主位线的电位设为Vcc而被选择的子位线3的电位被设为Vcc，且字线WL被设为0V。由此，“H”数据被重写入强电介质电容器21。另外，为了使主位线的电位Vcc不降低阈值电压地传递到子位线3，通过信号线ASS3对n沟道晶体管20c的栅极施加Vcc+α(α＞晶体管20啊～20f的阈值电压Vth)的升压电位。然后，信号线SE从Vcc下降为0V，信号线/SE从0V上升为Vcc。而且，信号线PC1从0V上升为Vcc。并且，ASS1、ASS2、ASS4～ASS6、SB2及SB3上升为Vcc。通过这些动作，返回到待机状态。

在第一实施方式中，如上所述，通过设置相互连接子位线1～6的n沟道晶体管22a～22e，并在读出动作时通过n沟道晶体管22a、22d及22e分别连接未被选择的子阵列的子位线1和2及4～6，可以将未被选择的子位线1、2及4～6与存储单元阵列1两端的接地电位连接。由此，可以防止未被选择的子位线1、2及4～6成为浮置状态。结果，由于能够防止噪声在子位线中传播，所以，可抑制干扰现象。而且，通过将接地布线24a及24b配置在存储单元阵列1的两端，即使在子阵列的数量增加的情况下，也可以实现固定电位(接地布线24a及24b)的个数为两个即可，因此，可以抑制包括多个子阵列的存储单元阵列的芯片面积的增加。

而且，在第一实施方式中，如上所述，通过设置被配置在存储单元阵列1的两端、并与接地布线24a及24b连接的n沟道晶体管23a及23b，并且，在读出动作时经由n沟道晶体管23a及23b将通过n沟道晶体管22a、22d及22e而连接的未被选择的子阵列1、2、4～6的子位线1、2、4～6与接地布线24a及24b连接，可以容易地将未被选择的多个子阵列的子位线与存储单元阵列1的两端接地。

另外，在第一实施方式中，如上所述，通过在读出动作时使位于被选择的子阵列3的子位线3的两端的n沟道晶体管22b及22c成为截止状态，并且，使位于未被选择的子位线1、2、4～6之间的n沟道晶体管22a、22d及22e成为导通状态，可以使被选择的子位线3与未被选择的子位线1、2及4～6电分离，同时经由n沟道晶体管22a、22d及22e将未被选择的子位线1、2、4～6与存储单元阵列1的两端的接地布线24a及24b连接。

(第二实施方式)

参照图6～图11，对第二实施方式中与第一实施方式的不同点，即利用非选择子阵列生成参照电压的情况进行说明。

第二实施方式的交差点型强电介质存储器如图6所示，具备：存储单元阵列51及53、读出放大器52、列解码器3、行解码器4、位线源极驱动器5、字线源极驱动器6、电压生成电路7列地址缓冲器8、行地址缓冲器9、写放大器10、读放大器11、输入缓冲器12、输出缓冲器13以及动作控制电路14。其中，列解码器3～动作控制电路14的构成与第一实施方式相同。

在该第二实施方式中如图7所示，存储单元阵列51及53分别被分割成六个子阵列L1～L6及六个子阵列R1～R6。在各个子阵列L1～L6中，按照交叉的方式配置有多根字线和多根阶层位线。阶层位线由公共的主位线MBL(/MBL)、和按各个子阵列L1～L6(R1～R6)配置的子位线L1～L6(R1～R6)构成。而且，存储单元阵列51及53与公共的读出放大器52和预充电部65连接。由此，读出放大器被左右的存储单元阵列51及53共有。另外，列解码器3被配置在与存储单元阵列51邻接的位置。

这里，在第二实施方式中如图11所示，子阵列L1～L6及R1～R6分别包括256根数据存储用的字线WL0～WL255、和一根参照电压生成用的字线WL256。

并且，在第二实施方式中，如图8所示，存储单元阵列51的子阵列L1～L6中分别配置有子位线L1～L6。子位线L1～L6分别与用于连接公共主位线MBL的n沟道晶体管60a～60f连接。其中，该n沟道晶体管60a～60f是本发明的“第三晶体管”的一个例子。该n沟道晶体管60a～60f的栅极分别与信号线ASSL1～ASSL6连接。而且，在子阵列L1～L6中，多根字线WL分别被配置成与子位线L1～L6交叉。强电介质电容器61连接在子位线L1～L6与字线WL交叉的区域。由此，构成了一个存储单元由一个强电介质电容器61构成的交差点型强电介质存储器。

另外，第二实施方式中，在各个子位线L1～L6之间分别设置有用于相互连接各个子位线L1～L6的n沟道晶体管62a～62e。其中，该n沟道晶体管62a～62e是本发明的“第一晶体管”的一个例子。而且，n沟道晶体管62a～62e的栅极分别与信号线SBL1～SBL5连接。并且，在由子阵列L1～L6构成的存储单元阵列51的两侧，配置有用于将子位线L1～L6中的非选择子位线L1、L2、L4～L6与接地电位(固定电位)连接的n沟道晶体管63a及63b。该n沟道晶体管63a及63b是本发明的“第二晶体管”的一个例子。该n沟道晶体管63a及63b的栅极分别与信号线SBL0及SBL6连接。而且，n沟道晶体管63a的源极/漏极的一方与子位线L1连接，n沟道晶体管63a的源极/漏极的另一方与接地布线(GND布线)64a连接。此外，n沟道晶体管63b的源极/漏极的一方与子位线L6连接，n沟道晶体管63b的源极/漏极的另一方与接地布线(GND布线)64b连接。

而且，主位线MBL与读出放大器52及预充电部65连接。预充电部65由连接在主位线/MBL和接地电位之间的n沟道晶体管65a、连接在主位线MBL与接地电位之间的n沟道晶体管65b构成。n沟道晶体管65a及65b的栅极与信号线PC1连接。

并且，读出放大器52通过两个CMOS反相器电路66和67的输入输出相互交叉耦合连接而构成。CMOS反相器电路66由p沟道晶体管66a以及n沟道晶体管66b构成，且CMOS反相器电路67由p沟道晶体管67a以及n沟道晶体管67b构成。而且，p沟道晶体管66a以及67a一方的源极/漏极通过p沟道晶体管68与电源电位(Vcc)连接。n沟道晶体管66b以及67b一方的源极/漏极通过n沟道晶体管69被接地。p沟道晶体管68的栅极以及n沟道晶体管69的栅极分别与信号线/SE以及SE连接。

另外，在第二实施方式中如图9所示，在存储单元阵列53的子阵列R1～R6中分别配置有子位线R1～R6。子位线R1～R6分别与用于连接公共的主位线/MBL的n沟道晶体管70a～70f连接。其中，该n沟道晶体管70a～70f是本发明的“第三晶体管”的一个例子。该n沟道晶体管70a～ 70f的栅极分别与信号线ASSR1～ASSR6连接。而且，在子阵列R1～R6中，多根字线WL分别被配置成与子位线R1～R6交叉。强电介质电容器71连接在子位线R1～R6与字线WL交叉的区域。由此，构成了一个存储单元由一个强电介质电容器71构成的交差点型强电介质存储器。

而且，第二实施方式中，在各个子位线R1～R6之间分别设置有用于相互连接各个子位线R1～R6的n沟道晶体管72a～72e。其中，该n沟道晶体管72a～72e是本发明的“第一晶体管”的一个例子。而且，n沟道晶体管72a～72e的栅极分别与信号线SBR1～SBR5连接。并且，在由子阵列R1～R6构成的存储单元阵列53的两侧，配置有用于将子位线R1、R2、R5及R6与接地电位(固定电位)连接的n沟道晶体管73a及73b。该n沟道晶体管73a及73b是本发明的“第二晶体管”的一个例子。该n沟道晶体管73a及73b的栅极分别与信号线SBR0及SBR6连接。并且，n沟道晶体管73a的源极/漏极的一方与子位线R1连接，n沟道晶体管73a的源极/漏极的另一方与接地布线(GND布线)74a连接。另外，n沟道晶体管73b的源极/漏极的一方与子位线R6连接，n沟道晶体管73b的源极/漏极的另一方与接地布线(GND布线)74b连接。

图12是用于说明本发明第二实施方式的强电介质存储器的动作的时序图。接着，参照图6～图12，对第二实施方式所涉及的强电介质存储器的待机时、读出动作的前序准备、读出动作以及读出数据的重写动作进行说明。另外，在以下的动作说明中，被选择的存储单元阵列是51，存储单元阵列53未被选择。而且，被选择的存储单元阵列51的子阵列L1～L6中设子阵列L3被选择，未被选择的存储单元阵列53的子阵列R1～R6中设子阵列R3及R4用于参照电压生成而被选择。

(待机时)

首先如图12所示，在待机时，被选择的存储单元阵列51的信号线ASSL1～ASSL6都被保持为Vcc+α(α＞n沟道晶体管60a～60f的阈值电压Vth)的升压电位。由此，由于连接各子位线L1～L6和主位线MBL的n沟道晶体管60a～60f成为导通状态，所以，处于各子位线L1～L6和主位线MBL被连接的状态。而且，信号线SBL1～SBL5也全都被保持为Vcc。由此，由于在各子位线L1～L6之间配置的n沟道晶体管62a～62e成为导通状态，所以，所有的子位线L1～L6处于连接的状态。并且，信号线PC1、信号线SBL0及SBL6被保持为Vcc。由此，由于预充电部65的n沟道晶体管65a及65b成为导通状态，且用于连接接地布线64a及64b的n沟道晶体管63a及63b也成为导通状态，所以，主位线MBL及子位线L1～L6被预充电(接地)为接地电位(0V)。

而且，未被选择的存储单元阵列53的信号线ASSR1～ASSR6都被保持为Vcc+α(α＞n沟道晶体管70a～70f的阈值电压Vth)的升压电位。由此，由于连接各子位线R1～R6和主位线/MBL的n沟道晶体管70a～70f成为导通状态，所以，处于各子位线R1～R6和主位线/MBL被连接的状态。另外，信号线SBR1～SBR5也全都被保持为Vcc。由此，由于在各子位线R1～R6之间配置的n沟道晶体管72a～72e成为导通状态，所以，所有的子位线R1～R6处于连接的状态。并且，信号线PC1、信号线SBR0及SBR6被保持为Vcc。由此，由于预充电部65的n沟道晶体管65a及65b成为导通状态，且用于连接接地布线74a及74b的n沟道晶体管73a及73b也成为导通状态，所以，主位线/MBL及子位线R1～R6被预充电(接地)为接地电位(0V)。

(读出动作的前序准备)

当产生了向存储器的访问时，首先信号线PC1下降为0V，并且，在所选择的存储单元阵列51中，未被选择的子阵列L1、L2及L4～L6的信号线ASSL1、ASSL2、ASSL4～ASSL6从Vcc下降为0V。由此，由于未被选择的子位线L1、L2及L4～L6的n沟道晶体管60a、60b及60d～60f成为截止状态，所以，未被选择的子位线L1、L2及L4～L6与主位线MBL断开。另外，由于通过被选择的存储单元阵列51的被选择的子阵列L3的信号线ASSL3保持Vcc，使得n沟道晶体管60c以导通状态被保持，所以，保持着主位线MBL与子位线L3的连接。而且，通过被选择的子位线L3两端的n沟道晶体管62b及62c的信号线SBL2及SBL3分别从Vcc下降为0V，使得连接子位线L2和L3的n沟道晶体管62b、连接子位线L3和L4的n沟道晶体管62c成为截止状态。由此，被选择的子位线L3与未被选择的其他子位线L1、L2、L4～L6电分离。因此，被选择的子位线L3和主位线MBL以0V成为浮置状态。另一方面，n沟道晶体管62a、62d及62e的信号线 SBL1、SBL4及SBL5被保持为Vcc。由此，未被选择的子位线L1及L2成为连接的状态，且未被选择的子位线L4～L6也成为连接的状态。另外，位于存储单元阵列51的两端的n沟道晶体管63a及63b的信号线SBL0及SBL6也被保持为Vcc。由此，由于n沟道晶体管63a及63b被保持导通状态，所以，未被选择的子位线L1、L2及L4～L6被保持为接地的状态。由此，未被选择的子位线L1、L2及L4～L6被保持固定为0V的状态。

另一方面，在未被选择的存储单元阵列53中，子阵列R1、R2及R4～R6的信号线ASSR1、ASSR2、ASSR4、ASSR5及ASSR6从Vcc下降为0V。由此，由于子位线R1、R2及R4～R6的n沟道晶体管70a、70b及70d～70f成为截止状态，所以，子位线R1、R2及R4～R6与主位线/MBL断开。另外，由于通过被选择的存储单元阵列51的被选择的子阵列3所对应的未被选择的存储单元阵列53的子阵列R3的ASSR3保持Vcc，使得n沟道晶体管70c保持导通状态，所以，保持着主位线/MBL与子位线R3的连接。而且，通过子位线R3及R4两端的n沟道晶体管72b及72c的信号线SBR2及SBR4分别从Vcc下降为0V，使得连接子位线R2和R3的n沟道晶体管72b、连接子位线R4和R5的n沟道晶体管72d成为截止状态。由此，子位线R3及R4以相互连接的状态与其他子位线R1、R2、R5及R6电分离。因此，子位线R3及R4和主位线/MBL以0V成为浮置状态。另一方面，n沟道晶体管72a及72e的信号线SBR17及SBR5被保持为Vcc。由此，子位线R1及R2成为连接的状态，且子位线R5及R6也成为连接的状态。另外，位于存储单元阵列的两端的n沟道晶体管73a及73b的信号线SBR0及SBR6也被保持为Vcc。由此，由于n沟道晶体管73a及73b被保持导通状态，所以，子位线R1、R2及R5及R6被保持为接地的状态。由此，子位线R1、R2、R5及R6被保持固定为0V的状态。

(读出动作)

在读出动作中，首先，在被选择的存储单元阵列51中，所选择的子阵列L3的选择字线WL从0V上升为Vcc。由此，与被写入到所选择的强电介质电容器61的数据(“L”数据或“H”数据)对应的电位(读出电压)，出现于被选择的子位线L3，进而被传递到主位线MBL。此时，由主位线MBL输出的来在强电介质电容器61的读出电压由以下的式(1)和(2) 表示。

Vsig1＝Vcc×Cs1/(Cmb+Csb+Cs1) ·····(1)

Vsig0＝Vcc×Cs0/(Cmb+Csb+Cs0) ·····(2)

上述式(1)表示构成强电介质存储器的存储单元的强电介质电容器61被写入“H”数据时的读出电压，上述式(2)表示构成强电介质存储器的存储单元的强电介质电容器61被写入“L”数据时的读出电压。在上述式(1)和(2)中，Cs1表示写入“H”数据的存储单元的电容器电容值，Cs0表示写入“L”数据的存储器单元的电容器电容值，Cmb表示主位线MBL的寄生电容值，Csb表示子位线L3的寄生电容值。

另一方面，在未被选择的存储单元阵列53中，与被选择的存储单元阵列51的所选择的子阵列L3对应的子阵列R3的参照电压生成用单元所连接的参照字线(图11中的WL256)从0V上升为Vcc。此时，由于子位线R3及R4处于连接的状态，所以，子位线电容值成为Csb的两倍。这里，设定参照电压生成用单元必定被写入“H”数据。此时，来自参照电压生成用单元的读出电压由以下的式(3)表示。

Vref＝Vcc×Cs1/(Cmb+2Csb+Cs1) ·····(3)

这里，由上述式(1)和(3)导出以下的式(4)。

Vsig1-Vref＝Vcc×Cs1×Csb/((Cmb+Csb+Cs1)×(Cmb+2Csb+Cs1)) ·····(4)

这里，由于Vcc和各电容值全为正值，所以，上述式(4)成为正值。因此，以下的式(5)成立。

Vsig1＞Vref ·····(5)

另外，根据上述式(2)和(3)导出以下的式(6)。

Vref-Vsig0＝Vcc×(Cmb×(Cs1-Cs0)+Csb×(Cs1-2Cs0))/((Cmb+Csb+Cs1)×(Cmb+2Csb+Cs1))·····(6)

这里，由于写入“H”数据的电容器电容值大于“L”数据的电容器电容值，所以，以下的式(7)成立。

Cs1＞Cs0 ·····(7)

而且，按照以下的式(8)成为正的方式设定电容器容量。

Cs1＞2Cs0 ·····(8)

由此，由于式(6)成为正值，所以，以下的式(9)成立。

Vref＞Vsig0 ·····(9)

即，通过按照上述式(8)成为正的方式设定电容器电容值，可根据上述式(5)和式(9)成立以下的式(10)。

Vsig1＞Vref＞Vsig0 ·····(10)

该读出电压Vref作为参照电压被输出到主位线/MBL。

接着，估计传达至主位线MBL的强电介质电容器61的读出电压传达到读出放大器52为止的时间，信号线SE从0V上升为Vcc，且信号线/SE从Vcc下降为0V。由此，由于读出放大器52的p沟道晶体管68成为导通状态，所以，被供给Vcc的电压。而且，由于n沟道晶体管69也成为导通状态，所以被供给接地电位(0v)。由此，读出放大器52被激活。结果，通过读出放大器52进行主位线MBL的电压与主位线/MBL的电位的差动放大，由此进行来自强电介质电容器61构成的存储单元的数据的读出。另外，如上所述，通过按照满足Vsig0＜Vref＜Vsig1的关系的方式设定参照电压Vref，能够在“H”数据的读出时可靠地由读出放大器52放大确定“H”数据，并且，在“L”数据读出时能够由读出放大器52可靠地放大确定“L”数据。

(读出数据的重写)

然后，进行读出数据向由强电介质电容器61构成的存储单元的重写。在重写“L”数据的情况下，通过将主位线MBL的电位设为0V而被选择的子位线L3的电位被设为0V，且字线WL被设为Vcc。由此，“L”数据被重写入强电介质电容器61。之后，字线从Vcc下降为0V。在重写“H”数据的情况下，通过将主位线MBL的电位设为Vcc而被选择的子位线L3的电位被设为Vcc，且字线WL被设为0V。由此，“H”数据被重写入强电介质电容器61。之后，信号线SE从Vcc下降为0V，信号线/SE从0V上升为Vcc。而且，信号线PC1从0V上升为Vcc。并且，ASSL1、ASSL2、ASSL4～ASSL6、SBL2及SBL3上升为Vcc。另外，ASSR1、ASSR2、ASSR4～ASSR6、SBR2即SBR4上升为Vcc。通过这些动作，返回到待机状态。

另一方面，对于向参照电压生成用单元的重写而言，通过向主位线/MBL供给Vcc的机构(未图示)，在重写动作时将主位线/MBL设为Vcc，并将参照字线设为0V。由此，可以按照必定对参照用生成单元写入“H”的方式进行控制。

在第二实施方式中，如上所述，通过在存储单元阵列51及53的各个子阵列中，设置存储“H”数据的存储单元所连接的参照电压生成用字线WL256，并在读出动作时，经由n沟道晶体管72c连接未被选择的存储单元阵列53的两根子位线R3及R4，可以从子位线R3的存储“H”数据的参照电压生成用字线WL256，将参照电压Vref提供给主位线/MBL。由此，可以利用未被选择的存储单元阵列53的两根子位线R3及R4生成参照电压，所以，不需要通过其他途径设置参照电压生成用的电路。因此，可进一步抑制存储器的芯片面积的增加。而且，通过采用与被选择的存储单元阵列51的被选择的子位线L3对应的未被选择的存储单元阵列53的子位线R3，作为参照电压生成用的子位线，可以按每次访问使参照电压生成用的子位线不同。由此，可以抑制仅集中使用特定的子位线作为参照电压生成用，因此，可以抑制参照电压生成用的子位线发生劣化。

另外，第二实施方式的其他效果与上述第一实施方式相同。

此外，应该理解为此次所公开的实施方式只是举例说明，不是对本发明的限制。本发明的范围不是上述实施方式的说明，而由权利要求的范围表示，并包括在与权利要求的范围均等的范围内的所有变更。

例如，在上述实施方式中，采用了分割为六个子阵列的存储单元阵列，但本发明不限定于此，也可以使用被分割为两个以上的存储单元阵列。

而且，在上述实施方式中，作为用于连接主位线和子位线的晶体管、用于连接子位线之间的晶体管、以及用于将子位线与接地布线连接的晶体管，使用了n沟道晶体管，但本发明不限定于此，也可以使用p沟道晶体管。

并且，在上述第二实施方式中，为了生成参照电压，使用了未被选择的存储单元阵列的子位线R3及R4，但本发明不限定于此，也可以使用子位线R2及R3。

另外，在上述第二实施方式中，选择了两个子位线用作参照电压的生成，但本发明不限定于此，也可以选择三根以上的子位线。

此外，在上述实施方式中，将本发明应用于读出动作时，但本发明不限定于此，也可以适用于写入动作时、或重写动作时。

Claims

1.一种存储器，包括：

含有多个子阵列的存储单元阵列；

配置于所述存储单元阵列的字线；

被配置成与所述字线交叉的主位线；

配置于各个所述子阵列，被设置成能够与所述主位线连接的子位线；

连接在所述字线与所述子位线之间的存储部；和

配置在各个所述子位线之间，用于相互连接所述各个子位线的第一晶体管；

在读出动作时，将位于被选择的所述子阵列的子位线两端的所述第一晶体管设为截止状态，将位于未被选择的所述子阵列之间的所述第一晶体管设为导通状态，

至少在读出动作时，经由所述第一晶体管相互连接未被选择的所述子阵列的子位线，并使未被选择的所述子阵列的子位线与配置在所述存储单元阵列的两端的固定电位连接。

2.根据权利要求1所述的存储器，其特征在于，

还具备配置在所述存储单元阵列的两端、用于将所述未选择的子阵列的子位线和固定电位连接的第二晶体管，

在读出动作时，经由所述第二晶体管，将通过所述第一晶体管连接的所述未被选择的所述子阵列的子位线与所述固定电位连接。

3.根据权利要求2所述的存储器，其特征在于，

所述多个子阵列中，配置在被选择的子阵列的子位线与所述第二晶体管的一方之间的所述未被选择的子阵列的子位线，经由所述第二晶体管的一方与所述固定电位连接，并且，配置在所述被选择的子阵列的子位线与所述第二晶体管的另一方之间所述未被选择的子阵列的子位线，经由所述第二晶体管的另一方与所述固定电位连接。

4.根据权利要求1所述的存储器，其特征在于，

还具备设置在所述主位线与所述子位线之间、用于连接所述主位线和所述子位线的第三晶体管。

5.根据权利要求1所述的存储器，其特征在于，

所述存储单元阵列还包括参照位线，所述参照位线与参照电压生成电路连接。

6.根据权利要求1所述的存储器，其特征在于，

所述存储单元阵列包括：含有多个所述子阵列的第一存储单元阵列、和含有多个所述子阵列的第二存储单元阵列，

所述第一存储单元阵列及所述第二存储单元阵列的各个所述子阵列，包括与存储第一数据的存储单元连接的参照电压生成用的字线，

在所述第一存储单元阵列及所述第二存储单元阵列的任意一方的规定所述子阵列被选择时，通过利用所述第一晶体管连接所述第一存储单元阵列及所述第二存储单元阵列的另一方的多个所述子位线，生成在读出动作时用于和所述主位线的电压进行差动放大的参照电压。

7.根据权利要求6所述的存储器，其特征在于，

在所述第一存储单元阵列与所述第二存储单元阵列之间，公共的读出放大器与所述第一存储单元阵列和所述第二存储单元阵列连接。

8.根据权利要求6所述的存储器，其特征在于，

在所述第一存储单元阵列与所述第二存储单元阵列之间，连接有所述第一存储单元阵列和所述第二存储单元阵列共用的、用于对所述主位线及所述子位线进行预充电的预充电部。

9.根据权利要求6所述的存储器，其特征在于，

在所述第一存储单元阵列及所述第二存储单元阵列任意一方的规定所述子阵列被选择时，所述第一存储单元阵列及所述第二存储单元阵列另一方的主位线成为参照位线，

在所述第一存储单元阵列及所述第二存储单元阵列另一方的规定所述子阵列被选择时，所述第一存储单元阵列及所述第二存储单元阵列一方的主位线成为参照位线。

10.根据权利要求6所述的存储器，其特征在于，

在所述第一存储单元阵列及所述第二存储单元阵列任意一方的规定所述子阵列被选择时，为了生成所述参照电压，选择所述第一存储单元阵列及所述第二存储单元阵列另一方的相邻接的多个所述子阵列。

11.根据权利要求10所述的存储器，其特征在于，

按所述被选择的所述第一存储单元阵列及所述第二存储单元阵列任意一方的每个规定所述子阵列，为了生成所述参照电压而被选择的所述第一存储单元阵列及所述第二存储单元阵列另一方的相邻接的多个所述子阵列不同。

12.根据权利要求6所述的存储器，其特征在于，

所述参照电压被设定为在存储单元中存储的数据的第一数据电压与第二数据电压之间的电压，所述第二数据电压小于所述第一数据电压。

13.根据权利要求6所述的存储器，其特征在于，

与所述参照电压生成用字线连接的所述存储单元，在读出数据的重写时被写入所述第一数据。

14.根据权利要求1所述的存储器，其特征在于，

所述存储部包括强电介质电容器。

15.根据权利要求14所述的存储器，其特征在于，

所述强电介质电容器是与所述字线和所述子位线连接的交差点型。