KR100442849B1 - 동기식 반도체 메모리장치 - Google Patents

동기식 반도체 메모리장치 Download PDF

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Abstract

각각 다수의 메모리 셀들과 다수의 센스 증폭부들로써 구성되어 있는 복수의 뱅크들을 구비하고, 복수의 패드들, 복수의 전압 조정기들, 및 복수의 파워 버스 라인들로써 구성되어 있는 동기식 반도체 메모리 장치가 개시되어 있다. 복수의 패드들은 각각 복수의 전원 전압들 중에서 해당되는 전원 전압을 공급한다. 복수의 전압 조정기들은 복수의 패드들 중에서 해당되는 하나의 패드에 접속되어 있으며 각각 해당되는 하나의 패드에 인가되는 전원 전압을 입력하여 출력한다. 복수의 전원 버스 라인들은 각각, 복수의 전압 조정기들 중에서 해당되는 전압 조정기에 접속되어 있으며 복수의 뱅크들 중에서 해당되는 뱅크에 접속되어 있다. 복수의 전원 버스 라인들은 각각 복수의 뱅크들에 의해서 서로 공유되어 있지 않다. 본 발명에 의하면, 복수의 뱅크들을 구비하는 동기식 반도체 메모리 장치에 있어서 각 뱅크에 별도의 파워 버스 라인을 할당하므로써 하나의 메모리 뱅크에 의하여 파워 버스 라인에 전압 딥 현상이 일어나더라도 이로 인하여 다른 메모리 뱅크에 영향을 끼치지 못하게 된다. 그러므로 멀티 메모리 뱅크의 구조를 가지는 동기식 반도체 메모리 장치에 있어서 각 메모리 뱅크가 독립적으로 동작할 수 있기 때문에 메모리 밴드폭을 높일 수 있는 장점을 그대로 살릴 수가 있고 멀티 뱅크의 안정적인 동작을 확보할 수가 있는 효과를 가진다.

Description

동기식 반도체 메모리 장치
본 발명은 복수의 뱅크(Bank)들을 구비하는 동기식 반도체 메모리 장치에 관한 것으로서, 특히 서로 다른 뱅크의 인터리브(Interleave)에 의한 노이즈 크로스 토크(Noise Cross Talk)를 방지하는 파워 라우팅(Power Routing)을 구비하는 동기식 반도체 메모리 장치에 관한 것이다.
동기식 반도체 메모리 장치는 동작 속도를 증가시키기 위하여 뱅크 개념을 도입하고 있다. 즉 동기식 반도체 메모리 장치는 동일 칩(Chip) 상에서 복수의 메모리 뱅크들을 구비하고 각 메모리 뱅크의 동작을 독립적으로 제어한다. 그러므로 각 메모리 뱅크는 일정한 시간상의 제약을 가지는 것을 제외하면 거의 독립적으로 액티베이션(Activation)되고 프리 차지(Precharge) 된다. 따라서 메모리 뱅크 사이의 노이즈(Noise)가 상호적으로 영향을 주게되는 경우에 메모리 뱅크 인터리브 동작상의 제약을 가져오거나 소자의 리프레쉬(Refresh) 특성 열화(Degradation)를 야기시킬 우려가 있다.
도 1은 종래의 동기식 반도체 메모리 장치에 있어서 노이즈에 의하여 리프레쉬 특성의 열화현상을 설명하기 위한 구조를 나타내고 있다.
도 1을 참조하면, 종래의 동기식 반도체 메모리 장치의 구조는 메모리 서브 어레이들(100,110,120,130), 파워 버스 라인(140), 전압 조정기(150), 및 패드(160)를 구비한다.
메모리 서브 어레이들(100,110,120,130)은 도 1의 동기식 반도체 메모리 장치를 구성하고 있는 메모리 뱅크 A와 메모리 뱅크 B가 교차적으로 배열되어 있는구조를 가지고 있다.
파워 버스 라인(140)은 메모리 서브 어레이들(100,110,120,130)을 구성하고 있는 메모리 셀들에 저장되어 있는 정보를 리프레쉬 동작에 의해서 재저장(Restore)하기 위한 파워 전원을 공급하기 위한 것이다. 파워 버스 라인(140)은 메모리 서브 어레이들(100,110,120,130)에 공유되어 있다. 즉 파워 버스 라인(140)은 종래의 동기식 반도체 메모리 장치를 구성하고 있는 메모리 뱅크 A와 메모리 뱅크 B에 공유되어 있다.
전압 조정기(150)는 패드(160)로부터 인가되는 파워 전원(VCC)을 입력하여 이를 리프레쉬 동작에 적합한 소정의 레벨을 가지는 전압 값(VDDA)을 가지도록 조정하여 파워 버스 라인(140)에 인가한다.
패드(160)는 외부로부터 파워 전원(VCC)을 칩 회로에 인가하기 위한 것이다.
도 2는 메모리 서브 어레이들(100,110)의 내부 회로의 개략적인 블록도이다.
도 2를 참조하면, 메모리 서브 어레이(100)는 다수의 메모리 셀들(m1,m2, ...), 다수의 비트 라인들(BL1,BL2, ...), 다수의 워드 라인들(WL0 내지 WLn), 및 다수의 센스 증폭기들(102, ...)을 구비한다.
다수의 메모리 셀들(m1,m2, ...)은 각각 하나의 스위칭 소자와 하나의 저장 커패시터로써 구성되어 있으며 해당되는 정보를 상기 저장 커패시터에 저장되어 있는 전하의 량으로써 저장하고 있다.
다수의 비트 라인들(BL1,BL2, ...)은 각각 해당되는 메모리 셀을 구성하고 있는 스위칭 소자의 한 단자에 접속되어 있다.
다수의 워드 라인들(WL0 내지 WLn)은 각각 해당되는 메모리 셀을 구성하고 있는 스위칭 소자를 제어하기 위하여 스위칭 소자의 다른 한 단자에 접속되어 있다.
다수의 센스 증폭기들(102, ...)은 각각 다수의 비트 라인들(BL1,BL2, ...) 중에서 해당되는 두 비트 라인들 사이에 접속되어 해당되는 두 비트 라인들 사이의 전위 차이를 감지하고 이를 증폭시킨다.
메모리 서브 어레이(110)는 다수의 메모리 셀들(m3,m4, ...), 다수의 비트 라인들(BL3,BL4, ...), 다수의 워드 라인들(WL0 내지 WLn), 및 다수의 센스 증폭기들(112, ...)을 구비한다.
메모리 서브 어레이(110)를 구성하고 있는 다수의 메모리 셀들(m3,m4, ...), 다수의 비트 라인들(BL3,BL4, ...), 다수의 워드 라인들(WL0 내지 WLn), 및 다수의 센스 증폭기들(112, ...)은 각각 메모리 서브 어레이(100)를 구성하고 있는 다수의 메모리 셀들(m1,m2, ...), 다수의 비트 라인들(BL1,BL2, ...), 다수의 워드 라인들(WL0 내지 WLn), 및 다수의 센스 증폭기들(102, ...)과 동일하게 구성되어 있으므로 그 상세한 설명은 생략하기로 한다.
또한 도 1에 있어서 메모리 서브 어레이들(120,130)의 내부 회로의 개략적인 블록도는 도 2에 나타나 있는 메모리 서브 어레이들(100,110)의 내부 회로의 개략적인 블록도와 동일한 구성을 가지므로 그 상세한 설명을 생략하기로 한다.
도 2에서 알 수 있는 바와 같이 메모리 서브 어레이들(100,110)을 구성하고 있는 다수의 센스 증폭기들(102, ...,112, ...)에 인가되는 전원은 파워 버스라인(140)을 통하여 인가되어 있다.
리프레쉬 동작은 누설 전류(Leakage Current) 등에 의해서 손실된 메모리 셀들에 저장되어 있는 전하의 량을 원래 상태로 복구시키기 위한 것으로서 다음과 같은 일련의 동작 과정들을 구비한다. 즉 재저장(Restore)하고자 하는 메모리 셀에 해당되는 두 비트 라인들을 각각 소정의 해당되는 전원 레벨로 프리 차지 한 다음 해당되는 워드 라인을 인에이블시킨다. 따라서 해당되는 메모리 셀을 구성하고 있는 스위칭 소자가 턴 온 되어 해당되는 저장 커패시터에 저장되어 있는 전하가 해당되는 메모리 셀에 접속되어 있는 비트 라인과 차지 쉐어링(Charge Sharing)을 한다. 충분히 차지 쉐어링이 일어난 다음에는 해당되는 두 비트 라인들 사이에 접속되어 있는 센스 증폭기를 통하여 해당되는 두 비트 라인들 사이의 전위 차이가 감지되면 이에 따라 해당되는 메모리 셀에 저장되어 있는 정보를 원상태로 재저장(Restore)한다.
이와 같이 리프레쉬 동작은 해당되는 메모리 셀에 저장되어 있는 정보를 센싱 증폭부를 통하여 감지하는 동작을 포함한다.
도 3은 도 2에 있어서 다수의 센싱 증폭부들(102, ...) 각각의 내부회로의 개략적인 블록도를 나타내고 있다.
도 3을 참조하면, 도 2에 있어서 다수의 센싱 증폭부들(102, ...) 각각은 풀업 구동부(104), 센싱 증폭 수단(106), 풀다운 구동부(108)를 구비한다.
풀업 구동부(104)는 파워 버스 라인(140)으로부터 인가되는 전원(VDDA)을 단자(LA)에 공급한다. 풀업 구동부(104)는 일반적으로 소오스 단자가 파워 버스라인(140)에 접속되어 있고 드레인 단자가 단자(LA)에 접속되어 있으며 풀업 구동 제어 신호에 의해 게이팅되어 있는 PMOS 트랜지스터이다.
풀다운 구동부(108)는 파워 버스 라인(142)으로부터 인가되는 전원(VSS)을 단자(LAB)에 공급한다. 풀다운 구동부(108)는 일반적으로 소오스 단자가 파워 버스 라인(142)에 접속되어 있고 드레인 단자가 단자(LAB)에 접속되어 있으며 풀다운 구동 제어 신호에 의해 게이팅되어 있는 NMOS 트랜지스터이다.
센싱 증폭 수단(160)은 PMOS 센싱 증폭 수단과 NMOS 센싱 증폭 수단을 구비한다. PMOS 센싱 증폭 수단은 각각 단자(LA)에 소오스 단자가 접속되어 있고 비트 라인들(BL1,BL2) 중에서 해당되는 비트 라인에 게이트 단자가 접속되어 있는 두 개의 PMOS 트랜지스터들로써 구성되어 있다. NMOS 센싱 증폭 수단은 각각 PMOS 센싱 증폭 수단을 구성하고 있는 두 개의 PMOS 트랜지스터들 중에서 해당되는 PMOS 트랜지스터의 드레인 단자와 단자(LAB) 사이에 접속되어 있고 비트 라인들(BL1,BL2) 중에서 해당되는 비트 라인에 게이트 단자가 접속되어 있는 두 개의 NMOS 트랜지스터들로써 구성되어 있다. 센싱 증폭 수단(160)은 PMOS 센싱 증폭 수단과 NMOS 센싱 증폭 수단을 통하여 비트 라인들(BL1,BL2)의 전위 차이를 감지하여 이를 전원(VDDA)과 전원(VSS)의 레벨로 증폭시킨다.
도 1 내지 3에서 알 수 있는 바와 같이 전원(VDDA)을 공급하는 파워 버스 라인(140)은 메모리 서브 어레이들(100,110,120,130)을 구성하고 있는 센싱 증폭부들의 풀업 구동부들의 소오스 단자들에 연결되어 있다. 예를 들면, 도 3에 있어서 풀업 구동부(104)가 턴 온 되면 전원(VDDA)은 단자(LA)에 인가되어 센싱 증폭수단(106)을 동작시키게 된다. 따라서 풀업 구동부(104)는 일종의 전송 스위치(Transmission Switch)의 역할을 한다. 단자(LA)는 액티베이션(Activation)되어 있는 워드 라인에 연결된 센싱 증폭 수단(160)의 PMOS 센싱 증폭 수단을 구성하고 있는 PMOS 트랜지스터들의 소오스 단자들에 접속되어 있으므로 상당히 큰 접속 커패시턴스(Junction Capacitance) 값을 가진다. 또한 PMOS 센싱 증폭 수단이 구동되면서 단자(LA)와 비트 라인들(BL1,BL2)이 전기적으로 접속하게 되므로 풀업 구동부(104)가 턴 온 되면 전원(VDDA)의 차지(Charge)가 이동하게 되어 전원(VDDA) 단자에 전압 딥(Dip) 현상이 발생하게 된다. 이러한 전압 딥(Dip) 현상은 전원(VDDA)이 칩 외부에서 입력이 되거나 칩 내부에서 발생이 되거나에 관계하지 않고 항상 발생하게 된다. 다시 말하면, 이러한 전압 딥 현상은 전원(VDDA) 단자와 전원(VDDA)을 소모하는 지점 사이에 존재하는 저항 성분에 의해 발생하는 현상이다.
도 4는 도 1에 나타나 있는 바와 같이 파워 버스 라인이 라우팅(Routing)되어 있는 종래의 동기식 반도체 메모리 장치에 있어서 전압 딥 현상이 내부 메모리 뱅크들의 동작에 끼치는 영향을 설명하기 위한 파워 버스 라인의 레벨 변화를 나타내고 있다. 여기서 고려되고 있는 동기식 반도체 메모리 장치는 뱅크들(A,B)을 구비하고 있는 경우이다. 참조부호 VDDA는 파워 버스 라인의 레벨을 나타내고, 참조부호 CLK는 클럭 신호를 나타내고 있다. 그리고 참조부호 t1은 뱅크(B)가 액티브 상태에 있는 클럭 사이클 기간을 나타내고, 참조부호 t2는 뱅크(A)의 액티브 명령이 발생되는 시점을 나타내며, 참조부호 t3은 뱅크(B)의 프리차지 명령이 발생되는시점을 나타내고 있다.
도 4를 참조하면, 뱅크들(A,B)이 파워 버스 라인(VDDA)을 공유하고 있으므로, 뱅크(B)가 액티브되어 있는 상태에서 뱅크(A)의 액티베이션동작이 수행되면 파워 버스 라인(VDDA)에 전압 딥 현상이 발생하게 된다. 이러한 상태에서 뱅크(B)가 다시 프리 차지되고 리프레쉬 동작을 수행할 때 재저장(Restore) 레벨의 감소(Restore Level Degradation)가 있게 된다.
이와 같이 종래의 동기식 반도체 메모리 장치는 내부 메모리 뱅크들 사이에 칩 회로에 필요한 전원을 공급하기 위한 파워 버스 라인들을 공유하고 있다. 따라서 하나의 메모리 뱅크가 액티브 리스토어(Active Restore) 리프레쉬 동작을 수행하고 있는 도중에 다른 하나의 메모리 뱅크가 액티베이션되면 하나의 메모리 뱅크에 의해 발생한 전압 딥(Dip) 현상에 의한 전원의 노이즈가 이미 액티베이션되어 있는 다른 하나의 메모리 뱅크의 동작에 영향을 끼치게 된다.
따라서 본 발명의 목적은 복수의 메모리 뱅크들을 구비하는 동기식 반도체 메모리 장치에 있어서, 서로 다른 뱅크들 사이의 인터리브에 의한 노이즈 크로스 토크를 방지하여 안정적인 동작을 수행할 수 있도록 구성되어 있는 동기식 반도체 메모리 장치를 제공하는 데 있다.
도 1은 종래의 동기식 반도체 메모리 장치의 파워 버스 라인을 포함한 회로의 블록도이다.
도 2는 도 1에 있어서 서브 메모리 어레이들의 개략적인 회로도이다.
도 3은 도 2에 있어서 센싱 증폭부의 개략적인 블록도이다.
도 4는 도 1의 동작을 설명하기 위한 파워 버스 라인의 타이밍도이다.
도 5는 본 발명의 실시예에 따른 동기식 반도체 메모리 장치에 있어서 파워 버스 라인을 포함한 회로의 블록도이다.
도 6은 도 5에 있어서 서브 메모리 어레이들의 개략적인 회로도이다.
도 7은 본 발명의 다른 실시예에 따른 동기식 반도체 메모리 장치에 있어서 파워 버스 라인을 포함한 회로의 블록도이다.
< 도면의 부호에 대한 자세한 설명 >
VDDA,VSS: 전원 전압들, m1,m2,m3,m4: 메모리 셀들,
BL1,BL2,BL3,BL4: 비트 라인들, WL0 내지 WLn: 워드 라인들,
LA,LAB: 드라이버 단자들, CLK: 클럭 신호.
상기 목적을 달성하기 위하여 본 발명에 따른, 각각 다수의 메모리 셀들과 다수의 센스 증폭부들로써 구성되어 있는 복수의 뱅크들을 구비하는 동기식 반도체메모리 장치는
각각, 복수의 전원 전압들 중에서 해당되는 전원 전압을 공급하는 복수의 패드들; 상기 복수의 패드들 중에서 해당되는 하나의 패드에 접속되어 있으며 각각 상기 해당되는 하나의 패드에 인가되는 전원 전압을 입력하여 출력하는 복수의 전압 조정기들; 및 각각, 상기 복수의 전압 조정기들 중에서 해당되는 전압 조정기에 접속되어 있으며 상기 복수의 뱅크들 중에서 해당되는 뱅크에 접속되어 있는 복수의 전원 버스 라인들을 구비하고, 상기 복수의 전원 버스 라인들은 각각 상기 복수의 뱅크들에 의해서 서로 공유되어 있지 않는 것을 특징으로 한다.
이어서 첨부한 도면들을 참조하여 본 발명의 구체적인 실시예들에 대하여 자세히 설명하기로 한다.
도 5는 본 발명의 실시예에 따른 동기식 반도체 메모리 장치의 구조를 개략적으로 나타내는 블록도이다.
도 5를 참조하면, 본 발명의 실시예에 따른 동기식 반도체 메모리 장치의 구조는 메모리 서브 어레이들(200,210,220,230), 파워 버스 라인들(240,250), 전압 조정기들(260,270), 및 패드(280)를 구비한다.
메모리 서브 어레이들(200,210,220,230)은 도 5의 동기식 반도체 메모리 장치를 구성하고 있는 메모리 뱅크 A와 메모리 뱅크 B가 교차적으로 배열되어 있는 구조를 가지고 있다.
파워 버스 라인들에는 크게 전원 전압(VDD)과 접지 전압(VSS)으로 나타낼 수 있는 데 본 발명의 개념이 동일하게 적용될 수 있으므로 여기서는 전원전압(VDD)에 대해서만 고려한다. 실제로 광의의 파워 버스 라인들에는 전원 전압(VDD)과 접지 전압(VSS)뿐만 아니라 칩 내부에 공급하여야 하는 전원 전압들을 포함하는 것으로서 이들 파워들은 칩 외부로부터 공급될 수도 있고 혹은 칩 내부에서 특정 전원 발생 회로에 의하여 발생될 수도 있다.
파워 버스 라인들(240,250)은 메모리 서브 어레이들(200,210,220,230)을 구성하고 있는 메모리 셀들에 저장되어 있는 정보를 리프레쉬 동작에 의해서 재저장(Restore)하기 위한 파워 전원을 공급하기 위한 것이다. 파워 버스 라인(240)은 메모리 서브 어레이들(200,210,220,230) 중에서 메모리 뱅크 A에 속하는 메모리 서브 어레이들(200,220)에 의해 공유되어 있다. 파워 버스 라인(250)은 메모리 서브 어레이들(200,210,220,230) 중에서 메모리 뱅크 A에 속하는 메모리 서브 어레이들(210,230)에 의해 공유되어 있다. 즉 파워 버스 라인들(240,250)은 본 발명에 따른 동기식 반도체 메모리 장치를 구성하고 있는 메모리 뱅크 A와 메모리 뱅크 B에 의해서 서로 공유되어 있지 않고 각각 서로 다른 메모리 뱅크에 전원을 공급한다.
전압 조정기(260)는 패드(280)로부터 인가되는 파워 전원(VCC)을 입력하여 이를 리프레쉬 동작에 적합한 소정의 레벨을 가지는 전압 값을 가지도록 조정하여 파워 버스 라인(240)에 인가한다.
전압 조정기(270)는 패드(280)로부터 인가되는 파워 전원(VCC)을 입력하여 이를 리프레쉬 동작에 적합한 소정의 레벨을 가지는 전압 값을 가지도록 조정하여 파워 버스 라인(250)에 인가한다.
패드(280)는 외부로부터 파워 전원(VCC)을 칩 회로에 인가하기 위한 것이다.
도 6은 도 5에 있어서, 메모리 서브 어레이들(200,210)의 내부 회로의 개략적인 블록도이다.
도 6을 참조하면, 메모리 서브 어레이(200)는 다수의 메모리 셀들(m1,m2, ...), 다수의 비트 라인들(BL1,BL2, ...), 다수의 워드 라인들(WL0 내지 WLn), 및 다수의 센스 증폭기들(202, ...)을 구비한다.
다수의 메모리 셀들(m1,m2, ...)은 각각 하나의 스위칭 소자와 하나의 저장 커패시터로써 구성되어 있으며 해당되는 정보를 상기 저장 커패시터에 저장되어 있는 전하의 량으로써 저장하고 있다.
다수의 비트 라인들(BL1,BL2, ...)은 각각 해당되는 메모리 셀을 구성하고 있는 스위칭 소자의 한 단자에 접속되어 있다.
다수의 워드 라인들(WL0 내지 WLn)은 각각 해당되는 메모리 셀을 구성하고 있는 스위칭 소자를 제어하기 위하여 스위칭 소자의 다른 한 단자에 접속되어 있다.
다수의 센스 증폭기들(202, ...)은 각각 다수의 비트 라인들(BL1,BL2, ...) 중에서 해당되는 두 비트 라인들 사이에 접속되어 해당되는 두 비트 라인들 사이의 전위 차이를 감지하고 이를 증폭시킨다. 다수의 센스 증폭기들(202, ...)은 파워 버스 라인(240)에 접속되어 있다.
메모리 서브 어레이(210)는 다수의 메모리 셀들(m3,m4, ...), 다수의 비트 라인들(BL3,BL4, ...), 다수의 워드 라인들(WL0 내지 WLn), 및 다수의 센스 증폭기들(212, ...)을 구비한다.
메모리 서브 어레이(210)를 구성하고 있는 다수의 메모리 셀들(m3,m4, ...), 다수의 비트 라인들(BL3,BL4, ...), 다수의 워드 라인들(WL0 내지 WLn), 및 다수의 센스 증폭기들(212, ...)은 메모리 서브 어레이(200)를 구성하고 있는 다수의 메모리 셀들(m1,m2, ...), 다수의 비트 라인들(BL1,BL2, ...), 다수의 워드 라인들(WL0 내지 WLn), 및 다수의 센스 증폭기들(212, ...)과 동일하게 구성되어 있으므로 그 상세한 설명을 생략하기로 한다. 다수의 센스 증폭기들(212, ...)은 파워 버스 라인(250)에 접속되어 있다.
또한 도 5에 있어서 메모리 서브 어레이들(220,230)의 내부 회로의 개략적인 블록도는 도 2에 나타나 있는 메모리 서브 어레이들(200,210)의 내부 회로의 개략적인 블록도와 동일한 구성을 가지므로 그 상세한 설명을 생략하기로 한다.
도 5와 도 6에서 알 수 있는 바와 같이, 본 발명의 실시예에 따른 동기식 반도체 메모리 장치는 두 개의 서로 다른 메모리 뱅크들, 즉 메모리 뱅크 A와 메모리 뱅크 B가 칼럼 디코더를 공유하는 서브 메모리 어레이들(200,210,220,230) 내에 배치되어 있다. 또한 메모리 뱅크 A와 메모리 뱅크 B는 별도의 파워 버스 라인, 즉 메모리 뱅크 A에는 파워 버스 라인(240)이 그리고 메모리 뱅크 B에는 파워 버스 라인(250)이 할당되어 있다. 따라서 메모리 뱅크 A에 의하여 파워 버스 라인(240)에 전압 딥(Dip) 현상이 일어나더라도 이로 인하여 메모리 뱅크 B에 영향을 끼치지 못하게 된다. 즉 각 메모리 뱅크는 독립적으로 액티베이션 및 프리차지 동작을 수행하면 되고 다른 메모리 뱅크의 액티베이션이나 프리차지에 의한 셀 차지 손실을 걱정할 필요가 없게된다.
도 7은 본 발명의 다른 실시예에 따른 동기식 반도체 메모리 장치의 구조를 개략적으로 나타내는 블록도이다.
도 7을 참조하면, 본 발명의 다른 실시예에 따른 동기식 반도체 메모리 장치의 구조는 메모리 서브 어레이들(300,310,320,330), 파워 버스 라인들(340,350), 전압 조정기들(360,370), 내부 전원 발생기(380), 및 패드(390)를 구비한다.
메모리 서브 어레이들(300,310,320,330)은 도 7의 동기식 반도체 메모리 장치를 구성하고 있는 메모리 뱅크 A와 메모리 뱅크 B가 교차적으로 배열되어 있는 구조를 가지고 있다.
파워 버스 라인들에는 크게 전원 전압(VDD)과 접지 전압(VSS)으로 나타낼 수 있는 데 본 발명의 개념이 동일하게 적용될 수 있으므로 여기서는 전원 전압(VDD)에 대해서만 고려한다. 실제로 광의의 파워 버스 라인들에는 전원 전압(VDD)과 접지 전압(VSS)뿐만 아니라 칩 내부에 공급하여야 하는 전원 전압들을 포함하는 것으로서 이들 파워들은 칩 외부로부터 공급될 수도 있고 혹은 칩 내부에서 특정 전원 발생 회로에 의하여 발생될 수도 있다.
파워 버스 라인들(340,350)은 메모리 서브 어레이들(300,310,320,330)을 구성하고 있는 메모리 셀들에 저장되어 있는 정보를 리프레쉬 동작에 의해서 재저장(Restore)하기 위한 파워 전원을 공급하기 위한 것이다. 파워 버스 라인(340)은 메모리 서브 어레이들(300,310,320,330) 중에서 메모리 뱅크 A에 속하는 메모리 서브 어레이들(300,320)에 의해 공유되어 있다. 파워 버스 라인(350)은메모리 서브 어레이들(300,310,320,330) 중에서 메모리 뱅크 B에 속하는 메모리 서브 어레이들(310,330)에 의해 공유되어 있다. 즉 파워 버스 라인들(340,350)은 본 발명에 따른 동기식 반도체 메모리 장치를 구성하고 있는 메모리 뱅크 A와 메모리 뱅크 B에 의해서 서로 공유되어 있지 않고 각각 서로 다른 메모리 뱅크에 전원을 공급한다.
전압 조정기(360)는 내부 전원 발생기(370)에서 발생되어진 전원 전압(VDDA)을 입력하여 이를 파워 버스 라인(340)에 인가한다.
전압 조정기(370)는 내부 전원 발생기(370)에서 발생되어진 전원 전압(VDDA)을 입력하여 이를 파워 버스 라인(350)에 인가한다.
내부 전원 발생기(380)는 외부로부터 패드(390)에 인가되는 전원 전압(VCC)을 입력하여 칩 회로 내부에서 필요로 하는 전원 전압(VDDA)을 발생시킨다.
패드(390)는 외부로부터 전원 전압(VCC)을 칩 회로에 인가하기 위한 것이다.
도 7에 있어서 메모리 서브 어레이들(300,310,320,330)의 내부 회로의 개략적인 블록도는 도 6에 나타나 있는 메모리 서브 어레이들(200,210,220,230)의 내부 회로의 개략적인 블록도와 동일한 구성을 가지므로 그 상세한 설명을 생략하기로 한다.
도 7에서 알 수 있는 바와 같이, 본 발명의 다른 실시예에 따른 동기식 반도체 메모리 장치는 두 개의 서로 다른 메모리 뱅크들, 즉 메모리 뱅크 A와 메모리 뱅크 B가 칼럼 디코더를 공유하는 서브 메모리 어레이들(300,310,220,230) 내에 배치되어 있다. 또한 메모리 뱅크 A와 메모리 뱅크 B는 별도의 파워 버스 라인, 즉메모리 뱅크 A에는 파워 버스 라인(340)이 그리고 메모리 뱅크 B에는 파워 버스 라인(350)이 할당되어 있다. 또한 각 메모리 뱅크에 해당되는 전원 전압(VDDA)은 내부 전원 발생기(380)에 의하여 칩 내부에서 발생하기 때문에 전원 전압(VDDA)을 공급하기 위한 파워 버스 라인들(340,350)은 서로 전기적으로 분리되어 있다. 즉 각 메모리 뱅크가 엑세스되는 경우 각 메모리 뱅크의 동작에 의하여 발생하는 전원 전압(VDDA) 노이즈(Noise)는 해당 메모리 뱅크 내에서만 발생하는 것이므로 메모리 뱅크들이 인터리브(Interleave)로 동작하더라도 다른 뱅크의 동작에는 영향을 끼치지 않게 된다. 따라서 메모리 뱅크 A에 의하여 파워 버스 라인(340)에 전압 딥(Dip) 현상이 일어나더라도 이로 인하여 메모리 뱅크 B에 영향을 끼치지 못하게 된다. 즉 각 메모리 뱅크는 독립적으로 액티베이션 및 프리차지 동작을 수행하면 되고 다른 메모리 뱅크의 액티베이션이나 프리차지에 의한 셀 차지 손실을 걱정할 필요가 없게된다. 그러므로 멀티 메모리 뱅크의 구조를 가지는 동기식 반도체 메모리 장치에 있어서 각 메모리 뱅크가 독립적으로 동작할 수 있기 때문에 메모리 밴드폭을 높일 수 있는 장점을 그대로 살릴 수가 있고 멀티 뱅크의 안정적인 동작을 확보할 수가 있다.
본 발명에 의하면, 복수의 뱅크들을 구비하는 동기식 반도체 메모리 장치에 있어서 각 뱅크에 별도의 파워 버스 라인을 할당하므로써 하나의 메모리 뱅크에 의하여 파워 버스 라인에 전압 딥 현상이 일어나더라도 이로 인하여 다른 메모리 뱅크에 영향을 끼치지 못하게 된다. 즉 각 메모리 뱅크는 독립적으로 액티베이션 및프리차지 동작을 수행하면 되고 다른 메모리 뱅크의 액티베이션이나 프리차지에 의한 셀 차지 손실을 걱정할 필요가 없게된다. 그러므로 멀티 메모리 뱅크의 구조를 가지는 동기식 반도체 메모리 장치에 있어서 각 메모리 뱅크가 독립적으로 동작할 수 있기 때문에 메모리 밴드폭을 높일 수 있는 장점을 그대로 살릴 수가 있고 멀티 뱅크의 안정적인 동작을 확보할 수가 있는 효과를 가진다.

Claims (6)

  1. 각각 다수의 메모리 셀들과 다수의 센스 증폭부들로써 구성되어 있는 복수의 뱅크들을 구비하는 동기식 반도체 메모리 장치에 있어서,
    각각, 복수의 전원 전압들 중에서 해당되는 전원 전압을 공급하는 복수의 패드들;
    상기 복수의 패드들 중에서 해당되는 하나의 패드에 접속되어 있으며 각각 상기 해당되는 하나의 패드에 인가되는 전원 전압을 입력하여 출력하는 복수의 전압 조정기들; 및
    각각, 상기 복수의 전압 조정기들 중에서 해당되는 전압 조정기에 접속되어 있으며 상기 복수의 뱅크들 중에서 해당되는 뱅크에 접속되어 있는 복수의 전원 버스 라인들을 구비하고,
    상기 복수의 전원 버스 라인들은 각각 상기 복수의 뱅크들에 의해서 서로 공유되어 있지 않는 것을 특징으로 하는 동기식 반도체 메모리 장치.
  2. 제 1 항에 있어서, 상기 복수의 패드들 중에서 해당되는 하나의 패드에 접속되어 있는 상기 복수의 전원 버스 라인들은 상기 복수의 뱅크들을 구성하고 있는 다수의 센스 증폭기들에 어레이용 전원 전압을 공급하는 것을 특징으로 하는 동기식 반도체 메모리 장치.
  3. 제 1 항에 있어서, 상기 복수의 패드들 중에서 해당되는 하나의 패드에 접속되어 있는 상기 복수의 전원 버스 라인들의 수는 상기 복수의 뱅크들의 수와 동일하게 구성되어 있는 것을 특징으로 하는 동기식 반도체 메모리 장치.
  4. 각각 다수의 메모리 셀들과 다수의 센스 증폭부들로써 구성되어 있는 복수의 뱅크들을 구비하는 동기식 반도체 메모리 장치에 있어서,
    패드;
    상기 패드에 접속되어 있으며 상기 패드로부터 인가되는 전원 전압을 입력하여 각각, 복수의 내부 전원 전압들 중에서 해당되는 내부 전원 전압을 발생하는 복수의 내부 전압 발생 회로들;
    상기 복수의 내부 전압 발생 회로들 중에서 해당되는 내부 전압 발생 회로에 접속되어 있으며 각각 상기 해당되는 내부 전압 발생 회로로부터 인가되는 내부 전원 전압을 입력하여 출력하는 복수의 전압 조정기들; 및
    각각, 상기 복수의 전압 조정기들 중에서 해당되는 전압 조정기에 접속되어 있으며 상기 복수의 뱅크들 중에서 해당되는 뱅크에 접속되어 있는 복수의 전원 버스 라인들을 구비하고,
    상기 복수의 전원 버스 라인들은 각각 상기 복수의 뱅크들에 의해서 서로 공유되어 있지 않는 것을 특징으로 하는 동기식 반도체 메모리 장치.
  5. 제 4 항에 있어서, 상기 복수의 내부 전압 발생 회로들은 다수의 센스 증폭기들에 필요한 어레이용 전원 전압을 발생시키는 어레이용 전원 전압 발생기를 포함하는 것을 특징으로 하는 동기식 반도체 메모리 장치.
  6. 제 4 항에 있어서, 상기 복수의 내부 전압 발생 회로들 중에서 해당되는 내부 전압 발생 회로에 접속되어 있는 상기 복수의 전압 조정기들의 수는 상기 복수의 뱅크들의 수와 동일하게 구성되어 있는 것을 특징으로 하는 동기식 반도체 메모리 장치.
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