KR970004073B1 - 2개의 셀을 동시에 액세스할 수 있는 가상 접지형 불휘발성 반도체 메모리장치 - Google Patents

2개의 셀을 동시에 액세스할 수 있는 가상 접지형 불휘발성 반도체 메모리장치 Download PDF

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Abstract

없음.

Description

2개의 셀을 동시에 액세스할 수 있는 가상 접지형 불휘발성 반도체 메모리장치
제1도는 부동 게이트형 불휘발성 메모리 셀을 도시하는 단면도,
제2도는 종래의 가상 접지형 불휘발성 반도체 메모리 장치를 도시하는 회로도,
제3도는 본 발명에 따른 판독 동작의 원리를 보여주기 위해 가상 접지형 불휘발성 반도체 메모리 장치를 도시하는 회로도,
제4도는 본 발명에 따른 기입 동작의 원리를 보여주기 위해 가상 접지형 불휘방성 반도체 메모리 장치를 도시하는 회로도,
제5도는 본 발명에 따른 가상 접지형 불휘발성 반도체 메모리 장치의 실시예를 도시하는 회로도,
제6도는 제5도의 VPP/VCC전압 발생 회로의 상세 회로도,
제7도는 제5도의 행 디코더 XDEC의 상세 회로도,
제8도는 제5도의 열 디코더 YDEC1의 상세 회로도,
제9도는 제5도의 열 디코더 YDEC2의 상세 회로도,
제10A도 및 제10B도는 제5도의 기입 회로의 상세 회로도.
*도면의 주요부분에 대한 부호의 설명*
AMPA,AMPB: 데이타 판독 회로C1,C2,… : 열 라인
DA,DB : 기입 데이타DIA,DIB: 기입 전압
GEN : VPP/VCC전압 발생 회로M11,M12,…,M21,M22… : 메모리 셀
SEL1,SEL2 : 선택기WCA,WCB: 기입 제어 회로
X1,X2,… : 행 라인XDEC : 행디코더
YDEC1,YDEC2 : 열 디코더
본 발명은 가상 접지형 불휘발성 반도체 메모리 장치에 관한 것이다.
부동 게이트 불휘발성 메모리 셀을 포함하는 가상 접지형 불휘발성 반도체 메모리 장치가 고속 동작 및 저단가를 실현하기 위해 제안되었었다(일본국 공개 평성3-176895).
종래의 가상 접지형 불휘발성 반도체 메모리 장치는 다수의 행 라인, 다수의 열 라인, 및 2개의 열 라인 사이에 각각 접속된 다수의 불휘발성 메모리 셀을 포함한다. 선택된 메모리 셀로부터 데이타를 판독할때, 선택된 메모리 셀에 접속된 행 라인의 전압은 고(=Vcc)로 되고, 선택된 메모리 셀에 접속된 한 열 라인의 전압은 저(=GND)로 된다. 또한, 선택된 메모리 셀에 접속된 다른 열 라인은 데이타 판독 회로에 접속되어서, 선택 메모리 셀을 통해 흐르는 판독 전류를 검출한다. 이 경우에, 누설 전류가 비선택 메모리 셀을 통해 흐른다. 이러한 누설 전류를 감소시키기 위해, 전압이 비선택 메모리 셀 중의 하나에 접속된 열 라인에 인가된다. 이에 대한 상세한 설명은 후술한다.
그러나, 상술한 종래의 가상 접지형 불휘발성 반도체 메모리 장치에 있어서, 전압이 비선택 열라인에 인가되므로, 전류가 이 비선택 열 라인을 통해 흘러 그의 기생 용량을 충전시키므로써 전력 소모가 증가한다. 전력소모는 이러한 전압을 발생시키기 위해 설치되는 추가 회로에 의해서 또한 증가된다. 더우기, 불휘발성 반도체 장치는 동시에 8비트, 16비트 또는 32비트를 출력하는 다중-비트 병렬 출력형으로 되어있므로, 추가 회로의 설치는 전력 소모를 더 증가시키고 집적도를 감소시킨다.
본 발명의 목적은 가상 접지형 불휘발성 반도체 메모리 장치에 있어서 전력 소모를 감소시키는 것이다.
본 발명에 따르면, 행 라인, 열 라인 및 부동 게이트형 불휘발성 메모리 셀을 포함하는 가상 접지형 불휘발성 반도체 메모리 장치에 있어서, 각 불휘발성 메모리 셀은 2개의 인접 열 라인을 사이에 접속되고 행라인 중 하나에 의해 제어되고, 판독 모드 동안 행 라인 중 하나가 고레벨(=VCC)로 되고, 2개의 인접 열라인에 데이타 판독 동작이 행해진다. 이때, 2개의 인접 열 라인 바로 다음인 2개의 열 라인은 저 레벨(GND)로 된다. 기입 도드 동안, 행 라인 중 하나는 고 레벨(=VPP)로 되고, 2개의 인접 열 라인은 저 레벨로 된다. 이때, 2개의 인접 열 라인 바로 다음인 2개의 열 라인에 기입 동작이 행해진다. 그러므로, 판독 모드동안, 2개의 인접 열 라인 사이의 전위치는 매우 작아서, 2개의 인접 열 라인에 의해 스위치되는 턴온된 비선택 메모리 셀을 통해 전류가 거의 흐르지 않는다. 또한, 기입 모드 동안, 2개의 인접 열라인 사이의 전위차는 0이어서, 2개의 인접 열 라인에 의해 스위치되는 턴온된 비선택 메모리를 통해 전류가 전혀 흐르지 않는다. 이렇게 하여, 비선택 메모리를 통해 흐르는 누설 전류가 감소되므로써, 전력 소모를 감소시킨다.
본 발명의 상술한 특징 및 이점을 포함하여 다른 특징 및 이점은 동일 소자에 동일 참조 부호가 병기된 첨부 도면을 참조하여 기술된 이하의 상세한 설명에 의해 본 분야의 숙련된 기술자들에게 분명하게 이해될 수 있다.
본 발명의 양호한 실시예를 설명하기 전에, 종래의 가상 접지형 불휘발성 반도체 메모리 장치를 제1도 및 제2도를 참조하여 설명한다.
부동 게이트형 메모리 셀의 실시예를 도시하는 제1도에 있어서, 이 부동 게이트형 메모리 셀은 N+형 소스 화산 영역(2A) 및 N+형 드레인 확산 영역(2B)를 갖는 P 형 반도체 기판(1), 부동 게이트(3) 및 절연층(5)에 의해 기판(1)과 전기적으로 고립된 제어 게이트(4)로 구성된다. 이 메모리 셀에 데이타를 기이할때, 제어 게이트(4) 및 드레인 확산 영역(2B)에 고전압이 인가되고, 접지 전위가 소스 확산 영역(2A)에 인가된다. 그 결과, 드레인 확산 영역(2B) 근방에서 핫 전자(hot electron)이 발생되고, 따라서, 절연층(5)의 에너지 장벽보다 큰 에너지를 갖는 핫 전자가 부동 게이트(3) 내에 삽입되어, 기입 동작을 완료한다. 이렇게 하여, 메모리 셀의 임계 전압이 양(+)의 방향으로 이동함으로써, 저장 동작을 인에이블한다.
제1도의 부동 게이트형 메모리 셀을 사용하는 종래의 가상 접지형 불휘발성 반도체 메모리 장치를 도시하는 제2도에 있어서(일본국 공개 평성3-176895참조). 참조부호 X1,X2,…는 행 라인을 나타내고, C1,C2,…는 열 라인을 나타낸다. 제1도의 메모리 셀과 동일한 구성을 갖는 메모리 셀 M11,M12,…M21,M22,…은 행라인 X1,X2,…및 열 라인 C1,C2,…에 접속된다. 이 경우에, 메모리 셀 M11,M12,…,M21,M22,…의 각각은 2개의 인접 열 라인 사이에 접속되고 행 라인 X1,X1,…중 하나에 의해 제어된다. 예를 들어, 메모리 셀 M11의 소스 확산 영역 및 드레인 확산 영역은 각각 열 라인 C1 및 C2에 접속되고, 메모리 셀 M11의 제어 게이트는 행 라인 X1에 접속되어 그 행 라인의 전위에 의해 제어된다.
M25와 같은 한 메모리 셀 상의 판독 동작에 대해 설명한다. 이 경우에, 행 라인 X2의 전압은 (5V와 같은) 판독 전압 Vcc가 되고, 열 라인 C6의 전압은 GND이고, 열 라인 C5는 데이타 판독 회로 DRB에 접속된다. 데이타 판독 회로 DRB는 메모리 셀 M25에 흐르는 전류 IR을 검출함으로써 메모리 셀 M25에 저장된 데이타를 검출한다. 이때, 판독 전압 Vcc가 또한 메모리 셀 M25에 인접한 메모리 셀 M24의 제어 게이트에 인가되므로, 누설 전류가 열 라인 C5로부터 비선택 메모리 M24를 경유하여 열 라인 C4로 흐름으로써, 판독 동작 속도를 감소시킨다. 이러한 판독 동작 속도의 감소를 피하기 위해, 열 라인 C5의 전압과 등가인 전압 RDP(예를 들어 1.2V)가 열 라인 C4에 인가된다.
그러나, 상술한 제2도의 종래 가상 접지형 불휘발성 반도체 메모리 장치에 있어서, 전압 RDP가 C4와 같은 비선택 열 라인에 인가되므로, 전류가 이 비선택 열 라인을 통해 흘러 그의 기생 용량을 충전시키므로써, 전력 소모를 증가시킨다. 또한, 전압 RDP를 발생시키기 위한 추가 회로에 의해 전력이 소모된다. 더우기, 불휘발성 반도체 장치가 8비트, 16비트 또는 32비트를 동시에 출력하는 다중 비트 출력 형태로 되어 있으므로, 이러한 추가 회로의 설치는 장치를 복잡하게 하여, 전력 소모를 증가시키고 집적도를 감소시킨다.
본 발명에 따른 판독 동작의 원리를 설명하기 위한 회로도를 도시하는 제3도에 있어서, 메모리 셀 M11및 M11'와 메모리 셀 M12및 M12'와 같은 2개의 메모리 셀이 동시에 판독된다.
예를 들어, 메모리 셀 M22및 M22'가 동시에 판독된다고 가정한다. 이 경우에, 행 라인 X2의 전압은 데이타 판독 전압 Vcc가 되고, 열 라인 C2 및 C5의 전압은 접지 전위 GND가 된다. 다른 열 라인 C1, C6, C7, C8 및 C9의 전압은 접지 전위 GND가 되거나 또는 부동 상태에 있는다. 그 결과, 메모리 셀 M22에 있어서, 열 라인 C2가 접지되므로, 메모리 셀 M22의 데이타에 따라 판독 전류 IRA가 화살표로 표시된 바와 같이 흘러서, 판독 전류 IRA가 데이타 판독 회로(도시되지 않음)에 의해 판독 데이타 DOA로서 인지된다. 한편, 메모리 셀 M22'에 있어서는, 열라인 C5가 접지되므로, 메모리 셀 M22에 따라 판독 전류 IRB가 화살표로 표시된 바와 같이 흘러서, 판독 전류 IRB가 데이타 판독 회로(도시되지 않음)에 의해 판독 데이타가 DOB로서 인지된다.
선택 메모리 셀 M22및 M22'에 의해 스위치된 비선택 메모리 셀 M21'에 있어서도, 제어 게이트, 즉 행 라인 X2가 Vcc 전압일지라도, 열 라인 C3 및 C4 사이의 전위차가 매우 작기 때문에, 메모리 셀 M21'을 통해 전류가 거의 흐르지 않는다. 결과적으로, 열 라인 C3 및 C4로부터 메모리 셀 M21'로 누설 전류가 거의 흐르지 않는다. 이렇게 해서, 판독 동작 속도의 감소를 피할 수 있다.
본 발명에 따른 기입 동작의 원리를 설명하기 위한 회로도를 도시하는 제4도에 있어서, 메모리 셀 M11및 M11'과 메모리 셀 M12및 M12'과 같은 2개의 메모리 셀이 동시에 기입된다.
예를 들어, 메모리 셀 M22' 및 M22'가 동시에 기입되어진다고 가정한다. 이 경우에, 행 라인 X2의 전압은 (12V)와 같은 데이타 기입 전압 VPP가 되고, 열 라인 C3 및 C4의 전압은 접지 전위 GND가 된다. 기입 데이타 DA에 대응하는 기입 전류 IPA가 기입 제어 회로(도시되지 않음)로부터 선택 메모리 셀 M22의 좌측상에 배치된 열 라인 C1 및 C2에 공급된다. 한편, 기입 데이타 DB에 대응하는 기입 전류 IPB가 기입 제어회로(도시되지 않음)로부터 선택 메모리 셀 M22'의 우측 상에 배치된 열 라인 C5, C6, C7, C8 및 C9에 공급된다. 열 라인 C5, C6, C7, C8 및 C9의 전압은 부동 상태로 될 수 있다.
센택 메모리 셀 M22및 M22'에 의해 스위치된 비선택 메모리 셀 M21'에 있어서도, 제어 게이트, 즉 행 라인 X2가 VPP의 전압일지라도, 열 라인 C3 및 C4 사이의 전위차가 0이기 때문에, 메모리 셀 M21'을 통해 전류가 흐르지 않는다. 결과적으로, 열 라인 C3 및 C4로부터 메모리 셀 M21'으로 누설 전류가 전혀 흐르지 않는다. 이렇게 해서, 비선택 메모리 셀 M21'상에서 기입 동작이 수행되지 않는다.
제3도의 판독 동작 원리 및 제4도의 기입 동작 원리를 실현하기 위한, 본 발명에 따른 가상 접지형 불휘발성 반도체 메모리 장치의 실시예를 도시하는 제5도에 있어서, 참조부호 MA는 메모리 셀 M11, M12, …, M11', M12'…를 포함하는 메모리 셀 어레이를 나타낸다.
참조부호 GEN은 전압 VPP/VCC를 발생시키는 VPP/VCC전압 발생 회로를 나타낸다. 판독 모드(PGM="0")동안, 전압 VPP/VCC은 VCC이고, 기입 모드(PGM="1")동안, 전압 VPP/VCC를 VPP이다. VPP/VCC전압 발생 회로에 대한 상세한 설명은 후술한다.
행 라인 X1 및 X2의 선택은 행 디코더 XDEC에 의해 수행된다. 즉, 행 디코더 XDEC는 행 어드레스 신호 A0' 및 이 신호의 반전 신호 T1 을 수신하여, 행 라인 X1 및 X2증 하나를 선택하고 그 저압을 고 레벨이 되게 한다. 이 경우에, 판독 모드 동안, 고 레벨은 VCC이고, 기입 모드 동안 고 레벨은 VPP이다. 행 라인의 수가 4(=22), 8(=23),…,이면, 행 어드레스 신호의 비트 수는 2, 3, …, 임을 알아야 한다. 행 디코더 XDEC에 대한 상세한 설명은 후술한다.
열 라인 C1, C2,…의 선택은 트랜지스터 Q11, Q12, Q11', Q12',…및 열 디코더 YDEC1로 형성된 선택기 SEL1, 및 트랜지스터 Q21, Q22, Q23, Q24,…및 열 디코더 YDEC2로 형성된 선택기 SEL2에 의해 수행된다.
열 디코더 YDEC1은 열 어드레스 신호 A0 및 A1과 이 신호들의 반전 신호 T2 및 T3 를 수신하여, 출력 Y1, Y2, Y3 및 Y4중 하나를 선책하고 전압을 VCC가 되게 한다. 예를 들어, 출력 Y2가 VCC이면, 선택기 SEL1의 트랜지스터 Q12및 Q12'이 턴온되고, 따라서, 2개의 인접 열 라인 C3 및 C4가 선택된다. 즉 메모리 셀 M11을 스위칭하는 2개의 메모리 셀 M12및 M12' 및 메모리 셀 M21을 스위칭하는 2개의 메모리 셀 M22및 M22'가 선택된다.
행 디코더 XDEC에 의해 선택된 M22및 M22'와 같은 2개의 메모리 셀, 열 디코더 YDEC1 및 선택기 SEL1은 노드 CA 및 CB에 각각 접속되는데. 이들 노드는 데이타 판독 회로 AMPA및 AMPB및 데이타 판독 회로 AMPA및 AMPB를 활성/비활성시키기 위한 트랜지스터 Q1 및 Q2에 접속된다. 그러므로, 판독 모드(PGM="0")동안, 트랜지스터 Q1 및 Q2는 턴 오프되고, 따라서, 열 라인 C3 및 C4는 각각 데이타 판독 회로 AMPA및 AMPB에 효과적으로 접속된다. 결과적으로, M22및 M22'와 같은 2개의 선택 메모리 셀은 데이타 판독 회로 AMPA및 AMPB에 효과적으로 접속된다. 한편, 기입 모드 동안(PGM="1"), 트랜지스터 Q1 및 A2는 턴온되고, 따라서, 데이타 판독 회로 AMPA및 AMPB은 비활성 상태로 되고, 열 라인 C3 및 C4는 접지된다.
열 라인의 수가 증가된다면, 열 어드레스 신호의 비트의 수가 증가됨에 주목해야 한다. 그러나, 선택기 SEL1내의 트랜지스터의 수가 Q11, Q12,Q11', 및 Q12'와 같은 단위 당 4이므로, 따라서, 선택기 SEL1내의 트랜지스터의 수는 4, 8, 16,…이다. 유사하게, 열 디코더 YDEC1내의 출력의 수는 단위 당 Y1 및 Y2와 같이 2개이고, 따라서, 열 디코더 YDEC1내의 출력의 수는 2,4,8,…이다. 열 디코더 YDEC1에 대한 상세한 설명은 후술한다.
열 디코더 YDEC2는 열 디코더 YDEC1의 출력 Y1, Y2, Y3 및 Y4를 수신하여 Y1234H, Y234H, Y34H, Y4H, Y123H, Y12H 및 Y1H를 발생시킨다. 예를 들어, 열 디코더 YDEC1에 의해 수시된 출력 Y2가 고(=VCC)일때, 수 2를 포함하는 모든 출력 Y1234H, Y234H, Y123H 및 Y12H는 고(VPP/VCC)로 되고, 결과적으로, 선택기 SEL2의 트랜지스터 Q12, Q22, Q27, Q29, Q30, Q31및 Q32는 턴온된다. 그결과, 선택 메모리 셀이 M22및 M22'이면, 메모리 셀 M22의 좌측 상의 열 라인 C1 및 C2는 기입 제어 회로 WCA에 접속되고, 메모리 셀 M22'의 우측 상의 열 라인 C5, C6, C7, C8 및 C9는 기입 제어 회로 WCB에 접속된다.
한편, 기입 제어 회로 WCA(WCB)는 프로그램 단말기 PGM의 전압 및 데이타 DA(DB)에 따라 전압 DIA(DIB)를 출력한다. 예를 들면, 판독 모드 동안(PGM="0"), 전압 DAA(DBB)는 데이타 DA(DB)에 무관하게 접지 레벨 GND이다. 또한, 기입 모드 동안(PGM="1"), 데이타 DA(DB)가 "0"이면, 전압 DAA(DBB)는 접지 레벨 GND이고, 데이타 DA(DB)가 "1"이면 전압 DIA(DIB)는 고 레벨 VPP이다.
그러므로, 판독 모드 동안, 선택 메모리 셀 M22의 좌측 상의 열 라인 C1 및 C2, 및 선택 메모리 셀 M22'의 우측 상의 열 라인 C5, C6, C7, C8 및 C9는 열 디코더 YDEC2 및 선택기 SEL2에 의해 접지된다. 기입 모드 동안, 선택 메모리 셀 M22의 좌측 상의 열 라인 C1 및 C2는 열 디코더 YDEC2, 선택기 SEL2 및 기입 제어 회로 WCA에 의해 전압 DIA로 되고, 선택 메모리 셀 M22'의 우측 상의 열 라인 C5,C6,C7,C8 및 C9는 열 디코더 YDEC2, 선택기 SEL2 및 기입 제어 회로 WCB에 의해 전압 DIB로 된다.
제3도 및 제4도에 도시된 바와 같이 비선택 열 라인 C1, C6, C7, C8 및 C9를 부동 상태로 만드는 것이 가능하지만, 열 디코더 YDEC2 및 선택기 SEL2는 더 복잡해진다.
열 디코더 YDEC2 및 선택기 SEL2에 대한 상세한 설명은 후술한다.
이렇게 하여, 제5도에 있어서, 판독 모드 동안, 선택 메모리 셀 M22및 M22'내의 열 라인 C3 및 C4가 데이타 판독 회로 AMPA및 AMPB에 효과적으로 접속되고 선택 메모리 셀 M22및 M22' 외부의 열 라인 C1, C2, C5, C6, C7, C8 및 C9가 접지되므로, 열 라인 C3과 C4 사이의 전위차는 작다. 그러므로, 비선택 메모리 셀 M21'이 턴온될 때조차도 열 라인 C3으로부터 비선택 메모리 셀 M21'을 경유하여 열 라인 C4로, 또는 그 역경로로 전류가 거의 흐르지 않는다.
또한, 기입 모드 동안, 선택 메모리 셀 M22및 M22'내의 열 라인 C3 및 C4가 트랜지스터 Q1 및 Q2에 의해 접지되고 선택 메모리 셀 M22및 M22' 외부의 열 라인 C1, C2, C5, C6, C7, C8 및 C9가 데이타 DA 또는 DB에 따라 기입 제어 회로 WCA및 WCB에 의해 전압 DIA또는 DIB로 되므로, 열 라인 C3과 C4 사이의 전위차는 0이다. 그러므로, 비선택 메모리 셀 M21'이 턴온될 때조차도, 열 라인 C3으로부터 비선택 메모리 셀 M21'을 경유하여 열 라인 C4로, 또는 그 역경로로 전류가 전혀 흐르지 않는다.
이하, 제5도의 장치의 각 부분에 대해 설명한다.
제5도의 VPP/VCC전압 발생 회로 GEN의 상세한 회로도인 제6도에 있어서, 2게의 전원 전압 VPP및 VCC가 공급된다. 상술한 바와 같이, 전압 VPP및 VCC는 각각 12V 및 5V이다. 이 경우에, 전압 VPP는 스텝-업 회로(도시도지 않음)에 의해 발생된다. 또한, 참조번호 Q61은 전압 VPP를 수신하는 N 채널 증가형 트랜지스터를 나타낸고, Q62는 전압 VCC를 수신하는 N채널 공핍형 트랜지스터를 나타낸다. 트랜지스터 Q61은 펌프 회로(61)의 출력 PGMH에 의해 제어되고, 이 펌프 회로는 또한 프로그램 신호 PGM에 의해 제어되는 반면, 트랜지스터 Q62는 프로그램신호 PGM의 반전 신호 T4 에 의해 제어된다.
제6도에 있어서, 판독 모드 동안(PGM="0"), 펌프 회로(61)의 출력 PGMH는 저(=0V)이므로, 트랜지스터 Q61은 턴 오프된다. 동시에, 신호 T5 은 VCC이므로, 전압 VPP/VCC은 트랜지스터 Q62에 의해 VCC로 된다.
한편, 기입 모드 동안(PGM="1"), Vth을 트랜지스터 Q61의 임계 전압이라 하면, 펌프 회로(61)의 출력 PGMH는 VPP+Vth보다 높은, 예를 들어 17V와 같은 고레벨에 있으므로, 전압 VPP/VCC는 트랜지스터 Q61에 의해 VPP로 된다. 이 경우에, 트랜지스터 Q62는 오프 상태에 있거나 저전도성 상태에 있다.
이렇게 해서, VPP/VCC전압 발생 회로 GEN은 프로그램 신호 PGM의 전압에 따라 VPP또는 VCC인 전압 VPP/VCC를 발생시킬 수 있다.
제5도의 행 디코더 XDEC의 상세한 회로도인 제7도에 있어서, 동일한 구성이 행 라인 X1 및 X2에 대해 적용된다. 즉, 행 어드레스 신호 A0'을 수신하기 위한 인버터 I 및 회로 C이 행 라인 X1에 제공되고, 행 어드레시 신호 T6 를 수신하는 위한 인버터 I72및 회로 C72가 행 라인 X2에 제공된다. 회로 C71(C72)는 고전압 VPP가 인버터에 인가되는 것을 방지하기 위한 N채널 트랜지스터 Q71, P채널 트랜지스터 Q72와 N채널 트랜지스터 Q73에 의해 형성된 인버터, 및 인버터(Q72,Q73)의 피드백 제어를 위한 P채널 트랜지스터 Q74로 구성된다.
예를 들어, 행 어드레스 신호 A0' 및 T7 이 각각 고(=VCC) 및 저(=GND)이면, 인버터 I71및 I72의 출력은 각각 저 및 고이다. 그 결과, 행 라인 X1의 전압은 회로 C71의 인버터(Q27,Q73)에 VPP/VCC으로 되고, 행 라인 X2의 전압은 회로 C72의 인버터(Q27, Q73)에 의해 GND로 된다. 즉, 행 라인 X1이 선택된다. 이 경우에, 판독 모드 동안, 행 라인 X1은 VCC이고, 기입 모드 동안, 행 라인 X1은 VPP이다.
행 라인의 수가 증가되면, NAND 회로 또는 NOR 회로가 인버터 I71(I72) 대신 사용될 수 있다.
제5도의 열 디코더 YDEC1의 상세한 회로도인 제8도에 있어서, 4개의 NAND 회로 G81, G82, G83및 G84및 4개의 인버터 I81, I82,I83및 I84가 제공된다. 열 어드레스 신호 A0, A1, T8 및 T9 중 임의의 2개가 NC)이고, 나머지 출력은 저(=GND)이다. 예를 들어, A0=A1="1"이면, 출력 Y1은 고이고, 나머지 출력 Y2,Y3 및 Y4는 저이다.
제5도의 열 디코더 YDEC2의 상세한 회로도인 제9도에 있어서, NOR 회로 G91내지 G95, 인버터 I91및 I92, 및 제7도의 회로 C71및 C72와 동일한 구성을 갖는 회로 C91내지 C97이 제공된다.
예를 들어, 출력 Y1234H를 고로 만들기 위해, 출력 Y1234H에 붙어 있는 숫자 "1", "2", "3" 및 "4"에 대응하는 신호 Y1, Y2, Y3 및 Y4가 NOR 회로 C91에 공급된다. 이 경우에, 신호 Y1, Y2, Y3 및 Y4중 최소한 1개가 고로되며, NOR 회로 C91의 출력은 저로 되어, 출력 Y1234H는 고전압 VPP/VCC가 된다. 제9도의 전체 회로에 있어서, 신호 Y1이 고로되면, NOR 회로 G91,G94및 G95및 인버터 I92의 출력은 저로 되어, 회로 C91,C95,C96및 C97의 출력 Y1234H, Y123H, Y12H 및 Y1H은 고전압 VPP/VCC가 된다.
제5도의 기입 제어 회로 WCA및 WCB각각의 상세한 회로도인 제10A도 및 제 10B도에 있어서, 기입 제어 회로 WCA는 프로그램 신호 PGM 및 기입 데이타 DA를 수신하기 위한 NAND 회로 G101및 제7도의 회로 C71및 C72와 동일한 구성을 갖는 회로 C로 구성되고, 기입 제어 회로 WCB은 프로그램 신호 PGM 및 기입 데이타 DB를 수신하기 위한 NAND 회로 G102 및 제7도의 회로 C71및 C72와 동일한 구성을 갖는 회로 C102로 구성된다.
예를 들어, 판독 모드 동안[PGM=저(GND)], NAND 회로 G101및 G102의 출력은 데이타 DA 및 DB에 무관하게 고(=VCC)로 되어, 회로 C101및 C102의 출력 DIA,DIB가 저(GND)로 된다. 한편, 기입 동작 모드 동안[PGMM=고(VCC)], NAND 회로 GA101및 G102의 출력은 데이타 DA 및 DB에 따라서 고(=VPP/VCC) 및 저(GND)로 된다.
상술한 실시예에 있어서, 기입 제어 회로 WCA및 WCB의 출력 DIA및 DIB의 고레벨 VPP/VCC는 열 디코더 YDEC2의 출력의 고레벨 VPP/VCC와 동일하다:그러나, 열 디코더 YEDC2의 출력의 고레벨은 기입 제어 회로 WCA및 WCB의 출력의 고레벨과 비교하여 트랜지터 Q21내지 Q32의 임계 전압만큼 증가될 수 있으므로, 트랜지스터 Q21내지 Q31을 효과적으로 턴온할 수 있다.
제2도에 도시된 종래의 가상 접지형 불휘발성 반도체 메모리 장치에 있어서, 제2도의 C4와 같은 비선택열 라인을 바이어싱하기 위한 바이어스 회로가 필요하여, 그 결과 과잉 전력을 소모하게 된다. 예를 들어, 한 열 라인의 기생 용량이 10pE이고, 바이어스 전압이 1.2V이고, 동작 사이클이 50ns이면, 이 과잉 전력 소모는 10pF×1.2V/50ns=0.24mA이다. 또한, 장치가 16비트 병렬 출력 형태로 되어 있으면, 과일 전력 소모는 0.2mA×16=3.84mA이다. 그러나, 본 발명에 있어서는, 상술한 바이어스 회로가 제공되지 않기 때문에 이러한 과잉 전력 소모가 요구되지 않는다.
지금까지 양호한 실시예에 대해 상세하게 기술하였으나, 본 분야에 숙련된 기술자들은 첨부된 특허 청구 범위에 의해 한정된 본 발명의 원리 및 배경을 벗어나지 않으면서 본 발명을 여러가지로 수정 및 변형시킬 수도 있다.

Claims (8)

  1. 다수의 행 라인들(X1,X2,…),
    다수의 열 라인들(C1,C2,…),
    각각 상기 열 라인들 중 2개의 인접하는 라인 사이에 접속되고 상기 행 라인중 하나에 접속되는 부동형 불휘발성 메모리 셀(M11, M12, M11', M12'…), 상기 행 라인들에 접속되고, 판독 모드 동안 제1규정 전압(VCC)를 인가하고 기입 모드 동안 기입 전원 전압(VPP)을 인가하기 위해 상기 행 라인 중 하나를 선택하기 위한 행 수단(XDEC), 상기 열 라인들에 접속되고, 데이타를 전송하기 위해 상기 열 라인 중 인접하는 2개의 라인을 선택하고 판독 모드 동안 상기 2개의 인접 열 라인 각각의 한쪽 측면 바로 옆에 있는 상기 열라인 중 2개의 열 라인에 제2규정 전압(GND)을 인가하기 위한 판독 모드 열 선택 수단(YDEC1,YDEC2,AMPA,AMPB), 및 상기 열 라인들에 접속되고, 제2규정 전압을 인가하기 위해 상기 열 라인중 인접하는 2개의 라인을 선택하고, 기입 모드 동안 상기 2개의 인접 열 라인 각각의 바로 옆에 있는 상기 열 라인 중 2개의 열 라인에 제1 및 제2기입 전압을 인가하기 위한 기입 모드 열 선택 수단(YDEC1,YDEC2,Q1,Q2,WCA,WCB)을 포함하는 것을 특징으로 하는 가상 접지형 불휘발성 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 판독 모드 열 선택 수단이 상기 2개의 인접 열 라인을 제외한 상기 열 라인 모두에 제2규정 전압을 인가하는 것을 특징으로 하는 가상 접지형 불휘발성 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 기입 모드 열 선택 수단이 상기 2개의 인접 열 라인의 한 측면상에 배치된 상기 열라인 모두에 제1기입 전압을 인가하고 상기 2개의 인접 열 라인의 다른 측면 상에 배치된 상기 열 라인 제2기입 전압을 인가하는 것을 특징으로 하는 가상 접시형 불휘발성 반도체 메모리 장치.
  4. 다수의 행 라인들(X1,X2,…),
    다수의 열 라인들(C1,C2,…),
    각각 상기 열 라인들 중 2개의 인접하는 라인 사이에 접속되고 상기 행 라인중 하나에 접속되는 부동형 불휘발성 메모리 셀(M11,M12,M11'M12'…), 상기 행 라인들에 접속되고, 판독 모드 동안 제1규정 전압(VCC)를 인가하기 위해 상기 행 라인 중 하나를 선택하기 위한 행 선택 수단(XDEC), 및 상기 열 라인들에 접속되고, 데이타를 전송하기 위해 상기 열 라인 중 인접하는 2개의 라인을 선택하고 판독 모드 동안 상기 2개의 인접 열 라인 각각의 한쪽 측면 바로 옆에 있는 상기 열 라인 중 2개의 열 라인에 제2규정 전압(GND)을 인가하기 위한 판독 모드 열 선택 수단(YDEC1,YDEC2,AMPA,AMPB)을 포함하는 것을 특징으로 하는 가상 접지형 불휘발성 반도체 메모리 장치.
  5. 제4항에 있어서, 상기 판독 모드 열 선택 수단이 상기 2개의 인접 열 라인을 제외한 상기 열 라인 모두에 제2규정 전압을 인가하는 것을 특징으로 하는 가상 접지형 불휘발성 반도체 메모리 장치.
  6. 다수의 행 라인들(X1,X2,…),
    다수의 열 라인들(C1,C2,…),
    각각 상기 열 라인들 중 2개의 인접하는 라인 사이에 접속되고 상기 행 라인중 하나에 접속되는 부동형 불휘발성 메모리 셀(M11,M12,M11',M12'…), 상기 행 라인들에 접속되고, 기입 모드 동안 기입 전원 전압(VPP)을 인가하기 위해 상기 행 라인 중 하나를 선택하기 위한 행 선택 수단(XDEC), 및 상기 열 라인들에 접속되고, 제2규정 전압을 인가하기 위해 상기 열 라인 중 인접하는 2개의 라인을 선택하고 기입 모드 동안 상기 2개의 인접 열 라인 각각의 한쪽 측면 바로 옆에 있는 상기 열 라인 중 2개의 열 라인에 제1 및 제2기입 전압을 인가하기 위한 모드 열 선택 수단(YDEC1,YDEC2,Q1,Q2,WCA,WCB)을 포함하는 것을 특징으로 하는 가상 접지형 불휘발성 반도체 메모리 장치.
  7. 제6항에 있어서, 상기 기입 모드 열 선택 수단이 상기 2개의 인접 열 라인의 한 측면에 배치된 상기 열 라인 모두에 제1기입 전압을 인가하고 상기 2개의 인접 열 라인의 다른 측면 상에 배치된 열 라인 모두에 제2기입 전압을 인가하는 것을 특징으로 하는 가상 접지형 불휘발성 반도체 메모리 장치.
  8. 다수의 행 라인들(X1,X2,…),
    다수의 열 라인들(C1,C2,…),
    각각 상기 열 라인들 중 2개의 인접사는 라인 사이에 접속되고 상기 행 라인중 하나에 접속되는 부동형 불휘발성 메모리 셀(M11,M12,M11'M12'…), 제 1 및 제2데이타 판독 회로(AMPA,AMPB), 상기 제1 및 제2데이타 판독 회로에 접속되고, 판독 모드 동안 상기 제1 및 제2데이타 판독 회로를 활성화시키고 기입 모드 동안 입력에 제1규정 전압(GND)을 인가하기 위해 상기 제1 및 제2데이타 판독 회로를 불활성시키기 위한 활성/불활성 회로(Q1,Q2), 상기 행 라인들에 접속되고, 판독 모드 동안 제2규정 전압(VCC)을 인가하고 기입 모드 동안 기입 전원 전압(VPP)을 인가하기 위해 상기 행 라인들 중 하나를 선택하기 위한 행 선택 수단(XDEC), 판독 모드 동안 제1규정 전압을 발생시키고 기입 모드 동안 기입 데이타(DA,DB)에 따라서 제1 및 제2기입 전압(DIA,DIB)를 발생시키기 위한 제1 및 제2기입 제어 회로(WCA,WCB), 상기 열 라인들 및 상기 데이타 판독 회로에 접속되고, 상기 제1 및 제2데이타 판독 회로에 상기 2개의 인접 열 라인을 각각 접속시키기 위해 상기 열 라인중 2개의 인접 라인을 선택하기 위한 제1열 선택 수단(YDEC1,SEL1), 및 상기 열 라인들 및 상기 제1 및 제2기입 제어 회로에 접속되고, 상기 제1선택 열 라인에 의해 선택된 상기 2개의 인접 열 라인의 한 측면 상에 배치된 상기 열 라인 모두를 상기 제1기입 제어 회로에 접속시키고 상기 제1선택 열 라인에 의해 선택된 상기 2개의 인접 열 라인의 다른 측면 상에 배치된 상기 열 라인 모두를 상기 제2기입 제어 회로에 접속시키기 위한 제2열 선택 수단(YDEC2, SEL2)을 포함하는 것을 특징으로 하는 가상 접지형 불휘발성 반도체 메모리 장치.
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