WO2006103734A1 - 不揮発性半導体メモリおよびその読み出し方法並びにマイクロプロセッサ - Google Patents

不揮発性半導体メモリおよびその読み出し方法並びにマイクロプロセッサ Download PDF

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WO2006103734A1
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read
nonvolatile memory
nonvolatile
memory cell
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Motoi Takahashi
Ikuto Fukuoka
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Fujitsu Limited
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    • G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
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    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0491—Virtual ground arrays

Definitions

  • Nonvolatile semiconductor memory reading method thereof, and microprocessor
  • the present invention relates to a nonvolatile semiconductor memory, a reading method thereof, and a microprocessor, and more particularly, a virtual ground type nonvolatile semiconductor memory capable of being electrically written and erased, a reading method thereof, and the nonvolatile semiconductor.
  • the present invention relates to a microphone mouth processor equipped with a memory.
  • FIG. 7 shows the structure of a conventional floating gate type virtual ground nonvolatile semiconductor memory.
  • the figure is an example of an AND type.
  • the floating gate type virtual ground nonvolatile semiconductor memory includes floating gate type nonvolatile memory cells (hereinafter referred to as memory cells) m 1, m 2,.
  • bit lines BL, BL,... Constitute a memory cell array.
  • the threshold value of the storage area of the memory cell is read and compared with a reference value, and the threshold value is higher or lower than the reference value. Convert.
  • voltages V and V are applied to the word line and bit line corresponding to the selected address, respectively. For example, word line WL and bit line BL,
  • bit line BL 5 24 2 Voltage V is applied and voltage V is applied to bit line BL. Also, the bit line BL and memory cell
  • the adjacent bit line BL across WL 4 B and 4 m is connected to GND. As a result, the floating of the memory cell m
  • the drain current I varies depending on the number of electrons stored in the free gate.
  • the referrer The voltage V is applied to the word line WL of the lens cell m, the voltage V is applied to the bit line BL, and the opposite source line
  • Read conversion circuit SA is the drain current I power of memory cell m ⁇
  • Patent Document 1 Japanese Patent Laid-Open No. 7-57487 (paragraph numbers [0009] to [0011], FIG. 1) Disclosure of the Invention
  • the floating gate type virtual ground nonvolatile semiconductor memory has a problem that it is difficult to increase the reading speed.
  • the read conversion circuit SA force is based on the current difference between the drain current of the memory cell and the drain current of the reference cell.
  • the read conversion circuit SA can make the determination.
  • a reference cell for generation is indispensable, and a memory cell array area must be secured for this purpose.
  • the present invention has been made in view of these points, and provides a nonvolatile semiconductor memory and a reading method thereof capable of improving the reading speed without increasing the memory cell array area. With the goal.
  • a nonvolatile semiconductor memory includes a memory cell array 1 in which nonvolatile memory cells are arranged, a word line selection circuit 2 that forms a row selection circuit, a bit line selection circuit 3 that forms a column selection circuit, and read data. It has read conversion circuits 4a, 4b, and 4c to be generated.
  • Each of the memory cell arrays 1 has two adjacent column lines (in the figure, bit lines BL, BL,...
  • bit lines 1 2 and below (referred to as bit lines) and row lines (in the figure, word lines WL, WL,...
  • non-volatile memory cells MC 1, MC 2,... Having two storage areas in one cell are arranged to form an array.
  • the gate is connected to the word line, and the source / drain is connected to the bit line.
  • the threshold value of the outer storage area of the two storage areas of the two nonvolatile memory cells that are symmetric with respect to the adjacent bit lines is preliminarily set in a pair relationship. Is set.
  • the word line selection circuit 2 selects a word line connected to the two nonvolatile memory cells to be read and applies a predetermined read voltage.
  • the bit line selection circuit 3 applies a ground voltage to the bit lines connected to the two non-volatile memory cells directly outside the bit lines connected to the two non-volatile memory cells to be read. A predetermined read voltage is applied to the line so that a current flows through the nonvolatile memory cell.
  • the read conversion circuits 4a, 4b, and 4c compare the drain currents flowing through the two nonvolatile memory cells activated by the word line selection circuit 2 and the bit line selection circuit 3 and convert them into one data. Output.
  • a nonvolatile memory having two storage areas in one cell.
  • the threshold values of the outer storage areas of the two nonvolatile memory cells that are symmetrical with respect to the adjacent bit lines are set in a pair relationship. Keep it.
  • the word line selection circuit 2 is connected to the two non-volatile memory cells to be read. A line is selected and a predetermined read voltage is applied, and the bit line selection circuit 3 selects a bit line directly connected to the nonvolatile memory cell, applies a ground voltage, and selects an inner bit line. Then, a predetermined read voltage is applied.
  • the two nonvolatile memory cells to be read out are activated, and a drain current corresponding to the threshold value of the storage area outside each nonvolatile memory cell flows.
  • the drain currents flowing through the two nonvolatile memory cells are compared and converted into one data and output.
  • a nonvolatile memory cell having two storage areas in one cell Of the two storage areas of the two non-volatile memory cells that are symmetric with respect to adjacent column lines in the memory cell array formed with the gate connected to the row line and the source / drain connected to the column line, respectively.
  • the threshold value of the outer storage area is set in a pair relationship with the adjacent column line, and the row selection circuit is configured to store the outer storage of the two nonvolatile memory cells to be read.
  • a predetermined read voltage is applied to the row line to which the two nonvolatile memory cells are connected, and the column selection circuit force is directly outside the two nonvolatile memory cells to be read.
  • a ground voltage is applied to the two column lines, a predetermined read voltage is applied to the two inner column lines, and a read conversion circuit is activated by the row selection circuit and the column selection circuit.
  • the threshold value of the outer storage area of the non-volatile memory cell is in a pair relationship, so that the difference in drain current of each non-volatile memory cell is compared and converted into one data.
  • a single cell is coupled to adjacent column lines in a memory cell array formed of nonvolatile memory cells each having two storage areas.
  • the threshold values of the storage areas outside the two non-volatile memory cells that are symmetric are set to have a pair relationship.
  • the row selection circuit selects a row line connected to the two target nonvolatile memories and applies a predetermined read voltage, and the column selection circuit directly connects the two target nonvolatile memories. Apply the ground voltage to the outer column line and the specified read voltage to the inner column line. This activates the two target non-volatile memories.
  • the read conversion circuit compares the drain current flowing through each nonvolatile memory cell and converts it into one data.
  • a virtual ground type memory cell array is configured by using nonvolatile memory cells each having two storage areas, and is symmetrical with respect to two adjacent column lines. Set the threshold of the storage area outside each volatile memory cell to be in a pair relationship.
  • a ground voltage is applied to the column line directly outside the memory cell, a predetermined read voltage is applied to the inner column line, and the drain currents of the respective non-volatile memory cells in a pair relationship are compared. Since the data is converted into one data, a reference cell is not required, and the current does not flow outside the column line to which the ground voltage is applied, so that the reading speed can be improved. At this time, it is not necessary to increase the memory cell array area.
  • FIG. 1 is a block diagram showing a configuration of a nonvolatile semiconductor memory according to an embodiment.
  • FIG. 2 is a diagram showing a data read operation of the embodiment.
  • FIG. 3 is a diagram showing a data read operation of another address in the embodiment.
  • FIG. 4 is a diagram showing an initial state of the memory cell array according to the embodiment.
  • FIG. 5 is a diagram showing a write circuit and a write operation of the embodiment.
  • FIG. 6 is a configuration diagram of a microprocessor according to the embodiment.
  • FIG. 7 is a diagram showing a structure of a conventional floating gate type virtual ground nonvolatile semiconductor memory. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 1 is a block diagram showing a configuration of the nonvolatile semiconductor memory according to the embodiment.
  • nonvolatile memory cells having two storage areas are arranged in rows and columns, and each gate is connected to a word line (row line).
  • a word line selection circuit 2 and a bit line selection circuit 3 that activates the two target memory cells by selecting the outermost bit line and the inner bit line connected to the two memory cells to be read.
  • a virtual ground type configuration having read conversion circuits 4a, 4b, and 4c that compare the drain currents of two memory cells activated by the word line selection circuit 2 and the bit line selection circuit and convert them into one data
  • memory cells MC 1, MC 2,... That are electrically writable and erasable and each have two storage areas are arranged in rows and columns. Column direction
  • the drains and sources of adjacent memory cells are sequentially connected in series by a bit line.
  • the gate of each memory cell is connected to one of the word lines arranged in the row direction.
  • the memory cell MC has two storage areas M,
  • the threshold value of the outer storage area is a pair, that is, one storage area. If the threshold value is high and the state is set, the other threshold value is set to low and the state.
  • a memory cell MC and a memory that are symmetrical with respect to two adjacent bit lines BL and BL.
  • 11 13 is set to be in a state where the threshold value of the storage area M of the memory cell MC is high.
  • the threshold value of the storage area M, of the memory cell MC becomes low, and the storage area M
  • the state where the threshold is high means a state where the amount of electrons stored in the storage area is large, and conversely, the state where the threshold is low means a state where the amount of electrons stored in the storage area is small. This If the high and low values are set so that the respective threshold values are in a pair relationship, when the threshold value is compared, the threshold value and the value of the storage area of the deviation are high. ! Easy comparison of status.
  • Each memory cell arranged in the memory cell array 1 is preferably composed of a non-floating gate type memory cell.
  • the word line selection circuit 2 Since the word line selection circuit 2 reads the storage area outside the two memory cells to be read whose threshold values are set so as to form a pair relationship, the word line selection circuit 2 corresponds to the memory address requested to be read. Select the word line connected to the two memory cells to be read and apply the specified read voltage.
  • bit line selection circuit 3 Since the bit line selection circuit 3 reads the storage area outside the two memory cells to be read whose threshold values are set so as to form a pair relationship, the bit line selection circuit 3 corresponds to the memory address requested to be read. A ground voltage is applied to the bit lines directly connected to the two memory cells, and a predetermined read voltage is applied to the inner bit lines so that a current flows through the two selected memory cells. In addition, two bit lines to which a predetermined read voltage is applied are connected to the corresponding read conversion circuits 4a, 4b, 4c.
  • a memory cell MC and a memory symmetric with respect to two adjacent bit lines BL and BL.
  • the bit line selection circuit 2 applies a predetermined read voltage to the word line WL, and the bit line selection circuit.
  • Memory cells MC and MC are activated and stored in storage areas M and M, respectively.
  • the read conversion circuits 4a, 4b, and 4c are in accordance with the threshold value of the storage area outside the two memory cells activated by the word line selection circuit 2 and the bit line selection circuit 3.
  • the drain current that flows is compared and converted to data.
  • Data is output as predetermined bit data and its inverted bit data.
  • the read conversion circuit 4a has the bit data DO
  • inverted bit data is expressed by adding Z to the data name.
  • the threshold values of the outer storage areas are respectively input via two bit lines connected to two memory cells that are set in a pair relationship. Since the drain currents of these memory cells are compared with each other, the reference cell becomes unnecessary. In addition, since the ground voltage is applied to the outermost bit line and a predetermined read voltage is applied to the inner bit line to V, no current flows outside the outer bit line, so data conversion is processed at high speed. be able to. Note that the read conversion circuits 4a, 4b, and 4c are configured by a differential amplifier or the like that detects the respective current differences.
  • FIG. 2 is a diagram illustrating a data read operation according to the embodiment.
  • black circles indicate a state with many electrons
  • white circles indicate a state with few electrons.
  • the circles indicated by dotted lines are not particularly relevant to the explanation, and are in either a state with many electrons or a state with few electrons.
  • the read conversion circuits 4a, 4b, and 4c are differential amplifiers that compare two bit line force input drain currents and determine each signal value based on the current difference. Suppose that it consists of SA.
  • the adjacent bit lines of the two storage areas of the two memory cells that are symmetric with respect to the adjacent bit lines are set so as to form a pair relationship.
  • the threshold values of the storage areas outside the two outer memory cells that are symmetric with respect to adjacent bit lines are set in a pair relationship. For example, each of the memory cells MC and the memory cells MC that are symmetric with respect to adjacent bit lines BL and BL
  • the threshold values of the storage areas M and M ′ are set to have a pair relationship.
  • the other storage area of each memory cell is also set to have a threshold value relationship with the storage area outside the memory cell that is symmetrical with respect to another adjacent bit line. Is done.
  • the other storage area M of the memory cell MC is connected to the bit lines BL and BL.
  • a word line selection circuit selects a word line to which two memory cells corresponding to the designated address are connected, and a predetermined read voltage V is applied. Then, a designated line is selected by a bit line selection circuit (not shown).
  • a ground voltage (hereinafter referred to as GND) is connected to the bit line directly outside the two memory cells corresponding to the address, and a predetermined read voltage V is applied to the inner bit line to which each memory cell is connected.
  • GND ground voltage
  • the drain current of the Mori cell is input to the differential amplifier SA via the two selected bit lines.
  • Figure 2 shows the memory cell MC.
  • Memory area M has a high threshold (black circle), memory area MC of memory cell MC, threshold
  • the word line WL connected to the two memory cells MC and MC is selected by the word line selection circuit according to the designated address, and reading is performed.
  • GND is applied to the external bit lines BL and BL connected to MC and MC.
  • the read voltage V is applied to the bit lines BL and BL.
  • the bit lines BL and BL are connected to the bit lines BL and BL.
  • a corresponding drain current I flows.
  • the threshold d2 22 22 of the storage area M of the memory cell MC is set high, and the threshold value of the storage area M ′ of the memory cell MC is set low.
  • bitZ inverted output bit
  • anti A configuration in which the output bit is omitted can also be adopted.
  • the respective drain currents I and I are outside dl d2
  • the reading speed can be improved.
  • bit lines BL and BL are at the same potential V, a current flows through the memory cell MC.
  • FIG. 3 is a diagram illustrating a data read operation of another address according to the embodiment.
  • the same components as those in Fig. 2 are denoted by the same reference numerals.
  • the threshold value of the other storage area M is the memory cell across the adjacent bit lines BL and BL.
  • the storage area M of the memory cell MC is connected to the adjacent bit lines BL and BL.
  • the procedure is the same as in FIG. 2, and the read voltage V is applied to the two memory cells MC to be read selected by the address and the word line WL to which the memory cells MC are connected.
  • the read voltage V is applied to the inner bit lines BL and BL.
  • bit lines BL and BL are connected to the differential amplifier SA. This
  • a drain current I corresponding to the electron state of the storage area M flows through the memory cell MC, and the memory cell MC
  • the drain current flowing in the differential amplifier SA is the drain current I flowing in the memory cell MC.
  • the output bit is DO (bit) d3 26 d4 2 because the drain current I flowing in the memory cell MC is larger than the drain current I.
  • FIG. 4 is a diagram illustrating an initial state of the memory cell array according to the embodiment.
  • one of the two storage areas of each memory cell has a high threshold !, a lot of electrons !, a state (black circle), and the other has a threshold! /, Value. Is set to low (low!), Low electron content (white circle).
  • memory cell MC one storage area M
  • FIG. 5 is a diagram illustrating the write circuit and the write operation according to the embodiment.
  • the bit line BL corresponding to the storage area M is also selected and written to the storage area M.
  • P1 flows to M, and M transitions to a state with many electrons. This procedure is repeated for other memory cells.
  • nonvolatile semiconductor memory described above is electrically rewritable and has high speed. Since it can be accessed, it is applied to storage devices in microprocessors.
  • the nonvolatile semiconductor memory according to the present invention can also be applied to a memory device of a micro processor.
  • FIG. 6 is a configuration diagram of the microprocessor according to the embodiment.
  • the microprocessor 100 has a function of inputting an analog signal from an external device, executing a predetermined process, and outputting it, and is entirely controlled by a CPU (Central Processing Unit) 101.
  • a random access memory (RAM) 102, a flash memory 103, an AZD converter 104, a DZA converter 105, and a communication interface (UART) 106 are connected to the CPU 101 via a bus 107.
  • the RAM 102 temporarily stores at least part of an OS (Operating System) program and application programs to be executed by the CPU 101.
  • the FLASH memory 103 is a nonvolatile semiconductor memory according to the present invention, and stores data that must be retained even when the power is turned off, such as a program and data required when the power is turned on.
  • the AZD converter 104 converts an analog signal input from the outside into a digital signal
  • the DZA converter 105 converts the digital signal into an analog signal and outputs it to the outside.
  • the UART 106 outputs communication data to the outside
  • the FLASH memory 103 applied to the embodiment having such a configuration has a storage area on one side of two memory cells in which threshold values are set so as to form a pair relationship simultaneously from two bit lines. Since these drain currents are read and compared, high-speed reading is possible. Further, since the memory area on one side of each of the two memory cells is used for reading, it can be configured with the same memory cell area size as when reading 1 bit per cell, and the memory cell array area does not increase. Furthermore, since no reference cell is required, the overall circuit area can be reduced. Because of these advantages, it is suitable for a memory device of a microprocessor. A microprocessor equipped with such a FLASH memory has a high processing speed as a result of high-speed reading from the FLA SH memory. You can do it.

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Abstract

　読み出し速度を向上させる。 　１セルで２つの記憶領域を有するメモリセルで形成されるメモリセルアレイ（１）において、隣り合った２本のビット線に対して対称となる２つのメモリセルの外側の記憶領域のしきい値が対の関係となるように設定されている。ワード線選択回路（２）は、読み出し対象の２つのメモリセルに接続するワード線に読み出し電圧を印加する。また、ビット線選択回路（３）が、２つのメモリセルの直外にある２つのビット線に接地電圧を印加するとともに、内側の２つのビット線に所定の読み出し電圧を印加する。読み出し変換回路（４ａ）、（４ｂ）、（４ｃ）では、ワード線選択回路（２）とビット線選択回路（３）によって活性化された各々のメモリセルに流れるドレイン電流を比較して、１つのデータに変換する。                                                                               

Description

不揮発性半導体メモリおよびその読み出し方法並びにマイクロプロセッサ 技術分野
[0001] 本発明は、不揮発性半導体メモリおよびその読み出し方法並びにマイクロプロセッ サに関し、特に電気的に書き込みおよび消去が可能な仮想接地型の不揮発性半導 体メモリおよびその読み出し方法並びにこの不揮発性半導体メモリを搭載するマイク 口プロセッサに関する。
背景技術
[0002] 従来、電気的に書き込みおよび消去が可能な不揮発性半導体メモリとして、浮遊ゲ ート型の仮想接地不揮発性半導体メモリが広く普及している。
図 7は、従来の浮遊ゲート型の仮想接地不揮発性半導体メモリの構造を示した図 である。図は、 AND型の一例である。
[0003] 浮遊ゲート型の仮想接地不揮発性半導体メモリは、マトリクス状に配列される浮遊 ゲート型不揮発性メモリセル（以下、メモリセルとする） m 、 m 、 . · ·と、各メモリセル
11 12
の行方向に接続される複数のワード線 WL 、 WL、 · · ·および列方向に接続される複
1 2
数のビット線 BL 、 BL、 · · ·とによってメモリセルアレイが構成される。複数のワード線
1 2
WL 、 WL、 · · ·は、各メモリセルのゲート電極に行毎に接続される。また、複数のビ
1 2
ット線 BL 、 BL、 · · ·は、リファレンスセル mに接続するデータ読み出し用の読み出
1 2 R
し変換回路 SAに接続される。
0
[0004] データ読み出し処理では、メモリセルの記憶領域のしきい値を読み出して基準値と 比較し、しき 、値が基準値より高 、状態にあるか低 、状態にあるかに応じてデータに 変換する。しきい値の読み出しの際には、選択されたアドレスに対応するワード線とビ ット線に、それぞれ電圧 V と V を印加する。たとえば、ワード線 WLとビット線 BL 、
WL Bし 2 4
BLに接続されるメモリセル m のしきい値の読み出しを行う場合、ワード線 WLに電
5 24 2 圧 V が印加され、ビット線 BLに電圧 V が印加される。また、ビット線 BLとメモリセ
WL 4 Bし 4 ル m を挟んだ隣のビット線 BLは GNDに接続される。これにより、メモリセル m の浮
24 5 24 遊ゲートに溜められている電子数によってドレイン電流 I が変化する。同様に、リファ レンスセル mのワード線 WLに電圧 V 、ビット線 BLに電圧 V 、反対側のソース線
R R WL R BL
に GNDが印加される。読み出し変換回路 SAは、メモリセル m のドレイン電流 I 力^
0 24 d0 ファレンスセル mのドレイン電流 I の電流よりも多いか少ないかで 0力 1かの判定を
R dR
行い、データ出力 DOを出力する。
0
[0005] また、非選択メモリセルを挟んだ 2つの異なるメモリセルを同時に読み出すことによ り、非選択メモリセル間をリークする電流を減少させ、結果として消費電流を低減させ る仮想接地型半導体記憶装置が提案されている (たとえば、特許文献 1参照)。 特許文献 1：特開平 7— 57487号公報 (段落番号〔0009〕〜〔0011〕、図 1) 発明の開示
発明が解決しょうとする課題
[0006] しかし、浮遊ゲート型の仮想接地不揮発性半導体メモリには、読み出しの高速化が 難しいという問題点があった。
従来の浮遊ゲート型の仮想接地不揮発性半導体メモリでは、読み出し変換回路 S A力メモリセルのドレイン電流とリファレンスセルのドレイン電流の電流差に基づ!/、て
0
0力 1かの判定を行う。このため、メモリセルのドレイン電流とリファレンスセルのドレイ ン電流との電流差が十分大きくなければ読み出し変換回路 SAは、判定を行うことが
0
できない。判定を行うためには、それぞれの電流を増幅させれば良いが、増幅量に 比例して値が安定するまでの時間が力かってしまうため、読み出し速度が遅くなると いう問題がある。また、ドレイン電流はメモリセルを介して GNDに流れるだけではなく 非選択のメモリセルの方向にも電流 I
dleakが流れてしまうので、従来の浮遊ゲート型の 仮想接地不揮発性半導体メモリの構成では、読み出し速度を高速化することが難し い。さらに、読み出し変換回路 SAによる判定のためには、比較用のドレイン電流を
0
生成するためのリファレンスセルが不可欠であり、そのためのメモリセルアレイ面積を 確保しなければならな 、と!/、う問題点もある。
[0007] これに対し、 2本のビット線を用いて一方を bit、他方を bitZの構成としてこのビット 線同士の電流を比較させる構成であれば、リファレンスセルが不要で、これを非選択 メモリを挟んだ 2つの異なるメモリセルを用いて行うと 2つの異なるメモリの外側にある 列線を GND、内側を bit、 bitZにするので GNDにした列線の外側に電流が流れず 、読み出し速度の向上が期待できる。し力しながら、従来の浮遊ゲート型の仮想接地 不揮発性半導体メモリに適用しょうとすると、 1ビットを記憶するために 2つのメモリセ ルが必要となるため、メモリセルアレイ面積が増大してしまうと!、う問題がある。
[0008] 本発明はこのような点に鑑みてなされたものであり、メモリセルアレイ面積を増加さ せることなぐ読み出し速度を向上させることが可能な不揮発性半導体メモリおよびそ の読み出し方法を提供することを目的とする。
課題を解決するための手段
[0009] 本発明では上記課題を解決するために、図 1に示すような不揮発性半導体メモリが 提供される。本発明に係る不揮発性半導体メモリは、不揮発性メモリセルが配列され るメモリセルアレイ 1と、行選択回路を成すワード線選択回路 2と、列選択回路を成す ビット線選択回路 3と、読み出しデータを生成する読み出し変換回路 4a、 4b、 4cを有 する。
[0010] メモリセルアレイ 1は、各々が 2つの隣接する列線（図ではビット線 BL、 BL、 · · ·、
1 2 以下、ビット線とする）間に接続されるとともに行線（図ではワード線 WL、 WL、 · · ·、
1 2 以下、ワード線とする）の 1つに接続し、 1セルで 2つの記憶領域を有する不揮発性メ モリセル MC 、MC 、 · · ·がアレイを形成するように配置されている。各メモリセルは
11 12
、ゲートがワード線に接続され、ソース/ドレインがそれぞれビット線に接続されてい る。このメモリセルアレイ 1には、隣り合ったビット線に対して対称となる 2つの不揮発 性メモリセルの 2つの記憶領域のうち、外側にある記憶領域のしき 、値が対の関係と なるように予め設定されている。ワード線選択回路 2は、読み出し対象の 2つの不揮 発性メモリセルに接続するワード線を選択して所定の読み出し電圧を印加する。ビッ ト線選択回路 3は、読み出し対象の 2つの不揮発性メモリセルに接続するビット線のう ち、それぞれの不揮発性メモリセルの直外に接続するビット線に接地電圧を印加し、 内側のビット線に所定の読み出し電圧を印加して、該不揮発性メモリセルに電流が 流れるようにする。読み出し変換回路 4a、 4b、 4cは、ワード線選択回路 2とビット線選 択回路 3によって活性ィ匕された 2つの不揮発性メモリセルに流れるドレイン電流を比 較して 1つのデータに変換し、出力する。
[0011] このような不揮発性半導体メモリによれば、 1セルで 2つの記憶領域を有する不揮 発性メモリセルで形成されるメモリセルアレイにぉ 、て、隣り合ったビット線に対して対 称となる 2つの不揮発性メモリセルがそれぞれ有する外側の記憶領域のしきい値を 対の関係に設定しておく。しきい値が対の関係となる 2つの不揮発性メモリセルの外 側の記憶領域力 しきい値を読み出す際には、ワード線選択回路 2が読み出し対象 の 2つの不揮発性メモリセルに接続するワード線を選択して所定の読み出し電圧を 印加し、ビット線選択回路 3が、この不揮発性メモリセルに接続する直外のビット線を 選択して接地電圧を印加するとともに、内側のビット線を選択して所定の読み出し電 圧を印加する。これによつて、読み出し対象の 2つの不揮発性メモリセルが活性ィ匕し 、各々の不揮発性メモリセルの外側の記憶領域のしきい値に応じたドレイン電流が流 れる。読み出し変換回路 4a、 4b、 4cでは、 2つの不揮発性メモリセルに流れるドレイ ン電流を比較して 1つのデータに変換して出力する。
[0012] また、上記課題を解決するために、電気的に書き込みおよび消去が可能な仮想接 地型の不揮発性半導体メモリの読み出し方法において、 1セルで 2つの記憶領域を 有する不揮発性メモリセルのゲートが行線、ソース/ドレインがそれぞれ列線に接続 されて形成されるメモリセルアレイのうち、隣り合った列線に対して対称となる 2つの不 揮発性メモリセルの前記 2つの記憶領域のうち前記隣り合った列線に対して外側の 記憶領域のしきい値が対の関係になるように設定しておき、行選択回路が、読み出し 対象の前記 2つの不揮発性メモリセルの前記外側の記憶領域を読み出すために、前 記 2つの不揮発性メモリセルが接続されている行線に所定の読み出し電圧を印加し 、列選択回路力 読み出し対象の前記 2つの不揮発性メモリセルの直外の 2つの列 線に接地電圧を印加するとともに、内側の 2つの列線に所定の読み出し電圧を印加 し、読み出し変換回路が、前記行選択回路と前記列選択回路によって活性化された 前記 2つの不揮発性メモリセルの前記外側の記憶領域のしきい値が対の関係にある ことにより、それぞれの前記不揮発性メモリセルのドレイン電流の差を比較して 1つの データに変換する、ことを特徴とする不揮発性半導体メモリの読み出し方法、が提供 される。
[0013] このような不揮発性半導体メモリの読み出し方法では、 1セルで 2つの記憶領域を 備えた不揮発性メモリセルで形成されるメモリセルアレイのうち、隣り合った列線に対 して対称となる 2つの不揮発性メモリセルの外側の記憶領域のしきい値が対の関係と なるように設定しておく。読み出しの際には、行選択回路が、対象の 2つの不揮発性 メモリに接続する行線を選択して所定の読み出し電圧を印加し、列選択回路が、対 象の 2つの不揮発性メモリの直外の列線に接地電圧、内側の列線に所定の読み出し 電圧を印加する。これにより、対象の 2つの不揮発性メモリが活性化される。読み出し 変換回路は、それぞれの不揮発性メモリセルに流れるドレイン電流を比較し、 1つの データに変換する。
発明の効果
[0014] 本発明によれば、 1セルで 2つの記憶領域を有する不揮発性メモリセルを用いて仮 想接地型のメモリセルアレイを構成し、隣り合った 2つの列線に対して対称となる不揮 発性メモリセル各々の外側の記憶領域のしき!/、値が対の関係となるように設定する。 読み出し時には、メモリセルの直外に列線に接地電圧、内側の列線に所定の読み出 し電圧を印加し、対の関係となるそれぞれの不揮発性メモリセルのドレイン電流を比 較することによって 1つのデータに変換するので、レファレンスセルを必要とせず、接 地電圧を印加している列線の外側に電流が流れないので読み出し速度を向上させ ることができる。また、このときメモリセルアレイ面積を増加させる必要がない。
[0015] 本発明の上記および他の目的、特徴および利点は本発明の例として好ま U、実施 の形態を表す添付の図面と関連した以下の説明により明らかになるであろう。
図面の簡単な説明
[0016] [図 1]実施の形態の不揮発性半導体メモリの構成を示すブロック図である。
[図 2]実施の形態のデータ読み出し動作を示した図である。
[図 3]実施の形態の他のアドレスのデータ読み出し動作を示した図である。
[図 4]実施の形態のメモリセルアレイの初期状態を示した図である。
[図 5]実施の形態の書き込み回路と書き込み動作を示した図である。
[図 6]実施の形態のマイクロプロセッサの構成図である。
[図 7]従来の浮遊ゲート型の仮想接地不揮発性半導体メモリの構造を示した図である 発明を実施するための最良の形態 [0017] 以下、本発明の実施の形態を図面を参照して説明する。図 1は、実施の形態の不 揮発性半導体メモリの構成を示すブロック図である。
実施の形態に適用される不揮発性半導体メモリは、 2つの記憶領域を有する不揮 発性のメモリセルが行と列に配置され、各々のゲートがワード線 (行線）に接続し、ソ ース Zドレインがそれぞれビット線 (列線）に接続されて形成されるメモリセルアレイ 1 と、読み出し対象の 2つのメモリセルに接続するワード線を選択して対象の 2つのメモ リセルを活性ィ匕するワード線選択回路 2と、読み出し対象の 2つのメモリセルにそれぞ れ接続する直外のビット線と内側のビット線を選択して対象の 2つのメモリセルを活性 化するビット線選択回路 3と、ワード線選択回路 2とビット線選択回路によって活性ィ匕 された 2つのメモリセルのドレイン電流を比較して 1つのデータに変換する読み出し変 換回路 4a、 4b、 4cを有する仮想接地型の構成をとる。
[0018] メモリセルアレイ 1は、電気的に書き込みおよび消去が可能で、かつ 1セルで 2つの 記憶領域を有するメモリセル MC 、 MC 、 · · ·が、行と列に配置されている。列方向
11 12
に並べられたメモリセルは、互いに隣り合うメモリセル同士のドレインとソースがビット 線によって順次直列に接続される。また、各メモリセルのゲートが行方向に配設され たワード線の 1つに接続される。たとえば、メモリセル MC は、 2つの記憶領域 M 、
11 11
M， を有し、ゲートがワード線 WLに接続するとともに、ソース/ドレインがそれぞれ
11 1
ビット線 BL、 BLに接続する。このような構成のメモリセルアレイ 1において、所定の 1
1 2
ビットデータを記憶するため、隣り合った 2本のビット線に対して対称となる 2つのメモ リセルの記憶領域のうち、外側の記憶領域のしきい値が対の関係、すなわち、一方の 記憶領域のしき 、値が高 、状態であれば、他方のしき 、値が低!、状態に設定される 。たとえば、隣り合った 2本のビット線 BL、 BLに対して対称となるメモリセル MC とメ
2 3 11 モリセル MC のそれぞれ外側の記憶領域 M 、記憶領域 M， のしきい値が対の関
13 11 13 係となるように設定され、メモリセル MC の記憶領域 M のしきい値が高い状態であ
11 11
れば、メモリセル MC の記憶領域 M， のしきい値は低い状態になり、記憶領域 M
13 13 11 のしき!/、値が低!、状態であれば、記憶領域 M， のしき 、値は高 、状態になる。なお
13
、しきい値が高い状態とは、記憶領域にためられている電子の量が多い状態をいい、 逆に低い状態とは、記憶領域にためられている電子の量が少ない状態をいう。このよ うにそれぞれのしき!/ヽ値が対の関係となるように、高 ヽ状態と低!ヽ状態に設定されれ ば、しき 、値を比較した場合に 、ずれの記憶領域のしき 、値が高!、状態にあるかの 比較を容易にすることができる。なお、このメモリセルアレイ 1に配列される各メモリセ ルは、非浮遊ゲート型のメモリセルで構成されることが望まし 、。
[0019] ワード線選択回路 2は、対の関係となるようにしきい値が設定されている読み出し対 象の 2つのメモリセルの外側の記憶領域を読み出すため、読み出し要求されたメモリ アドレスに対応する読み出し対象の 2つのメモリセルに接続するワード線を選択して 所定の読み出し電圧を印加する。
[0020] ビット線選択回路 3は、対の関係となるようにしきい値が設定されている読み出し対 象の 2つのメモリセルの外側の記憶領域を読み出すため、読み出し要求されたメモリ アドレスに対応する 2つのメモリセルに接続する直外のビット線に接地電圧を印加し、 内側のビット線に所定の読み出し電圧を印加して、選択された 2つのメモリセルに電 流が流れるようにする。また、所定の読み出し電圧を印加する 2本のビット線を対応す る読み出し変換回路 4a、 4b、 4cに接続する。
[0021] たとえば、隣り合った 2本のビット線 BL、 BLに対して対称となるメモリセル MC とメ
2 3 11 モリセル MC のそれぞれ外側の記憶領域 M 、記憶領域 M， を読み出す場合、ヮ
13 11 13 ード線選択回路 2がワード線 WLに所定の読み出し電圧を印加し、ビット線選択回路
1
3力 メモリセル MC とメモリセル MC のそれぞれ直外のビット線 BL、 BLに接地電
11 13 1 4 圧を印加し、内側のビット線 BL、 BLに所定の読み出し電圧を印加する。これにより
2 3
メモリセル MC 、MC が活性化し、各々の外側の記憶領域 M 、M， に溜められた
11 13 11 13
電子量 (しきい値）に応じたドレイン電流が流れる。
[0022] 読み出し変換回路 4a、 4b、 4cは、ワード線選択回路 2とビット線選択回路 3とによつ て活性ィ匕された 2つのメモリセルの外側の記憶領域のしきい値に応じて流れるドレイ ン電流を比較し、データに変換する。データは、所定のビットデータと、その反転ビッ トデータとして出力される。たとえば、読み出し変換回路 4aは、ビットデータ DOと、反
1 転ビットデータ DO
1 Z (以下、反転ビットデータはデータ名に Zを付けて表記する）を 出力する。読み出し変換回路 4a、 4b、 4cでは、外側の記憶領域のしきい値が対の関 係に設定される 2つのメモリセルに接続する 2本のビット線を介して入力されるそれぞ れのメモリセルのドレイン電流同士を比較するので、リファレンスセルは不要になる。 また、直外のビット線に接地電圧、内側のビット線に所定の読み出し電圧を印加して V、るので、直外のビット線より外側に電流が流れな 、のでデータ変換を高速に処理 することができる。なお、読み出し変換回路 4a、 4b、 4cは、それぞれの電流差を検出 する差動アンプなどにより構成される。
[0023] このような構成の不揮発性半導体メモリの読み出し動作および読み出し方法につ いて説明する。
図 2は、実施の形態のデータ読み出し動作を示した図である。図の記憶領域にお いて、黒丸は電子が多い状態、白丸は電子が少ない状態を示す。点線で表された丸 は、説明には特に関係しない部分で、電子が多い状態もしくは電子が少ない状態の いずれかの状態にある。また、以下の説明では、読み出し変換回路 4a、 4b、 4cは、 2 本のビット線力 入力されるドレイン電流同士を比較して、その電流差によってそれ ぞれの信号値を判定する差動アンプ SAで構成されるとする。
1
[0024] このようなメモリセルアレイでは、メモリセルアレイを構成するメモリセルのうち、隣り 合ったビット線に対して対称となる 2つのメモリセルの 2つの記憶領域のうち、隣り合つ たビット線に対して外側となるそれぞれの記憶領域のしきい値が対の関係となるよう に設定される。図の例では、隣り合ったビット線に対して対称となる直外の 2つのメモ リセルの外側の記憶領域のしきい値が対の関係に設定される。たとえば、隣り合った ビット線 BL、 BLに対して対称となるメモリセル MC とメモリセル MC のそれぞれの
3 4 12 14
外側の記憶領域 M と M， のしきい値、およびメモリセル MC とメモリセル MC の記
12 14 22 24 憶領域 M と M' のしきい値が、それぞれ対の関係となるように設定される。なお、そ
22 24
れぞれのメモリセルのもう一方の記憶領域もまた、他の隣り合ったビット線に対して対 称となるメモリセルの外側の記憶領域との間で、しき 、値が対の関係に設定される。 たとえば、メモリセル MC のもう一方の記憶領域 M は、ビット線 BL、 BLに対して
24 24 5 6 対称となるメモリセル MC の外側の記憶領域 M， の記憶領域としきい値が対の関係
26 26
に設定される。どのビット線を選択するかは、アドレスに応じて決まり、アドレスを変え ることで、対の関係にあるすベての記憶領域のしきい値を読み出すことができる。した がって、メモリセルアレイの面積でみると、 1メモリセルで 1ビットの読み出しを行ってい る場合と同等となるので、全体のメモリセルアレイ面積を増加させる必要はない。
[0025] しきい値の読み出し時には、図示しないワード線選択回路によって、指定されたァ ドレスに対応する 2つのメモリセルが接続するワード線が選択され、所定の読み出し 電圧 V が印加される。そして、図示しないビット線選択回路によって、指定されたァ
WL
ドレスに対応する 2つのメモリセルの直外のビット線に接地電圧（以下、 GNDとする） が接続され、それぞれのメモリセルが接続する内側のビット線に所定の読み出し電圧 V が印加される。ワード線選択回路とビット線選択回路により活性化された 2つのメ
Bし
モリセルのドレイン電流は、選択された 2本のビット線を介して差動アンプ SAへ入力
1 される。差動アンプ SAでは、 2本のビット線からのドレイン電流同士を比較して 1つの
1
データに変換する。
[0026] 図の例では、ビット線 BL 、 BLに対して対称となる 2つのメモリセル MC 、 MC の
3 4 22 24 外側の記憶領域、メモリセル MC の記憶領域 M と、メモリセル MC の記憶領域 M，
22 22 24
のしきい値が対の関係となるように設定されている。図 2では、メモリセル MC の記
24 22 憶領域 M はしきい値の高い状態（黒丸）、メモリセル MC の記憶領域 M， はしきい
22 24 24 値の低 、状態（白丸）に設定されて 、る。
[0027] 読み出しの際には、ワード線側は、ワード線選択回路によって、指定されたアドレス に応じて、 2つのメモリセル MC 、 MC に接続するワード線 WLが選択され、読み出
22 24 2
し電圧 V が印加される。ビット線側は、ビット線選択回路によって、 2つのメモリセル
WL
MC 、 MC に接続する直外のビット線 BL 、 BLに GNDが印加されるとともに、内側
22 24 2 5
のビット線 BL 、 BLに読み出し電圧 V が印加される。また、ビット線 BL 、 BLは、差
3 4 Bし 4 3 動アンプ SAに接続される。これにより、メモリセル MC に記憶領域 M の電子の状
1 22 22
態に応じたドレイン電流 I が流れ、メモリセル MC に記憶領域 M， の電子の状態に dl 24 24
応じたドレイン電流 I が流れる。この場合、メモリセル MC の記憶領域 M のしきい d2 22 22 値が高い状態で、メモリセル MC の記憶領域 M' のしきい値が低い状態に設定さ
24 24
れるため、データ変換を行う差動アンプ SAに入力されるそれぞれのドレイン電流は
1
、記憶領域 M' に流れるドレイン電流 I が記憶領域 M に流れるドレイン電流 I より
24 d2 22 dl も多くなる。この結果、差動アンプ SAでは、ドレイン電流を比較し、出力ビット (bit)と
1
して DO = 1を出力し、反転出力ビット (bitZ)として DO Z = 0を出力する。なお、反 転出力ビットを省略する構成とすることもできる。
[0028] 以上の説明の実施の形態によれば、それぞれのドレイン電流 I と I はそれぞれ外 dl d2
側にあるメモリセル MC 、 MC に流れないので、読み出し速度の向上が可能である
21 23
。また、ビット線 BLと BLが同電位 V であるため、メモリセル MC には電流が流れ
3 4 Bし 23
ないという効果が得られる。さらに、読み出しアドレスを変更すれば、メモリセルにある 2つの記憶領域のどちらも読み出せるので、読み出し速度を向上させてもメモリセル アレイ面積が増加することがな 、。
[0029] 他のメモリセルのデータも同様の手順で読み出すことができる。
図 3は、実施の形態の他のアドレスのデータ読み出し動作を示した図である。図 2と 同じものには同じ符号を付す。ここでは、アドレス指定によって、メモリセル MC のも
24 う一方の記憶領域 M のしきい値は、隣接するビット線 BL 、 BLを挟んでメモリセル
24 5 6
MC と対称となるメモリセル MC の外側の記憶領域 M， のしきい値と対の関係とな
24 26 26
るように設定される。メモリセル MC の記憶領域 M は、隣接するビット線 BL 、 BLに
24 24 5 6 対して外側の記憶領域となる。図では、予め、メモリセル MC の記憶領域 M はしき
24 24 い値の低い状態（白丸）、 M' はしきい値の高い状態（黒丸）に設定されている。
26
[0030] この場合も手順は、図 2の場合と同様で、アドレスによって選択される読み出し対象 の 2つのメモリセル MC とメモリセル MC が接続するワード線 WLに読み出し電圧 V
24 26 2
を印加し、ビット線側は、内側にあるビット線 BLと BLに読み出し電圧 V を印加す
WL 5 6 Bし るとともに、メモリセル MC とメモリセル MC それぞれの直外のビット線 BLと BLに
24 26 4 7
GNDを印加する。また、ビット線 BL 、 BLを差動アンプ SAに接続する。これにより、
5 6 1
メモリセル MC に記憶領域 M の電子の状態に応じたドレイン電流 I が流れ、メモリ
24 24 d3
セル MC に記憶領域 M， の電子の状態に応じたドレイン電流 I が流れる。この場
26 26 d4 合、差動アンプ SAに流れるドレイン電流は、メモリセル MC に流れるドレイン電流 I
1 24
力 Sメモリセル MC に流れるドレイン電流 I よりも多いため、出力ビットは、 DO (bit) d3 26 d4 2
=0、判定出力ビットは、 DO Z (bitZ) = 1
2 になる。
[0031] 以上のような読み出しを可能にするため、予め、隣接する 2本のビット線に対して対 称となる 2つのメモリセルの外側の記憶領域のしきい値を対の関係に設定しておく。 図 4は、実施の形態のメモリセルアレイの初期状態を示した図である。 [0032] 図に示したように、初期状態では、各メモリセルの 2つの記憶領域は、一方がしきい 値が高!、電子の多!、状態 (黒丸）、他方がしき!/、値が低!、電子の少な 、状態（白丸） に設定される。たとえば、メモリセル MC では、一方の記憶領域 M 力しきい値の高
23 23
V、状態で、他方の記憶領域 M， 力しき 、値の低 、状態となって!/、る。
23
[0033] この初期状態を作るためには、たとえば、初めにメモリセルに対して消去を行って、 すべての記憶領域を電子が無い状態 (しきい値が低い状態）とし、その後、メモリセル の片側の記憶領域に書き込みを行って電子が多!、状態 (しき!/、値が高!、状態）にす る。 図 5は、実施の形態の書き込み回路と書き込み動作を示した図である。
[0034] ここでは、ー且、 ^モリセルの 2つの記憶領域のデータを消去（電子が無!、状態： 白丸）した後、メモリセル MC の片方の記憶領域 M への書き込みを行って、記憶領
21 21
域 M を電子の多 、状態（黒丸）とした以降の処理手順にっ 、て説明する。
21
[0035] 続く処理として、メモリセル MC の片方の記憶領域 M への書き込みを行う。記憶
22 22
領域 M に書き込むには、記憶領域 M に対応したワード線 WLを選択し、記憶領域
22 22 2
M に書き込むために必要な WL電圧 V を WL昇圧回路（ポンプ 1) 51から印加す
22 PWL1
る。また、記憶領域 M に対応したビット線 BLも選択し、記憶領域 M に書き込むた
22 2 22
めに必要な BL電圧 V を BL昇圧回路（ポンプ 2) 52力ら印カロし、ビット線 BLを GN
PBし 1 3
Dに接続し、他のビット線をフローティングにする。これにより、書き込み時の電流 I
P1 が M に流れ、 M は電子が多い状態に遷移する。以下、この手順を他のメモリセル
22 22
に対しても順次実行することにより、図 4に示した初期状態を設定する。
[0036] また、動作中のデータの書き換えも同様の手順で行われる。たとえば、差動アンプ の出力ビットが l (bit=l、 bitZ = 0)であったものを 0(bit=0、 bitZ=l)に書き換 える場合も同様に、隣接する 2本の列線に対し対称となるメモリセルそれぞれの外側 の記憶領域を一旦消去してどちらも電子の無い状態（白丸）にし、その後 bitに対応 する記憶領域に対して書き込みを行い、電子の多い状態（黒丸）にする。あるいは、 最初に書き込みを行って、 2つの記憶領域のどちらも電子の多い状態（黒丸）にして おき、その後、 bitZに対応する記憶領域を消去し、電子の無い状態（白丸）にするこ とでも実現できる。
[0037] なお、上記の説明の不揮発性半導体メモリは、電気的に書き換え可能であり、高速 アクセスが可能であることなどから、マイクロプロセッサ内の記憶装置に適用されてい る。本発明に係る不揮発性半導体メモリも、マイクルプロセッサの記憶装置に適用す ることができる。図 6は、実施の形態のマイクロプロセッサの構成図である。
[0038] マイクロプロセッサ 100は、外部カゝらアナログ信号を入力して所定の処理を実行し て出力する機能を有し、 CPU (Central Processing Unit) 101によって全体が制御さ れている。 CPU101には、バス 107を介して RAM (Random Access Memory) 102、 FLASHメモリ 103、 AZDコンバータ 104、 DZAコンバータ 105、通信インタフエ一 ス（UART) 106が接続されている。 RAM102には、 CPU101に実行させる OS ( Operating System)のプログラムやアプリケーションプログラムの少なくとも一部が一時 的に格納される。 FLASHメモリ 103は、本発明に係る不揮発性半導体メモリであり、 電源投入時に必要なプログラムやデータなど、電源断でも保持しておく必要のあるデ ータが格納される。 AZDコンバータ 104は、外部から入力されるアナログ信号をデ ジタル信号に変換し、 DZAコンバータ 105は、デジタル信号をアナログ信号に変換 して外部に出力する。 UART106は、通信データを外部出力する。
[0039] このような構成の実施の形態に適用される FLASHメモリ 103は、 2本のビット線から 同時に、対の関係となるようにしきい値が設定された 2つのメモリセルの片側の記憶 領域のドレイン電流同士を読み出して比較するので、高速な読み出しが可能となる。 また、読み出しには 2つのメモリセルのそれぞれ片側の記憶領域を用いているので、 1セルで 1ビットの読み出しを行う場合と同じメモリセル面積サイズで構成可能であり、 メモリセルアレイ面積は増加しない。さらに、レファレンスセルを必要としないため、全 体の回路面積は小さくすることができる。このような利点から、マイクロプロセッサの記 憶装置に好適であり、このような FLASHメモリを搭載したマイクロプロセッサは、 FLA SHメモリからの読み出しが高速ィ匕されることにより、結果として処理速度を高速ィ匕す ることがでさる。
[0040] 上記については単に本発明の原理を示すものである。さらに、多数の変形、変更が 当業者にとって可能であり、本発明は上記に示し、説明した正確な構成および応用 例に限定されるものではなぐ対応するすべての変形例および均等物は、添付の請 求項およびその均等物による本発明の範囲とみなされる。 符号の説明
1 メモリセルアレイ
2 ワード線選択回路
3 ビット線選択回路
4a, 4b, 4c 読み出し変換回路
51 WL昇圧回路（ポンプ 1)
52 BL昇圧回路（ポンプ 2)
100 マイクロプロセッサ

Claims

請求の範囲
[1] 電気的に書き込みおよび消去が可能な仮想接地型の不揮発性半導体メモリにお いて、
1セルで 2つの記憶領域を有する不揮発性メモリセルのゲートが行線、ソース Zドレ インがそれぞれ列線に接続されて形成されるメモリセルアレイと、
前記メモリセルアレイのうち、隣り合った列線に対して対称となる 2つの不揮発性メ モリセルの前記 2つの記憶領域のうち前記隣り合った列線に対して外側の記憶領域 のしきい値が対の関係になるように設定しておき、読み出し対象の前記 2つの不揮発 性メモリセルの前記外側の記憶領域を読み出すために、前記 2つの不揮発性メモリ セルが接続されて ヽる行線に所定の読み出し電圧を印加する行選択回路と、読み出 し対象の前記 2つの不揮発性メモリセルの直外の 2つの列線に接地電圧を印加し、 内側の 2つの列線に所定の読み出し電圧を印加する列選択回路と、
前記 2つの不揮発性メモリセルの前記外側の記憶領域のしきい値が対の関係にあ ることにより、それぞれの前記不揮発性メモリセルのドレイン電流の差を比較して 1つ のデータに変換する読み出し変換回路と、
を具備することを特徴とする不揮発性半導体メモリ。
[2] 前記不揮発性メモリセルは、非浮遊ゲート型メモリセルであることを特徴とする請求 の範囲第 1項記載の不揮発性半導体メモリ。
[3] 対の関係になるように設定される前記 2つの不揮発性メモリセルの前記外側の記憶 領域のしきい値は、一方の前記外側の記憶領域のしきい値が高い状態で、他方の前 記外側の記憶領域のしき!、値が低！、状態に設定されることを特徴とする請求の範囲 第 1項記載の不揮発性半導体メモリ。
[4] 前記しきい値が対の関係になるように設定される前記 2つの不揮発性メモリセルは、 前記隣り合った列線に対して直外にあることを特徴とする請求の範囲第 1項記載の 不揮発性半導体メモリ。
[5] 前記列選択回路は、前記隣り合った 2つの列線を選択して所定の読み出し電圧を 印加するとともに、前記隣り合った 2つの列線の直外にある 2つの列線を選択して接 地電圧を印加することを特徴とする請求の範囲第 4項記載の不揮発性半導体メモリ。
[6] 前記行選択回路および前記列選択回路は、
列線に対して対称となる 2つの不揮発性メモリセルの前記 2つの記憶領域のうち前 記列線に対して内側の記憶領域のしき 、値が対の関係になるように設定しておき、 前記行選択回路が、読み出し対象の前記 2つの不揮発性メモリセルの前記外側の記 憶領域を読み出すために、前記 2つの不揮発性メモリセルが接続されている行線に 所定の読み出し電圧を印加し、前記列選択回路が、読み出し対象の前記 2つの不揮 発性メモリセルの直外の 2つの列線に所定の読み出し電圧を印加するとともに、内側 の列線に接地電圧を印加する、
ことを特徴とする請求の範囲第 1項記載の不揮発性半導体メモリ。
[7] 電気的に書き込みおよび消去が可能な仮想接地型の不揮発性半導体メモリの読 み出し方法において、
1セルで 2つの記憶領域を有する不揮発性メモリセルのゲートが行線、ソース Zドレ インがそれぞれ列線に接続されて形成されるメモリセルアレイのうち、隣り合った列線 に対して対称となる 2つの不揮発性メモリセルの前記 2つの記憶領域のうち前記隣り 合った列線に対して外側の記憶領域のしき 、値が対の関係になるように設定してお さ、
行選択回路が、読み出し対象の前記 2つの不揮発性メモリセルの前記外側の記憶 領域を読み出すために、前記 2つの不揮発性メモリセルが接続されている行線に所 定の読み出し電圧を印加し、
列選択回路力 読み出し対象の前記 2つの不揮発性メモリセルの直外の 2つの列 線に接地電圧を印加するとともに、内側の 2つの列線に所定の読み出し電圧を印加 し、
読み出し変換回路が、前記行選択回路と前記列選択回路によって活性化された前 記 2つの不揮発性メモリセルの前記外側の記憶領域のしきい値が対の関係にあるこ とにより、それぞれの前記不揮発性メモリセルのドレイン電流の差を比較して 1つのデ ータに変換する、
ことを特徴とする不揮発性半導体メモリの読み出し方法。
[8] 電気的に書き込みおよび消去が可能な仮想接地型の不揮発性半導体メモリを有 するマイクロプロセッサにおいて、
1セルで 2つの記憶領域を有する不揮発性メモリセルのゲートが行線、ソース Zドレ インがそれぞれ列線に接続されて形成されるメモリセルアレイと、
隣り合った列線に対して対称となる 2つの不揮発性メモリセルの前記 2つの記憶領 域のうち前記隣り合った列線に対して外側の記憶領域のしきい値が対の関係になる ように設定しておき、要求された読み出しアドレスに応じて、前記メモリセルアレイのう ち読み出し対象となる前記 2つの不揮発性メモリセルの前記外側の記憶領域を読み 出すために、前記 2つの不揮発性メモリセルが接続されている行線に所定の読み出 し電圧を印加する行選択回路と、読み出し対象の前記 2つの不揮発性メモリセルの 直外の 2つの列線に接地電圧を印加し、内側の 2つの列線に所定の読み出し電圧を 印加する列選択回路と、
前記 2つの不揮発性メモリセルの前記外側の記憶領域のしきい値が対の関係にあ ることにより、それぞれの前記不揮発性メモリセルのドレイン電流の差を比較して 1つ のデータに変換する読み出し変換回路と、
を具備することを特徴とするマイクロプロセッサ。
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